KR100975332B1 - Semiconductor device and method for fabricating the same - Google Patents
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Abstract
3차원 집적 회로를 갖는 반도체 장치 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는 제 1 반도체 기판, 제 1 반도체 기판 상에 형성되며 내화 금속 물질로 이루어진 배선층을 갖는 수직형 구조의 제 1 미세 전자 소자를 포함하는 제 1 절연층, 제 1 절연층 상에 접합된 제 2 반도체 기판 및 제 2 반도체 기판 상에 형성되며 수직형 구조의 제 1 미세 전자 소자와 전기적으로 연결된 제 2 미세 전자 소자를 포함하는 제 2 절연층을 포함하되, 수직형 구조의 제 1 미세 전자 소자는 데이터를 저장하는 메모리 셀 소자들이고, 제 2 미세 전자 소자는 메모리 셀 소자를 제어하는 로직 소자들인 것을 특징으로 한다.A semiconductor device having a three-dimensional integrated circuit and a method of manufacturing the same are provided. A semiconductor device according to an embodiment of the present invention includes a first insulating layer including a first semiconductor substrate, a first microelectronic device having a vertical structure, and a wiring layer formed on the first semiconductor substrate and having a wiring layer made of a refractory metal material. A second insulating layer formed on the second semiconductor substrate and the second semiconductor substrate bonded on the first insulating layer, the second insulating layer including a second microelectronic element electrically connected to the first microelectronic element having a vertical structure, wherein the second insulating layer is vertical. The first microelectronic devices having the type structure are memory cell devices that store data, and the second microelectronic devices are logic devices that control the memory cell devices.
상기한 본 발명의 일 실시예와 같은 반도체 장치에 따르면, 제 1 미세 전자 소자와 제 2 미세 전자 소자로 이루어진 반도체 장치를 형성할 때, 전자 소자들을 수직으로 적층하여 3차원 구조로 배치 가능하게 됨으로써 미세 사이즈의 반도체 장치를 구현할 수 있을 뿐만 아니라, 나아가, 하부 기판 상에 형성되는 전자 소자들이 고집적 수직형 구조를 갖도록 함으로써 반도체 장치의 집적도를 크게 향상될 수 있도록 한다는 등의 효과를 제공할 수 있다.According to the semiconductor device as an embodiment of the present invention described above, when the semiconductor device including the first microelectronic device and the second microelectronic device is formed, the electronic devices may be vertically stacked to be disposed in a three-dimensional structure. In addition to implementing a semiconductor device of a fine size, the electronic device formed on the lower substrate may have a highly integrated vertical structure, thereby providing an effect of greatly increasing the integration degree of the semiconductor device.
접합, 내화 금속, 3차원 집적 회로, 수직형 구조, 미세 전자 소자, 로직 소자 Junction, refractory metal, 3D integrated circuit, vertical structure, microelectronic device, logic device
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 신뢰성 있는 연속 공정에 의해 제조된 3차원 집적 회로를 갖는 반도체 장치에 있어서 하부 기판 상에 구성되는 전자 소자들이 수직형 구조를 갖도록 함으로써 집적도가 크게 향상된 반도체 장치와, 이를 용이하게 형성할 수 있는 반도체 장치의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a three-dimensional integrated circuit manufactured by a reliable continuous process so that the electronic elements formed on the lower substrate have a vertical structure. The present invention relates to a semiconductor device having a greatly improved integration degree, and a method of manufacturing a semiconductor device which can be easily formed.
반도체 제조 기술의 발전과 더불어, 반도체 장치에 대한 미세화 및 고집적화 요구가 계속되어 오고 있으며, 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 3차원 구조(three-dimensional structure)를 갖는 반도체 장치를 제공하는 것이다.With the development of semiconductor manufacturing technology, the demand for miniaturization and high integration of semiconductor devices has been continued, and various methods have been proposed to satisfy these requirements. One of such methods is to provide a semiconductor device having a three-dimensional structure.
종래의 3차원 구조 반도체 장치는, 이미 제작된 베이스 반도체 기판과 절연층으로 구성된 하나의 반도체 소자 위에, 별도의 제 2의 반도체 기판과 절연층을 가진 이미 제작된 다른 반도체 소자를 접합하여 수직으로 적층한다. 그리고, 이들 각 반도체 소자들을 서로 연결하기 위하여, 반도체 기판을 관통하는 크고 깊은 연결선이나, 혹은 요철모양의 구조를 이용하여 미리 제작된 반도체 기판(혹은 개별적인 IC 칩)을 접합하는 기술 등을 이용하고 있다.The conventional three-dimensional structure semiconductor device is laminated vertically by bonding another second semiconductor substrate and another already fabricated semiconductor device having an insulating layer on one semiconductor device composed of the already formed base semiconductor substrate and the insulating layer. do. In order to connect these semiconductor elements with each other, a technique of joining a semiconductor substrate (or an individual IC chip) prepared in advance using a large and deep connection line passing through the semiconductor substrate or an uneven structure is used. .
그런데, 상하의 반도체 소자를 전기적으로 연결하기 위해선, 상부 반도체 장치가 하부의 반도체 장치와 매우 정밀하게 정렬되도록 반도체 기판이 접합되어야 한다. However, in order to electrically connect the upper and lower semiconductor elements, the semiconductor substrate should be bonded so that the upper semiconductor device is aligned with the lower semiconductor device with high precision.
이와 달리, 하부 반도체 장치를 완성 후, 레이저를 이용하여 절연층 위의 다결정이나 비결정 반도체를 녹여 단결정으로 만들고, 만들어진 단결정 반도체를 이용하여 상부 반도체 장치를 형성하는 방법이나, 또는, 단결정 반도체 기판 위에 절연층을 덮고 절연층으로부터 부분적으로 노출된 단결정 영역에서 절연층 위로 단결정 에피층을 성장(Epitaxial growth)시킨 후 반도체 장치를 형성하는 방법 등도 제안되어 있다.On the other hand, after completing the lower semiconductor device, a method of forming an upper semiconductor device using a single crystal semiconductor by melting a polycrystalline or amorphous semiconductor on an insulating layer using a laser to form a single crystal, or insulating a single crystal semiconductor substrate A method of forming a semiconductor device after epitaxial growth of a single crystal epitaxial layer over an insulating layer in a single crystal region covering the layer and partially exposed from the insulating layer has also been proposed.
하지만, 상기한 방법들의 경우, 레이저를 이용하거나 에피층을 성장시킬 때 1000℃ 이상의 고온 공정이 요구되므로, 하부에 위치한 미리 제조된 반도체 장치에 이러한 고온의 영향이 미칠 수 있다. However, in the above methods, since a high temperature process of 1000 ° C. or more is required when using a laser or growing an epitaxial layer, the influence of such a high temperature may be exerted on a prefabricated semiconductor device located below.
따라서, 3차원 구조 반도체 소자를 제조함에 있어 고온 공정의 진행 시 온도 의 영향으로부터 상대적으로 자유로울 수 있을 뿐만 아니라, 나아가 집적도의 향상을 통해 반도체 제조 수율을 보다 향상시킬 수 있도록 하기 위한 새로운 방안이 요구되고 있다.Therefore, in manufacturing a three-dimensional structured semiconductor device, not only can it be relatively free from the influence of temperature during the progress of the high-temperature process, but also a new method for improving the semiconductor manufacturing yield by improving the integration degree is required. have.
본 발명이 해결하고자 하는 과제는, 신뢰성 있는 연속 공정에 의해 제조된 3차원 집적 회로를 갖는 반도체 장치에 있어서, 하부 기판 상에 구성되는 전자 소자들이 수직형 구조를 갖도록 함으로써 집적도가 크게 향상된 반도체 장치와, 이를 용이하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하고자 하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a three-dimensional integrated circuit manufactured by a reliable continuous process, the semiconductor device of which integration is greatly improved by allowing the electronic elements formed on the lower substrate to have a vertical structure. Another object of the present invention is to provide a method of manufacturing a semiconductor device which can easily form the same.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제 1 반도체 기판, 제 1 반도체 기판 상에 형성되며 내화 금속 물질로 이루어진 배선층을 갖는 수직형 구조의 제 1 미세 전자 소자를 포함하는 제 1 절연층, 제 1 절연층 상에 상에 접합된 제 2 반도체 기판 및 제 2 반도체 기판 상에 형성되며 수직형 구조의 제 1 미세 전자 소자와 전기적으로 연결된 제 2 미세 전자 소자를 포함하는 제 2 절연층을 포함하되, 수직형 구조의 제 1 미세 전자 소자는 데이터를 저장하는 메모리 셀 소자들이고, 제 2 미세 전자 소자는 메모리 셀 소자를 제어하는 로직 소자들인 것을 특징으로 한다.According to one or more exemplary embodiments, a semiconductor device includes a first semiconductor substrate and a first microelectronic device having a vertical structure having a wiring layer formed on a first semiconductor substrate and formed of a refractory metal material. The first insulating layer, a second semiconductor substrate bonded on the first insulating layer and a second microelectronic device formed on the second semiconductor substrate and electrically connected to the first microelectronic device of the vertical structure Including a second insulating layer, wherein the first microelectronic devices of the vertical structure are memory cell devices for storing data, and the second microelectronic devices are logic devices for controlling the memory cell devices.
한편, 상기 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 방법은, 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 내화 금속 물질로 이루어진 배선층을 갖는 수직형 구조의 제 1 미세 전자 소자들을 형성하고, 다층으로 적층되어 수직형 구조의 미세 전자 소자들을 덮는 제 1 절연층을 형성하고, 제 1 절연층 상에 제 2 반도체 기판을 접합시키고, 제 2 반도체 기판 상에 제 2 미세 전자 소자들을 형성하고, 다층으로 적층되어 제 2 미세 전자 소자들을 덮는 제 2 절연층을 형성하는 것을 포함하되, 수직형 구조의 미세 전자 소자로 데이터를 저장하는 메모리 셀 소자들을 형성하고, 제 2 미세 전자 소자로 메모리 셀 소자를 제어하는 로직 소자들을 형성하는 것을 특징으로 한다.On the other hand, the method for manufacturing a semiconductor device according to an embodiment of the present invention, the first fine electron of the vertical structure having a first semiconductor substrate, having a wiring layer made of a refractory metal material on the first semiconductor substrate Devices are formed, stacked in multiple layers to form a first insulating layer covering the vertical electronic devices, a second semiconductor substrate bonded to the first insulating layer, and a second microelectronic layer on the second semiconductor substrate. Forming a second insulating layer covering the second microelectronic devices by stacking the devices and stacking the multilayers, and forming memory cell devices for storing data into the microelectronic devices having a vertical structure, and forming the second microelectronic devices. The device may be configured to form logic devices for controlling the memory cell device.
상기한 바와 같이 본 발명의 반도체 장치 및 이의 제조 방법에 따르면, 제 1 미세 전자 소자와 제 2 미세 전자 소자로 이루어진 반도체 장치를 형성할 때 제 1 및 제 2 전자 소자들을 2차원 평면에 배치하지 않고, 수직으로 적층하여 3차원 구조로 배치함으로써 미세 사이즈의 반도체 장치를 구현할 수 있다. 이에 따라, 한 장의 반도체 기판에서 얻을 수 있는 반도체 장치의 집적도가 향상될 수 있다. As described above, according to the semiconductor device of the present invention and a method of manufacturing the same, the first and second electronic devices are not disposed in a two-dimensional plane when forming a semiconductor device including the first and second microelectronic devices. The semiconductor device of a fine size can be implemented by vertically stacking the semiconductor device in a three-dimensional structure. Accordingly, the degree of integration of the semiconductor device that can be obtained from one semiconductor substrate can be improved.
나아가, 제 1 미세 전자 소자가 자체적으로 수직형 구조를 갖도록 형성함으로써, 집적도의 증가를 통한 더욱 향상된 반도체 생산성을 달성할 수 있게 되어, 결과적으로 반도체 소자의 생산 단가 절감을 통한 제품 경쟁력을 강화시킬 수 있다 는 장점을 제공한다.Furthermore, by forming the first microelectronic device to have its own vertical structure, it is possible to achieve more improved semiconductor productivity by increasing the degree of integration, and consequently to enhance product competitiveness by reducing the production cost of the semiconductor device. Has the advantage.
그리고, 제 1 미세 전자 소자 내의 배선층들 및 접속 배선들을 내화 금속 물질로 형성함으로써, 제 1 미세 전자 소자 상부에 제 2 미세 전자 소자들을 형성할 때, 고온의 영향으로 인해 하부의 제 1 미세 전자 소자의 전기적 특성 및 신뢰성이 저하되는 것을 방지할 수 있다. 특히, 하부에 메모리 셀이 형성되고 상부에 로직이 형성된 경우, 메모리 셀은 비저항이 높은 내화 금속 배선으로 연결되고, 상부에 형성된 로직을 연결하는 배선은 일반적으로 400℃ 이하의 저온에서 공정이 진행되기 때문에, 비 저항이 낮은 구리(Cu)나 알루미늄(Al) 배선을 사용할 수 있어 로직 소자가 고속으로 동작 가능하도록 한다는 장점을 갖는다.In addition, when the second microelectronic devices are formed on the first microelectronic device by forming the wiring layers and the connection wirings in the first microelectronic device with the refractory metal material, the first microelectronic device under the high temperature may be affected by the high temperature. It is possible to prevent the electrical characteristics and reliability of the deterioration. In particular, when the memory cell is formed at the lower portion and the logic is formed at the upper portion, the memory cell is connected to the refractory metal wiring having high resistivity, and the wiring connecting the logic formed at the upper portion is generally processed at a low temperature of 400 ° C. or lower. Therefore, it is possible to use copper (Cu) or aluminum (Al) wiring with low specific resistance, which has the advantage of enabling the logic element to operate at high speed.
또한, 제 1 미세 전자 소자 상에 접합되는 제 2 반도체 기판이 상부에 제 2 미세 전자 소자가 형성되지 않은 상태로 접합되므로 정밀한 기판 정렬이 요구되지 않는다. 따라서, 반도체 장치의 제조 공정이 용이하게 될 수 있으며, 이에 따른 공정 단축 및 제조 비용 절감 등의 부가적인 효과를 제공할 수 있다. In addition, since the second semiconductor substrate to be bonded on the first microelectronic element is bonded without the second microelectronic element formed thereon, precise substrate alignment is not required. Therefore, the manufacturing process of the semiconductor device can be facilitated, thereby providing additional effects such as shortening the process and reducing the manufacturing cost.
특히, 하부의 제 1 반도체 기판에 메모리 셀 소자를 형성하고 상부의 제 2 반도체 기판에 주변 회로를 분리 형성하도록 함으로써, 공정 불일치 감소 및 공정 단순화 등의 효과를 얻을 수 있다는 장점도 있다.In particular, by forming a memory cell element on the lower first semiconductor substrate and separating peripheral circuits on the upper second semiconductor substrate, there is an advantage that effects such as process mismatch reduction and process simplification can be obtained.
아울러, 필요에 따라 추가적인 미세 전자 소자층의 연속 적층이 가능할 수 있어 보다 다양한 기능을 수행할 수 있는 반도체 장치의 제조가 가능하게 된다는 등의 장점도 제공할 수 있다.In addition, it may be possible to provide additional advantages, such as the continuous stacking of additional microelectronic device layer can be made as necessary, the manufacture of a semiconductor device that can perform a variety of functions.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, recesses, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In the present invention, each layer (film), region, pad, recess, pattern or structure is formed on the substrate, each layer (film), region, pad or patterns "on", "top" or "bottom". When referred to as meaning that each layer (film), region, pad, recess, pattern or structure is formed directly over or below the substrate, each layer (film), region, pad or patterns, or Other layers (films), other regions, different pads, different patterns or other structures may additionally be formed on the substrate.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시예들에 따른 반도체 장치의 구조에 대해 상세히 설명하기로 한다.First, a structure of a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to FIGS. 1 and 2.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략 단면도이다. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 제 1 반도체 기판(100) 상에 제 1 미세 전자 소자(110)가 형성되어 있다. 제 1 미세 전자 소자(110)는 MOS-FET, DRAM, SRAM, PRAM 또는 플래시 메모리 소자 등일 수 있다. 또한, 제 1 미세 전자 소자(110)는 DRAM과 같은 하나의 반도체 장치의 일부분일 수도 있다. 예를 들어, 제 1 미세 전자 소자(110)는 메모리 장치의 메모리 셀 소자이거나, 로직 소자일 수 있다. Referring to FIG. 1, a first
이러한 제 1 미세 전자 소자(110)는 다층의 층간 절연막에 걸쳐 절연되어 있으며, 내화 금속(refractory metal) 물질로 이루어진 배선층들(112)을 포함한다. 배선층들(112)은 콘택에 의해 전기적으로 연결될 수 있으며, 이러한 배선층들 및 콘택들(112)은, 저저항, 낮은 스트레스, 우수한 단차 도포성 및 우수한 열 팽창 계수를 갖는 내화 금속 물질로 이루어지므로, 후속에서 진행되는 고온 공정의 영향을 적게 받는다. 이에 따라 제 1 미세 전자 소자(110)의 전기적 특성 및 신뢰성이 유지될 수 있다. 이러한 내화 금속 물질로는, 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 지르코늄 질화물(ZrN), 텅스텐 질화물(TiN) 및 이들의 조합으로 이루어진 합금 등일 수 있다. The first
이때, 본 발명의 실시예에 따른 반도체 장치에 형성되는 제 1 미세 전자 소자(110)는 그 배선층(112)의 적어도 일부의 구조가 수직형 배치 구조를 갖도록 형성될 수 있다. 이에 대한 상세 구성에 대해서는 추후 별도의 도면을 통해 자세히 설명하기로 한다.In this case, the first
한편, 제 1 미세 전자 소자(110) 상에는 제 2 미세 전자 소자(210)를 형성하기 위한 제 2 반도체 기판(200)이 접합되어 있다. 구체적으로는, 제 1 미세 전자 소자(110)를 덮고 있는 층간 절연막 상에 접합층(120)이 형성되어 있어, 제 2 반도체 기판(200)이 층간 절연막 상에 접합된다. On the other hand, the
그리고, 제 2 반도체 기판(200)의 소정 영역에는 제 2 반도체 기판(200)을 관통하는 절연막(202)이 형성되어 있다. 구체적으로, 절연막(202)은 하부의 제 1 미세 전자 소자(110)와 전기적으로 접속되는 영역 상에 형성된다. An
이러한, 제 2 반도체 기판(200) 상에는 제 2 미세 전자 소자(210)들이 형성되며, 제 2 미세 전자 소자(210) 내에 포함된 배선층들 또한 내화 금속 물질로 형성될 수 있다. The second
여기서, 제 2 미세 전자 소자(210)는 예를 들어, MOS-FET, DRAM, SRAM, PRAM 또는 플래시 메모리 소자 등으로 구성된 제 1 미세 전자 소자(110)와 동일 또는 유사한 기능을 갖는 반도체 소자일 수도 있으나, 본 발명의 실시예에 있어서 제 2 미세 전자 소자(210)는 하나의 반도체 장치의 일부분, 즉, 제 1 미세 전자 소자(110)가 메모리 장치의 메모리 셀 소자일 경우 이의 제어를 위한 로직 소자 등으로 구성되는 것이 바람직할 수 있다. Here, the second
한편, 제 1 미세 전자 소자(110)와 제 2 미세 전자 소자(210) 사이에 위치하는 절연막(202) 내에는, 제 1 미세 전자 소자(110)와 제 2 미세 전자 소자(210)를 전기적으로 연결하는 접속 배선(205)이 형성되어 있다. 접속 배선(205)은 절연막(202) 내에서 상하로 연장되어 제 1 및 제 2 미세 전자 소자(110, 210)의 배선층과 연결될 것이다. Meanwhile, the first
또한, 도 1에 도시된 바와 같은 본 발명의 실시예에 의한 반도체 장치에 따르면, 제 2 미세 전자 소자(210) 상에 계속해서 제 3 반도체 기판(30)을 접합시킴으로써, 제 3 반도체 기판(300) 상에 형성된 제 3 미세 전자 소자(310)를 구비하는 반도체 장치를 제공할 수 있음을 알 수 있다. In addition, according to the semiconductor device according to the embodiment of the present invention as shown in FIG. 1, the
즉, 제 1 반도체 기판(100) 상부로 계속해서 반도체 기판들(200, 300)을 적층할 수 있으며, 이에 따라 다수의 미세 전자 소자들(210, 310)이 3차원적으로 구비될 수 있을 것이다. That is, the
이와 같은 3차원 구조의 반도체 장치는 서로 다른 기능을 수행하는 미세 전자 소자들을 포함할 수 있으며, 적층되어 배치된 미세 전자 소자들이 하나의 반도체 장치를 구성할 수 있다. Such a three-dimensional semiconductor device may include fine electronic devices that perform different functions, and the stacked electronic devices may form one semiconductor device.
예를 들어, 제 1 미세 전자 소자(110)로 휘발성 메모리 소자가 구비되고, 제 2 미세 전자 소자(210)로 비휘발성 메모리 소자가 구비될 수 있으며, 제 3 미세 전자 소자(310)로 제 1 및 제 2 미세 전자 소자(110, 210)를 제어할 수 있는 제어 로직 회로가 구비될 수 있다. For example, the first
또 다른 예로, 제 1 및 제 2 미세 전자 소자(110, 210)로 셀 소자들이 구비되고, 제 3 미세 전자 소자(310)로는 제 1 및 제 2 전자 소자를 제어하는 로직 소자들을 구비하여, 하나의 반도체 메모리 장치를 구성할 수도 있다. As another example, the cell devices are provided as the first and second
이와 같은 구성이 바람직한 이유는, 하부에 형성된 미세 전자 소자(110, 210) 내의 배선층들 및 접속 배선들을 내화 금속 물질로 형성함으로써, 이의 상부에 제 3 미세 전자 소자(310)를 형성할 때, 고온의 영향으로 인해 하부의 제 1 및 제 2 미세 전자 소자(110, 210)의 전기적 특성 및 신뢰성이 저하되는 것을 방지할 수 있기 때문이다. 즉, 하부에 메모리 셀이 형성되고 상부에 로직이 형성된 경우, 메모리 셀은 비저항이 높은 내화 금속 배선으로 연결되고, 400℃ 이하의 저온 환경에서 공정이 이루어지는 로직 소자를 연결하는 배선은 비저항이 낮은 구리(Cu)나 알루미늄(Al) 배선을 사용할 수 있어 로직이 고속으로 동작 가능하도록 한다는 장점을 제공할 수 있다.The reason why such a configuration is preferable is that when the third fine
하지만, 이하에서는 제 1 미세 전자 소자(110) 및 제 2 미세 전자 소자(210)로 구성된 반도체 장치와 이의 제조 방법에 대해서만 설명하도록 한다. 그러나, 본 발명의 실시예가 이에 한정되지 아니하고 이에 언급되지 않은 다양한 형태로 변경될 수 있음은 당업자에 있어 자명할 것이다. However, hereinafter, only a semiconductor device including the first
다음으로, 도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하기로 한다. Next, a semiconductor device according to another exemplary embodiment of the present invention will be described with reference to FIG. 2.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.2 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
우선, 본 발명의 다른 실시예에서는 제 1 반도체 기판(100) 상에 휘발성 메모리 소자인 DRAM(Dynamic Random Access Memory) 소자를 형성하는 것을 예로 들어 설명한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에 있어 제 1 반도체 기판(100) 상에 형성되는 반도체 소자로, MOSFET, 로직 회로, SRAM, PRAM 또는 플래시(flash) 메모리 등의 고집적 반도체 소자 등이 포함할 수 있음 또한 당업자에 있어 자명할 것이다. First, another embodiment of the present invention will be described with an example of forming a dynamic random access memory (DRAM) element as a volatile memory element on the
다시 도 1을 참조하면, 제 1 반도체 기판(100) 상에 반도체 메모리 장치의 셀 소자들(10)이 형성되어 있다. 제 1 반도체 기판(100) 상에 형성된 셀 소자들(10)은 다층에 걸쳐 형성된 층간 절연막(120, 130, 140)에 덮여 있으며, 최상층의 층간 절연막(140) 상에는 접합층(150)이 형성되어 있다. 접합층(150) 상에는 제 2 반도체 기판(200)이 본딩되어 있으며, 제 2 반도체 기판(200) 상에는 반도체 메모리 장치의 로직 소자들(20)이 위치한다. Referring back to FIG. 1,
보다 상세히 설명하면, 도 1에 도시된 바와 같이, 소자 분리막(102)에 의해 정의된 활성 영역을 갖는 제 1 반도체 기판(100)이 제공된다. 소자 분리막(102)은 제 1 반도체 기판(100) 내에 소정 깊이로 형성되어 있다. 그리고, 제 1 반도체 기판(100) 내에는 소정 영역 별로, n형 또는 p형 불순물이 이온 주입된 웰 영역(104)을 포함할 수 있다.In more detail, as shown in FIG. 1, a
이와 같은 반도체 기판(100)의 활성 영역 상에는 통상의 CMOS 공정을 통해 형성된 트랜지스터들이 위치한다. 구체적으로는 게이트 절연막 및 도전막이 접합된 구조의 수직형 게이트 전극(110)들이 형성되며, 이에 대응되어 게이트 전극(110)들과 전기적으로 연결될 수 있도록 제 1 반도체 기판(100) 내에는 불순물이 도핑된 소스/드레인 영역(112)이 형성되어 있다. Transistors formed through a conventional CMOS process are positioned on the active region of the
다시 말해, 본 발명의 실시예에 따른 반도체 장치에 형성되는 다수의 트랜지스터들은 도 2에 도시된 바와 같이 수직형 구조를 갖도록 형성될 수 있으며, 이에 따라 통상의 수평형 구조 트랜지스터를 채용한 반도체 장치에 비해 상대적으로 향상된 집적도를 제공할 수 있다는 장점을 갖는다.In other words, the plurality of transistors formed in the semiconductor device according to the embodiment of the present invention may be formed to have a vertical structure as shown in FIG. 2, and accordingly, in a semiconductor device employing a conventional horizontal structure transistor In comparison, the present invention can provide a relatively improved degree of integration.
제 1 반도체 기판(100) 상에 형성된 다수의 트랜지스터들은 제 1 층간 절연막(120)에 의해 덮여 있으며, 제 1 층간 절연막(120) 내에는 하부의 트랜지스터들과 전기적으로 연결된 콘택들(122)이 형성되어 있다. 그리고 제 1 층간 절연막(120) 내의 콘택들(122) 상에는 캐패시터(124, 126) 및 배선들(132)이 형성되어 있다. The plurality of transistors formed on the
제 1 층간 절연막(120) 상에 형성된 캐패시터(124, 126)는 실린더형(cylinder type) 구조 또는 스택형(stack type) 구조일 수 있다. 본 발명의 일 실시예에서는 실린더형 구조를 예로 들어 설명한다. The
구체적으로, 제 1 층간 절연막(120) 상에 실린더형의 하부 전극(124)이 형성될 수 있으며, 하부 전극(124)을 따라 컨포말하게 유전막(미도시) 및 상부 전극(126)이 형성되어 있다. 캐패시터의 하부 전극(124) 및 상부 전극(126)은 폴리실리콘이나 금속 물질로 형성될 수 있으며, 유전막(미도시)은 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)의 단일막 또는 탄탈륨 산화막/티타늄 산화막, 알루미늄 산화막/티타늄 산화막 등의 적층막으로 형성될 수 있다.In detail, a cylindrical
제 1 층간 절연막(120) 상에는 캐패시터(124, 126)를 덮는 제 2 층간 절연막(130)이 위치하며, 제 2 층간 절연막(130) 상에는 하부의 배선들(132)과 연결되는 상부 배선들(132)이 위치한다. The second
이와 같이 제 1 내지 제 2 층간 절연막(120, 130) 상에 형성된 반도체 메모리 장치의 셀 소자들(10) 내에 포함된 콘택(122) 및 배선들(132)은 내화 금속(refractory metal) 물질로 형성되어 있다. 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이러한 물질들의 합금 등일 수 있다. 이러한 내화 금속은 저저항, 낮은 스트레스, 우수한 단차 도포성 및 우수한 열 팽창 계수를 가지므로, 고온의 후속 공정에도 물질의 특성이 변함없이 우수한 신뢰성을 유지할 수 있다. As such, the
이와 같이, 제 2 층간 절연막(130) 상에는 반도체 메모리 장치의 셀 소자들(10)을 완전히 덮으며 상부가 평탄화된 제 3 층간 절연막(140)이 형성되어 있다. As such, a third
제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(140) 상에는 제 2 반도체 기판(200)이 접합된다. 이에 따라, 제 3 층간 절연막(140)과 제 2 반도체 기판(200) 사이에는 접합층(150)이 개재될 수 있다. The
여기서, 접합층(150)으로는 예를 들어, 반응 경화형 접착제, 열경화형 접착 제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 들 수 있다. 그리고 접합층은 예를 들어, 금속계 (Ti, TiN, Al), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다. Here, as the
이와 같이, 반도체 메모리 장치의 셀 소자들(10) 상에 적층된 제 2 반도체 기판(200) 상에는 반도체 메모리 장치의 로직 소자들(20)이 위치할 수 있으며, 이러한 제 2 반도체 기판(200) 상에 형성된 로직 소자들(20)은, 하부에 형성된 메모리 셀 소자들(10)에서 불량 셀이 발생될 경우 선별된 불량 셀 대신 이용될 수 있는 리던던시(redundancy) 회로나 에러 보정 회로(ECC: Error Correction Circuit) 등을 구성할 수 있다. As such, the
보다 상세히 설명하면, 제 3 층간 절연막(140) 상에 접합된 제 2 반도체 기판(200)은 소정 영역에서 상면으로부터 하면으로 관통하여 형성된 절연막(202)을 포함한다. 즉, 절연막(202)은 하부의 셀 소자들(10)과 전기적으로 접속되는 영역 상부에 위치한다. 이러한 절연막(202)은 하부의 셀 소자들(10)과, 상부의 로직 소자들(20)을 전기적으로 연결하는 접속 배선(221)을 절연시키는 역할을 한다. In more detail, the
그리고, 제 2 반도체 기판(200) 내에도 활성 영역을 정의하는 소자 분리막(204)들이 형성되어 있으며, 제 2 반도체 기판(200)의 활성 영역 상에는 트랜지스터들(210, 212)이 형성되어 있다. 제 2 반도체 기판(200) 상에 형성된 트랜지스터들(210, 212)은 반도체 메모리 장치의 로직 소자들(20)을 구성할 수 있으며, 제 1 반도체 기판(100) 상에 형성된 트랜지스터(110, 112)들과 달리 통상의 수평형 구 조로 형성되었음을 알 수 있다.In addition, device isolation layers 204 defining an active region are formed in the
이와 같이, 트랜지스터들(210, 212)이 형성된 제 2 반도체 기판(200) 상에는 다층에 걸쳐 형성된 제 4 및 제 5 층간 절연막들(220, 230)이 형성되어 있다. 그리고, 제 4 및 제 5 층간 절연막들(220, 230)은 배선층들(232)을 포함한다. As such, the fourth and fifth
이 때, 제 2 반도체 기판(200) 상에 위치하는 배선층들(232)은 알루미늄(Al) 또는 구리(Cu)과 같은 금속 물질로 이루어질 수 있다. 또한, 배선층들(232)은 티타늄(Ti), 티타늄 질화막(TiN) 또는 텅스텐(W)과 같은 내화 금속 물질로 이루어질 수 있다. In this case, the wiring layers 232 positioned on the
그리고, 제 2 반도체 기판(200) 상에 형성된 배선층들(232)은 접속 배선(221)을 통해 하부에 위치하는 배선층들(132)과 전기적으로 연결될 수 있다. 접속 배선(221)은 제 2 반도체 기판(200)의 소정 영역 내에 포함된 절연막(202)을 관통하여 메모리 셀 소자(10)의 배선층(132)과 로직 소자(20)의 배선층을 선택적으로 연결한다. 여기서, 접속 배선(221)은 고온에서도 특성이 우수한 내화 금속 물질로 이루어질 수 있다. 이에 따라, 제 1 반도체 기판(100) 상의 메모리 셀 소자들(10)과 제 2 반도체 기판(200) 상의 로직 소자(20)들이 전기적으로 연결될 수 있다. In addition, the wiring layers 232 formed on the
이와 같이, 하부에 셀 소자들(10)이 위치하고 상부에 열처리를 포함한 공정을 통해 로직 소자(20)들을 구성하는 3차원 회로의 장점은, 전술한 바와 같이, 로직 소자들을 연결하는 상부 배선층(232)은 낮은 온도에서 제작이 가능하기 때문에, 비저항이 낮은 알루미늄(Al)이나 구리(Cu) 같은 금속 배선층(232)을 이용하기 용이하다는 점이다. As such, the advantage of the three-dimensional circuit that configures the
따라서, 로직 소자들(20)에서 높은 회로 동작 속도를 가질 수 있기 때문에, 아래 층에 로직 소자들이 존재하고, 위층에 셀 소자들을 설치하는 3차원 디바이스 보다 우수한 회로 동작 속도를 제공할 수 있다. Therefore, since the
도 3은 본 발명의 실시예에 따른 반도체 장치에 있어, 수직형 구조의 전자 소자에 대한 구성을 설명하기 위한 설명도로써, 제 1 미세 전자 소자(110)가 비휘발성 메모리인 경우를 나타내고 있다.FIG. 3 is an explanatory diagram for describing a configuration of an electronic device having a vertical structure in a semiconductor device according to an embodiment of the present invention, and illustrates a case where the first
도 3을 참조하면, 제 1 미세 전자 소자(110)가 특히 플래시 메모리 등의비휘발성 메모리를 구성하는 경우, 이러한 제 1 미세 전자 소자(110)에 구비되는 트랜지스터의 게이트 전극(110)은 듀얼 게이트(dual-gate) 구조 또는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조를 갖도록 형성될 수 있음을 알 수 있다.Referring to FIG. 3, when the first
듀얼 게이트 구조는, 워드 라인(word-line)에 연결되는 컨트롤 게이트(control gate)와 전하 저장을 위한 플로팅 게이트(floating gate) 및 이들 게이트 사이의 절연을 위한 절연체 등으로 구성되며, SONOS의 경우에는 게이트 절연체가 질화물(Nitride)을 포함하고 있기 때문에, 전하가 질화물과 산화막 사이에 존재할 수 있게 되는 구조이다.The dual gate structure includes a control gate connected to a word line, a floating gate for charge storage, an insulator for insulation between the gates, and the like in the case of SONOS. Since the gate insulator includes nitride, a charge can exist between the nitride and the oxide film.
하지만, 본 발명이 반드시 이러한 구성으로만 한정되지 아니함은 당연하다. However, it is obvious that the present invention is not necessarily limited to this configuration.
이하, 도 4 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 상세히 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 4 to 10.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 4 through 10 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 4를 참조하면, 제 1 반도체 기판(100) 상에 수직형 구조를 갖는트랜지스터들(110, 112)을 형성한 후에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. First, referring to FIG. 4, after forming the
여기서, 수직형 구조를 갖는 트랜지스터들의 형성 과정을 간략히 살펴보면 다음과 같다.Here, the formation process of transistors having a vertical structure will be briefly described as follows.
우선, 제 1 반도체 기판(100)을 준비한다. 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들, 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다.First, the
그리고 나서, 소정 영역별로 제 1 반도체 기판(100) 내에 웰 영역(104)을 형성한다. 웰 영역(104)은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함으로써 형성할 수 있다. 웰 영역(104)은 NMOS 소자가 형성될 영역에는 보론과 같은 이온을 주입하여 p형 웰 영역을 형성할 수 있으며, PMOS 소자가 형성될 영역에는 인과 같은 이온을 주입하여 n형 웰 영역을 형성할 수 있다. Then, the
이 후, 제 1 반도체 기판(100)에 활성 영역을 정의하기 위한 소자 분리막들(102)을 형성한다. 소자 분리막들(102)은 제 1 반도체 기판(100) 내에 트렌치들을 형성하고, 트렌치 내에 HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 매립함으로써 형성될 수 있다.Afterwards, device isolation layers 102 for defining an active region are formed on the
제 1 반도체 기판(100)에 활성 영역을 정의한 다음에는, 제 1 반도체 기판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)을 형성한 후, 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소스/드레인 영역(112)을 형성한다. 이에 따라 제 1 반도체 기판(100) 상에 수직형 구조를 갖는 트랜지스터들(110, 112)이 완성된다.After defining the active region in the
이어서, 제 1 층간 절연막(120) 내에 하부의 트랜지스터들과 전기적으로 접속되는 콘택(122)들을 형성한다. 콘택(122)들은 제 1 층간 절연막(120)을 선택적으로 이방성 식각하여, 소스/드레인 영역(112) 또는 게이트 전극(110)을 노출시키는 콘택 홀을 형성한 다음, 콘택 홀 내에 도전 물질을 매립함으로써 형성될 수 있다. Subsequently,
이 후, 제 1 층간 절연막(120) 상에 메모리 장치에서 데이터를 저장하는 캐패시터(124, 126) 및 배선들(132을 형성한다. 이 때, 캐패시터(124, 126)는 스택형(stack type), 실린더형(cylinder type) 등의 다양한 형태로 형성될 수 있다. 본 발명의 일 실시예에서는 실린더형 캐패시터(124, 126)를 형성하는 것을 예로 들어 설명한다. Thereafter,
실린더형 캐패시터의 제조 방법에 대해 간단히 설명하면, 제 1 층간 절연막(120) 상에 몰드용 희생막(미도시)을 형성하고, 몰드의 측벽 및 상부에 하부 전극용 도전막을 증착한 다음, 갭 필링(gap filling) 특성이 좋은 절연막(미도시)을 증착한다. 그리고 나서, 몰드용 희생막(미도시)이 노출될 때까지 평탄화하고, 절연막 및 몰드용 희생막을 제거하여, 실린더 형태의 하부 전극(124)을 형성한다. 그리고 하부 전극(124)의 표면에 유전막(미도시) 및 상부 전극용 도전막을 증착한 다음 패터닝하여 캐패시터를 완성한다.The manufacturing method of the cylindrical capacitor will be briefly described. A sacrificial film (not shown) for a mold is formed on the first
캐패시터(124, 126)를 형성한 다음에는, 결과물 전면에 산화물로 이루어진 절연막을 증착한다. 그리고 화학 기계적 연마 또는 에치 백과 같은 평탄화 공정을 수행하여 제 2 층간 절연막(130)을 형성한다. After the
제 2 층간 절연막(130)을 형성한 후에는, 제 2 층간 절연막(130)을 패터닝하여, 제 2 층간 절연막(130) 내의 캐패시터(124, 126) 또는 배선층들(132)과 수직으로 전기적 접속되는 콘택들을 형성한다. 그리고 제 2 층간 절연막(130) 상에 콘택들과 연결되는 배선층들(132)을 형성한다. After the second
이와 같이, 콘택 및 배선층들(132)을 형성할 때, 후속 공정에 의한 열적 영향을 줄이기 위해 내화 금속 물질을 이용한다. 즉, 콘택 및 배선층들(132)은 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성할 수 있다. As such, when forming the contact and
다음으로, 도 5를 참조하면, 제 1 반도체 기판(100) 상에 형성된 반도체 메모리 장치의 셀 소자들을 최종적으로 덮는 제 3 층간 절연막(140)을 형성하고 평탄화한다. Next, referring to FIG. 5, the third
이와 같이, 제 1 반도체 기판(100) 상에는 다층에 걸쳐 층간 절연막들(120, 130, 140)이 형성되는데, 이러한 층간 절연막(120, 130, 140)으로는 예를 들어, BSG(Borosilicate Glass) 막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass) 막, USG(Undoped Silicate Glass) 막, TEOS(TetraEthlyOrthoSilicate Glass) 막, O3-TEOS 막 또는 PE(Plasma Enhanced)-TEOS 막 등이 형성될 수 있다.As such, the
한편, 제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(140)을 형성한 다음에는, 로직 소자들(20)을 형성하기 위한 제 2 반도체 기판(200)을 접합시키기 위해 접합층(150)을 형성한다. Meanwhile, after forming the third
여기서, 접합층(150)으로는, 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. 그리고 접합층(150)은 예를 들어, 금속계(Ti, TiN, Al), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있으며, 바람직하게는 고온에서도 안정성이 우수한 티타늄(Ti)으로 형성할 수 있다. Here, as the
이와 같은 접합층(150)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다. The
이어서, 도 6을 참조하면, 접합층(150) 상에 제 2 반도체 기판(200)을 접착시킨다. Next, referring to FIG. 6, the
보다 상세히 설명하면, 우선 소정 깊이까지 균일하게 불순물이 도핑된 불순물층(200)을 포함하는 단결정 반도체 기판(203)을 준비한다. 여기서, 불순물층(200)은 단결정 반도체 기판(203) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판(203)을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다. In more detail, first, the single
그리고, 단결정 반도체 기판(203)의 소정 깊이 내에 불순물층(200)과 접하는 분리층(201)이 형성되어 있다. A
본 발명에 있어 분리층(201)이란, 미세 구멍이 형성된 기포층(Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이(예를 들면, Si-Ge)로 생긴 변형층(Strained Layer) 등을 말한다. In the present invention, the
분리층(201)을 형성하기 위한 종래의 대표적인 기술로는 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입(exfoliating implant)하여 웨이퍼를 분리하는 방식이 있으나, 이와 같은 종래 방식은 이온 주입이 과도하게 사용되는 경우 불순물층(200)의 격자 구조가 파괴될 수 있다는 단점을 갖는다. 또한, 이렇게 파괴된 격자 구조를 회복시키기 위해서는 매우 높은 온도 환경에서의 일정 시간 열처리 공정이 요구되는데, 이러한 매우 높은 온도 환경에서의 열처리 공정은 하부에 위치한 셀 소자의 심한 변화 등을 초래하게 된다.Conventional representative techniques for forming the
따라서, 본 발명에 있어서의 분리층(201)이라 함은 상기 언급된 기화성 기체에 의한 이온 주입 방식에 의해 형성된 것이 아닌, 전술한 바와 같은 미세 구멍이 형성된 기포층(Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이(예를 들면, Si-Ge)로 생긴 변형층(Strained Layer) 등으로 한정될 수 있다.Therefore, the
이러한 분리층(201)은 제 2 반도체 기판(200)을 접합층(150) 상에 접착한 후, 단결정 반도체 기판(203) 영역을 제거할 때, 불순물층(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. 또한, 분리층(201)은 불순물층(200)만 남고 단결정 반도체 기판(203)이 정확하고, 쉽게 분리될 수 있는 역할을 한다. The
이 후, 불순물층(200)의 표면이 접합층(150)과 마주하도록 하여, 단결정 반도체 기판(203)을 접합시킨다. 단결정 반도체 기판(203)을 접합층(150) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다. Thereafter, the surface of the
이와 같이, 셀 소자들이 형성된 제 1 반도체 기판(100) 상부에, 불순물층(200)을 포함하는 단결정 반도체 기판(203)을 접착시킬 때, 단결정 반도체 기판(203) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 단결정 반도체 기판(203)을 접합층(150) 상에 정확히 정렬시키는 것이 요구되지 않는다. As such, when the single
단결정 반도체 기판(203)의 불순물층(200)을 완전히 접합시킨 다음에는, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. 즉, 제 2 반도체 기판(200)은 불순물이 도핑된 반도체 기판에 해당한다. After the
보다 상세히 설명하면, 접합된 단결정 반도체 기판(203)의 상면부터 분리층(201)이 노출될 때까지 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. 분리층(201)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 불순물층(200)을 노출시킨다. 불순물층(200)을 노출시키는 것은, 반도체 기판 내에서 불순물층(200)과 분리층(201)에서의 불순물 농도 구배가 다르므로, 반도체 기판에 대한 선택적 식각이 가능하다. 혹은, 분리층(201)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(201)을 따라 균열이 발생하여 단결정 반도체 기판(203)과 불순물층(200)을 분리할 수도 있다. In more detail, a grinding or polishing process is performed from the top surface of the bonded single
한편, 단결정 반도체 기판(203)은 경우에 따라 글라스 웨이퍼(glass wafer)와 같은 매개체가 될 수도 있다. 예를 들어, 불순물층을 제공할 때, 글라스 웨이퍼에 제공하고, 다시 다른 반도체 기판에 2차에 걸쳐 제공할 수도 있다. Meanwhile, the single
이와 같이, 단결정 반도체 기판(203)의 일부를 제거함에 따라, 약 0.1㎛ 내지 10㎛ 두께의 제 2 반도체 기판(200)을 얻을 수 있다. As such, by removing a portion of the single
이에 따라, 도 7에 도시된 바와 같이, 접합층(150) 상에 완전히 접합되고, 균일한 상면을 갖는 불순물층(200)을 포함하는 제 2 반도체 기판(200)을 얻을 수 있다. 이에 따라 제 2 반도체 기판(200) 상에 반도체 장치의 로직 소자들(20) 형성할 수 있다. Accordingly, as shown in FIG. 7, the
계속해서, 도 8을 참조하면, 접합된 제 2 반도체 기판(200)의 소정 영역 내에 절연막(202)을 형성한다. 즉, 제 2 반도체 기판(200) 하부에 위치하는 셀 소자 들의 배선층(132) 상부에 위치하는 제 2 반도체 기판(200)의 일부와 접합층(150) 일부를 제거한다. Subsequently, referring to FIG. 8, an insulating
그리고, 제거된 영역 내에 절연 물질을 매립시켜, 셀 소자들를 덮는 절연 물질과 연속적인 절연막(202)을 형성한다. An insulating material is embedded in the removed region to form a continuous
다음으로, 도 9를 참조하면, 절연막(202)이 형성된 영역을 제외한 제 2 반도체 기판(200) 내에 소자 분리막(204)을 형성하여 활성 영역을 정의한다. 소자 분리막(204)은 위에서 상술한 바와 같이, STI 공정을 진행함으로써 형성할 수 있다. Next, referring to FIG. 9, an
그리고 나서, 제 2 반도체 기판(200) 상에 반도체 메모리 장치의 로직 소자들(20)을 이루는 트랜지스터들을 형성한다. 트랜지스터들은 통상의 NMOS 및/또는 PMOS 트랜지스터들의 제조 공정을 진행하여 형성될 수 있을 것이다. 이에 따라, 제 2 반도체 기판(200) 상에 게이트 전극들(210)이 형성되며, 게이트 전극들(210) 양측의 제 2 반도체 기판(200) 내에 소스/드레인 영역(212)을 형성할 수 있다. Then, transistors forming the
즉, 본 발명의 실시예에 따른 반도체 장치의 제조 공정에 의할 경우, 상기한 바와 같이 제 2 반도체 기판(200) 상에 트랜지스터들을 형성하는 과정에서, 예를 들어 이온 주입과 같은 공정을 진행할 때 고온에서의 공정 진행이 이루어지더라도, 제 2 반도체 기판(200) 하부에 위치하는 배선층들(132)이 내화 금속으로 이루어져 있기 때문에 하부의 셀 소자들에 미치는 영향이 최소화될 수 있다는 장점을 제공할 수 있게 되는 것이다. That is, in the process of manufacturing the semiconductor device according to the embodiment of the present invention, in the process of forming the transistors on the
이 후, 도 10에 도시된 바와 같이, 제 2 반도체 기판(200) 상에 트랜지스터들을 덮는 제 4 층간 절연막(220)을 형성한다. Thereafter, as shown in FIG. 10, a fourth
제 4 층간 절연막(220)은, 제 1 반도체 기판(100) 상에 형성된 제 1 내지 제 3 층간 절연막(120, 130, 140)과 동일하게, BSG(Borosilicate Glass) 막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass) 막, USG(Undoped Silicate Glass) 막, TEOS(TetraEthlyOrthoSilicate Glass) 막, O3-TEOS 막 또는 PE(Plasma Enhanced)-TEOS 막 등과 같이 실리콘 산화물을 이용하여 형성된 절연막일 수 있다. The fourth
그리고 나서, 제 4 층간 절연막(220) 및 절연막(202)과, 제 3 층간 절연막(140)에 걸쳐 이방성 식각 공정을 진행하여, 하부 셀 소자(10)의 배선층(132)을 노출시키는 콘택 홀을 형성한다. 이어서, 콘택 홀 내에 도전 물질을 매립하여, 하부의 셀 소자(10)와, 상부의 로직 소자들(20)을 전기적으로 연결하는 접속 배선(221)을 형성한다. 여기서, 접속 배선(221)은 고온에서도 특성의 변화가 적은 내화 금속 물질로 형성한다. 즉, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 및 탄탈륨(Ta) 등과 같은 물질로 형성될 수 있다. Then, an anisotropic etching process is performed over the fourth
이와 동시에, 절연막(202)이 형성되지 않은 제 2 반도체 기판(200) 상부의 제 4 층간 절연막(220) 내에는, 제 2 반도체 기판(200) 상에 형성된 트랜지스터들과 전기적으로 연결되는 콘택들(222)을 형성한다. At the same time, in the fourth
제 4 층간 절연막(220) 내에, 콘택들(222) 및 접속 배선들(221)을 형성한 다음에는, 제 4 및 제 5 층간 절연막(220, 230) 상에 콘택들(222) 및 접속 배 선(221)과 선택적으로 연결되는 배선층들(232)을 형성한다. After the
이에 따라 하부의 셀 소자들(10)에 저장된 데이터를 제어할 수 있는 로직 소자들(20)이 완성될 수 있다. 로직 소자들(20)을 완성한 후에는, 최종적으로 절연물질을 도포하여 제 6 층간 절연막(240)을 형성한다. Accordingly,
이와 같이, 셀 소자들(10)과 로직 소자들(20)로 이루어진 DRAM 장치를 형성할 때, 셀 소자들(10)과 로직 소자들(20)을 2차원 평면에 배치하지 않고, 수직으로 적층하여 3차원 구조로 배치함으로써, 미세 사이즈의 반도체 장치를 얻을 수 있다. 더욱이, 하부 기판에 형성되는 트랜지스터들을 수직형 구조를 갖도록 함으로써 단위 반도체 기판에서 얻을 수 있는 반도체 장치의 수율이 최대한 향상시킬 수 있도록 하였다. As such, when forming a DRAM device including the
그리고, 셀 소자들(10) 상에 로직 소자들(20)을 형성할 때, 셀 소자(10) 내의 배선층들(132) 및 접속 배선들(221)이 내화 금속 물질로 이루어져 있으므로, 고온의 열 공정을 진행하여 로직 소자들(20)을 형성할 때, 고온의 영향으로 인해 하부의 셀 소자들(10)의 신뢰성이 저하되는 것을 방지할 수 있다.When the
또한, 제 2 반도체 기판(200) 상에 반도체 소자들이 형성되지 않은 채로 셀 소자들(10) 상에 제 2 반도체 기판(200)을 접합함으로써, 기판 정렬을 위한 정밀 공정이 필요하지 않게 되었고, 이에 따라, 반도체 장치의 제조 공정을 단순화할 수 있게 되었다. In addition, by bonding the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the above description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 개념적으로 나타낸 단면도이다.1 is a cross-sectional view conceptually illustrating a configuration of a semiconductor device in accordance with an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 개략적인 구성을 나타낸 단면도이다2 is a cross-sectional view illustrating a schematic configuration of a semiconductor device according to another embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 반도체 장치에 있어, 수직형 구조의 전자 소자에 대한 구성을 설명하기 위한 설명도이다.3 is an explanatory diagram for explaining a configuration of an electronic device having a vertical structure in a semiconductor device according to an embodiment of the present invention.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 4 through 10 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요 부분에 관한 부호의 설명><Description of the code | symbol about the principal part of drawing>
10: 메모리 셀 소자 20: 메모리 로직 소자10: memory cell element 20: memory logic element
100: 제 1 반도체 기판 110: 제 1 미세 전자 소자100: first semiconductor substrate 110: first fine electronic device
120, 220: 접합층 200: 제 2 반도체 기판120 and 220: bonding layer 200: second semiconductor substrate
205, 305: 접속 배선 210: 제 2 미세 전자 소자 205 and 305: Connection wiring 210: Second fine electronic element
300: 제 3 반도체 기판 310: 제 3 미세 전자 소자 300: third semiconductor substrate 310: third fine electronic device
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