KR100989546B1 - Method for fabricating three-dimensional semiconductor device - Google Patents

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Abstract

기판 접합을 통한 3차원 반도체 장치의 제조 방법이 제공된다. The method is provided with a three-dimensional semiconductor device with a substrate bonded. 이와 같은 본 발명의 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 상기 제 1 반도체 기판 상에 제 NMOS 또는 PMOS 트랜지스터를 형성하고, 상기 NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고, 상기 층간 절연막 상에 제 2 반도체 기판을 접합시키고, 상기 제 2 반도체 기판에, 상기 제 1 반도체 기판 상에 형성된 상기 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되며, 상기 NMOS 또는 PMOS 트랜지스터와 반대 타입의 NMOS 또는 PMOS 트랜지스터를 형성하는 것을 포함하되, 상기 제 2 반도체 기판에 상기 NMOS 또는 PMOS 트랜지스터를 형성하는 것은 수직 채널을 갖는 MOS 트랜지스터를 형성하는 것을 포함한다. Such a method of manufacturing a three-dimensional semiconductor device of the present invention provides a first semiconductor substrate, forming a first NMOS or PMOS transistor on the first semiconductor substrate, forming an interlayer insulating film that covers the NMOS or PMOS transistor, a second semiconductor substrate on the interlayer insulation film and the bonding, the second to the semiconductor substrate, the first and electrically connected to the NMOS or PMOS transistor formed on a semiconductor substrate, the NMOS or PMOS transistor and of the opposite type NMOS or comprising: forming a PMOS transistor, wherein forming the NMOS or PMOS transistor to the second semiconductor substrate includes forming a MOS transistor with a vertical channel.
3차원, SRAM, 접합 3D, SRAM, bonding

Description

3차원 반도체 장치의 제조 방법{Method for fabricating three-dimensional semiconductor device} 3-D method for manufacturing a semiconductor device {Method for fabricating three-dimensional semiconductor device}

본 발명은 3차원 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 집적도가 높은 3차원 SRAM(Static Random Access Memory) 장치를 제조할 수 있는 3차원 반도체 장치의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a three-dimensional semiconductor device, a method of manufacturing a three-dimensional semiconductor device which can be produced more specifically to a high three-dimensional SRAM (Static Random Access Memory) device density.

반도체 장치를 고도로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. To integration of the semiconductor device highly, and can gradually reduce the distance between the formed pattern and size of the pattern formed on the chip. 그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에는 저항이 매우 증가되는 등의 예기치 않은 문제가 발생한다. However, in the case of reducing the size of the pattern as described above, is an unexpected problem occurs such that the resistance is extremely increased. 때문에, 상기 패턴의 크기를 감소시킴으로써 집적도를 증가시키는 데는 한계가 있다. Therefore, There is a limit to increase the degree of integration by reducing the size of the pattern.

따라서, 최근에는 반도체 장치를 고도로 집적화시키기 위해, 기판 위에 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 3차원 구조의 반도체 장치들이 개발되고 있다. Therefore, in recent years, semiconductor devices have been developed a three-dimensional structure to the integration of the semiconductor device highly, to a semiconductor unit devices, such as MOS transistors deposited on a substrate.

특히, 반도체 메모리 장치 중 SRAM 장치의 경우, 단위 셀이 6개의 트랜지스터로 구현되므로 셀 면적이 매우 커질 수밖에 없다. In particular, in the case of the SRAM device of the semiconductor memory device, the cell area inevitably become very large, since the unit cell is implemented with six transistors. 그리고, SRAM 장치의 경우, PMOS 및 NMOS 트랜지스터들로 구성되므로, NMOS 및 PMOS 트랜지스터 각각의 다른 웰(well)이 요구된다. Further, in the case of an SRAM device, since composed of PMOS and NMOS transistors, the NMOS and PMOS transistors, each of the other wells (well) is required. 즉, 반도체 기판 내에 각각 다른 웰을 형성하여야 하므로, 웰 간의 최소 간격 확보가 요구되어, 단위 셀의 크기를 줄이는데 한계가 있다. That is, it must be formed to each of the other wells in the semiconductor substrate, ensuring a minimum distance is required between the wells, there is a limit in reducing the size of the unit cell.

이에 따라, 반도체 소자들, 즉, 트랜지스터들을 수직으로 적층하여 형성하는 방법들이 개발되고 있다. Accordingly, the semiconductor device, that is, a method of forming by stacking a vertical transistor have been developed.

이러한, 적층형 반도체 장치를 제조하기 위해서는, 하부의 트랜지스터들을 형성한 다음, 층간 절연막 상에 상부 트랜지스터의 채널 영역으로 사용하기 위한 단결정 실리콘 등을 포함하는 채널막이 형성된다. This, in order to manufacture a stack-type semiconductor device, the forming of the bottom film transistor channel, containing: a single-crystal silicon or the like for use as a channel region of the upper transistor in the interlayer insulating film is formed. 채널막은 하부 반도체 기판을 노출시키는 개구부를 통해, 반도체 기판 등을 시드(seed)로 사용하는 선택적 에피택시얼 성장 방법을 통해 형성될 수 있다. Through an opening exposing the channel bottom film semiconductor substrate, it may be formed through a selective epitaxial growth method using a semiconductor substrate as a seed (seed). 이와 달리, 하부 반도체 장치를 완성 후, 레이저를 이용하여 절연층 위의 다결정이나 비결정 반도체를 녹여 단결정으로 만들고, 만들어진 단결정 반도체층을 이용하여 상부 반도체 장치를 형성할 수 있다. Alternatively, after the making of the lower semiconductor device completed, melt the single crystal or non-crystal semiconductor polycrystalline above the insulating layer using a laser, it is possible to form the upper semiconductor device using the single crystal semiconductor layer was made.

그런데, 레이저를 이용하거나, 에피택셜층을 성장시킬 때, 1000℃이상의 고온에서의 공정이 요구되므로, 하부에 미리 제조된 반도체 장치에 고온의 영향이 미칠 수 있다. However, using a laser, or, when growing the epitaxial layer, since the process requires at least 1000 ℃ high temperature, the high-temperature effect can have a pre-manufactured semiconductor device at the bottom.

이에 따라 본 발명이 해결하고자 하는 과제는 집적도를 향상시킴과 동시에 신뢰성 있는 3차원 구조의 SRAM 장치를 제조할 수 있는 3차원 반도체 장치의 제조 방법을 제공하고자 하는 것이다. Accordingly, object of the present invention is intended to provide a method of manufacturing a three-dimensional semiconductor device which can manufacture a SRAM device having a three-dimensional structure with reliability and at the same time improving the degree of integration.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Not limited to the technical problems referred to above are the technical problem of the present invention, still another aspect are not mentioned it will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 제 1 반도체 기판을 제공하고, 제 1 반도체 기판 상에 제 NMOS 또는 PMOS 트랜지스터를 형성하고, NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고, 층간 절연막 상에 제 2 반도체 기판을 접합시키고, 제 2 반도체 기판에, 제 1 반도체 기판 상에 형성된 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되며, NMOS 또는 PMOS 트랜지스터와 반대 타입의 NMOS 또는 PMOS 트랜지스터를 형성하는 것을 포함한다. Method of manufacturing a three-dimensional semiconductor device according to an embodiment of the present invention for solving the aforementioned problems is the first providing a semiconductor substrate, the forming of the NMOS or PMOS transistor on the first semiconductor substrate, and an NMOS or PMOS transistor forming a covering interlayer insulating film, and bonding the second semiconductor substrate is formed on the dielectric interlayer, the second to the semiconductor substrate, a first electrically connected to the NMOS or PMOS transistor formed on a semiconductor substrate, the NMOS or PMOS transistor and of the opposite type It includes forming an NMOS or PMOS transistor.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the following description and drawings.

상기한 바와 같이 본 발명의 3차원 반도체 장치의 제조 방법에 따르면, SRAM 장치의 단위 셀을 형성할 때, 반도체 기판의 접합을 통해 NMOS 트랜지스터들과 PMOS 트랜지스터들을 상하부에 나누어 형성함으로써, SRAM 장치의 집적도를 향상시킬 수 있다. According to the production method of the three-dimensional semiconductor device of the present invention as described above, to form a unit cell of an SRAM device, by forming the NMOS transistor and PMOS transistor divided in upper and lower portions through the bonding of a semiconductor substrate, the degree of integration of the SRAM device the can be improved.

그리고, 상부에 트랜지스터들을 형성할 때, 반도체 기판의 접합을 통해 단결정 반도체층 내에 불순물층을 도핑하여 수직 MOS 트랜지스터들을 형성할 수 있다. And, it is possible to form the upper transistor, and through a junction of a semiconductor substrate doped with an impurity layer in a single crystal semiconductor layer to form vertical MOS transistors. 이에 따라, 상부에 형성되는 수직 MOS 트랜지스터들의 동작 특성을 향상시킬 수 있다. Accordingly, it is possible to improve the operating characteristics of the vertical MOS transistor formed thereon.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. Methods of accomplishing the advantages and features of the present invention and reference to the embodiments that are described later in detail in conjunction with the accompanying drawings will be apparent. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. However, the invention is not limited to the embodiments set forth herein may be embodied in many different forms, but in this embodiment is to complete the disclosure of the present invention, ordinary skill in the art will to those provided to indicate that the full scope of the invention, the present invention will only be defined by the appended claims. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Like reference numerals throughout the specification professional refer to like elements.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다. Reference to the accompanying drawings, a description of one embodiment of the present invention; 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. In the accompanying drawings, a substrate, layer (or film), a region, a recess, the pads, the dimensions of the pattern or structure is illustrating, on an enlarged scale than actual for clarity of the invention. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. In the present invention, the formation of each layer (film), a region, a pad, a recess, pattern or structure is referred to, each layer (film), a region, of the pads or patterns, "on", "upper" or "lower" when referred to as being, the means to position the form on each layer (film), a region, a pad, a recess, pattern or structure is directly the substrate, each layer (or film), region, pad, or pattern, or below, or another layer (or film), another region, another pad, other pattern or other structures that may be formed additionally on the substrate.

이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 자치의 제조 방법에 대해 상세히 설명하기로 한다. Hereinafter, it will be described in detail for the three-dimensional method of manufacturing a semiconductor government in accordance with one embodiment of the invention with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 단위 셀의 회로도이다. 1 is a circuit diagram of a unit cell of a three-dimensional semiconductor device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 3차원 반도체 장치는 3차원 SRAM 장치를 포함하며, 도 1을 참조하면, SRAM 장치의 단위 셀은 제 1 및 제 2 패스 트랜지스터(PS1, PS2), 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2) 및 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)를 구비한다. Three-dimensional semiconductor devices is including a 3D SRAM device, with reference to Figure 1, the unit cell of the SRAM device is the first and second pass transistors (PS1, PS2), in accordance with an embodiment of the present invention, the first and the 2 and a pull-down transistor (PD1, PD2), and first and second pull-up transistor (PU1, PU2). 여기서, 제 1 및 제 2 패스 트랜지스터(PS1, PS2), 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다. Here, the first and second pass transistors (PS1, PS2), the first and second pull-down transistor (PD1, PD2) are NMOS transistors and the first and second pull-up transistor (PU1, PU2) is a PMOS transistor.

제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다. First and second pull-down, and the source of the transistor (PD1, PD2) is connected to the ground line (VSS), the source of the first and second pull-up transistor (PU1, PU2) is connected to the power supply line (VDD).

또한, NMOS 트랜지스터로 이루어진 제 1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제 1 풀업 트랜지스터(PU1)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제 2 인버터를 구성한다. Further, the first pull-up transistor (PU1) consisting of a first pull-down transistor (PD1) and a PMOS transistor consisting of the NMOS transistors constituting the first inverter (inverter), a second pull-down transistor (PD2) and a PMOS transistor consisting of the NMOS transistors and a second pull-up transistor (PU2) consisting of configuring the second inverter.

제 1 및 제 2 인버터의 출력단은 제 1 패스 트랜지스터(PS1)와 제 2 패스 트랜지스터(PS1)의 소스와 연결된다. The first and the output terminal of the second inverter is connected to the source of the first pass transistor (PS1) and the second pass transistor (PS1). 또한 제 1 및 제 2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. In addition, first and second inverters is connected to the input and output are crossing with each other to form a single latch (latch) circuit.

또한, 제 1 및 제 2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제 1 및 제 2 비트 라인(BL, /BL)이 연결된다. Further, the first and second drain of the pass transistor (PS1, PS2) are respectively connected to the first and second bit lines (BL, / BL).

이와 같은 SRAM 장치의 단위 셀을 형성하는 방법에 대해, 도 2 내지 도 12를 참조하여 상세히 설명하기로 한다. As for the method of forming an SRAM unit cell of the same device, it will be described in detail with reference to FIG. 2 through 12.

도 2 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 2 to 12 are sectional views showing a manufacturing method of a three-dimensional semiconductor device according to an embodiment of the present invention in order.

먼저, 도 2를 참조하면, 제 1 반도체 기판(100) 상에 SRAM 장치의 NMOS 트랜지스터들을 형성한다. First, FIG. 2, the first to form the NMOS transistors of the SRAM device on a first semiconductor substrate 100. 즉, 제 1 반도체 기판 상에 SRAM 장치의 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)와, 제 1 및 제 2 패스 트랜지스터(PS1, PS2)를 형성한다. That is, the first and second pull-down transistor of the SRAM device on a semiconductor substrate (PD1, PD2), and a first and a second transistor forms a path (PS1, PS2).

본 발명의 일 실시예에서는 제 1 반도체 기판(100) 상에 NMOS 트랜지스터들을 먼저 형성하는 것으로 설명하였으나, 제 1 반도체 기판(100) 상에 PMOS 트랜지스터들을 먼저 형성할 수도 있을 것이다. One embodiment of the present invention, would be to form the first has been described as forming the first NMOS transistor on a semiconductor substrate 100, a first PMOS transistor, first on a first semiconductor substrate 100.

보다 상세히 설명하면, 제 1 반도체 기판(100)은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층이 형성된 반도체 기판일 수 있다. To be more specific, the first semiconductor substrate 100 is a bulk silicon, bulk silicon-germanium epi-layer may be a semiconductor substrate formed of silicon-germanium or silicon-on thereof. 또한, 제 1 반도체 기판(100)은 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 실리콘-온-인슐레이터(silicon-on-insulator; SOI)기술, 박막 트랜지스터(thin film transistor; TFT) 기술, 도핑된 반도체들 및 도핑되지 않은 반도체들, 기반 반도체에 의해 지지되는 실리콘 에피택셜 층(epitaxial layer)들 및 당업자에게 잘 알려져 있는 다른 반도체 구조들을 포함한다. In addition, the first semiconductor substrate 100 is a silicon-on-sapphire (silicon-on-sapphire; SOS) technology, silicon-on-insulator (silicon-on-insulator; SOI) technology, thin film transistor (thin film transistor; TFT ) includes techniques, other semiconductor structures to those of ordinary skill in the art, and the silicon epitaxial layer (epitaxial layer) supported by a non-doped semiconductors and doped semiconductors, semiconductor-based well known.

그리고 나서, 제 1 반도체 기판(100) 내에 웰 영역(104)을 형성한다. Then, in the first semiconductor substrate 100 to form a well region (104). 웰 영역(104)은 제 1 반도체 기판(100)의 표면으로 불순물을 이온주입함으로써 형성할 수 있다. Well region 104 may be formed by ion-implanting an impurity into a surface of the first semiconductor substrate 100.

본 발명의 일 실시예에서 제 1 반도체 기판(100) 내에는 p형 또는 n형의 단일 웰 영역(104)이 형성된다. In a first semiconductor substrate 100. In one embodiment of the present invention is formed of two days well region 104 of the p-type or n-type. 즉, 제 1 반도체 기판 상에 NMOS 트랜지스터들이 형성될 경우, 보론(B)과 같은 이온을 주입하여 p형 웰 영역을 형성할 수 있다. That is, it is possible to form a 1 if they NMOS transistor formed on a semiconductor substrate, p-type well region by implanting ions such as boron (B). 반대로, 제 1 반도체 기판(100) 상에 PMOS 트랜지스터가 형성될 경우, 인(P)과 같은 이온을 주입하여 n형 웰 영역을 형성할 수 있다. On the other hand, it is possible to form a 1 when the semiconductor substrate 100, a PMOS transistor is formed, an n-type well region by implanting ions, such as (P).

즉, 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법에서는 반도체 기판 내에 p형 및 n형 웰 영역을 형성할 필요 없이, p형 또는 n형 웰 영역 중 하나의 웰 영역만 형성한다. That is, in the production method of the three-dimensional semiconductor device according to an embodiment of the present invention must form a well region of the one without the need to form a p-type and n-type well region in a semiconductor substrate, a p-type or n-type well region. 이에 따라, 반도체 장치의 제조 공정을 단순화 할 수 있으며, 반도체 장치의 집적도를 향상시킬 수 있다. Accordingly, it is possible to simplify the process of manufacturing the semiconductor device, it is possible to improve the degree of integration of the semiconductor device.

이 후, 제 1 반도체 기판(100)에 활성 영역을 정의하기 위한 소자 분리막들(102)을 형성한다. Thereafter, forming the first device isolation film for defining an active region on the first semiconductor substrate 100 (102). 소자 분리막들(102)은 제 1 반도체 기판(100) 내에 트렌치들을 형성하고, 트렌치 내에 HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 매립함으로써 형성될 수 있다. The device isolation film 102 may be formed by embedding an insulating material such as HDP (High Density Plasma) in the oxide film, and the trenches form a trench in the first semiconductor substrate 100.

소자 분리막(102)을 통해 제 1 반도체 기판(100)에 활성 영역을 정의한 다음에는, 제 1 반도체 기판(100) 상에, 게이트 절연막 및 게이트 도전막을 적층하고 패터닝하여, 게이트 전극(110)을 형성한다. Next, through the isolation film 102, which defines the active region in the first semiconductor substrate 100, the first on the semiconductor substrate 100, the gate insulating film and the gate conductive laminated film is patterned, forming gate electrodes (110) do. 게이트 전극(110)을 형성한 후에는, 게이트 전극(110) 양측의 제 1 반도체 기판(100) 내로 불순물을 이온 주입하여 소스/드레인 영역(112)을 형성한다. After forming the gate electrode 110 by ion implantation of impurities into the gate electrode 110, the first semiconductor substrate 100 on both sides to form a source / drain region (112).

이에 따라 제 1 반도체 기판(100) 상에 NMOS 트랜지스터들인 풀다운 트랜지스터(PD1, PD2)들과 패스 트랜지스터(PS1, PS2)들이 완성된다. Accordingly, the first NMOS transistor, which are on the semiconductor substrate 100, a pull-down transistor (PD1, PD2), and the pass transistor (PS1, PS2) are completed.

이어서, 도 3을 참조하면, NMOS 트랜지스터들이 형성된 제 1 반도체 기판(100) 상에 다층의 배선층(150)을 형성한다. Next, Referring to Figure 3, NMOS transistor to form a first semiconductor substrate, the wiring layer 150 of the multi-layer on a (100) is formed.

상세히 설명하면, 제 1 반도체 기판(100) 상에 트랜지스터들을 형성한 후에, 단차 도포성이 우수한 절연 물질을 증착하여 제 1 층간 절연막(120)을 형성한다. More specifically, after forming a transistor on the first semiconductor substrate 100, a step coating property is deposited an excellent insulating material to form a first interlayer insulating film 120. 예를 들어, 제 1 층간 절연막(120)은 PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass) 또는 PE- TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 물질로 형성할 수 있다. For example, the first interlayer insulating film 120 may be formed of a material such as PSG (PhosphoSilicate Glass), BPSG (BoroPhosphoSilicate Glass), USG (Undoped Silicate Glass) or PE- TEOS (Plasma Enhanced-TetraEthlyOrthoSilicate Glass).

그리고 제 1 층간 절연막(120) 내에 하부의 트랜지스터들과 전기적으로 접속되는 콘택 및 배선(132)들을 형성한다. And to form the first interlayer insulating film and the contact wiring 132 connected to the lower portion of the transistor and in the electrical unit 120. 콘택(132)들은 제 1 층간 절연막(120)을 선택적으로 이방성 식각하여, 소스/드레인 영역(112) 또는 게이트 전극(110)을 노출시키는 콘택 홀을 형성한 다음, 콘택 홀 내에 도전 물질을 매립함으로써 형성될 수 있다. Contacts 132 are, by filling the conductive material into the first one by selectively anisotropically etching the interlayer insulating film 120, forming a contact hole for exposing the source / drain region 112 or gate electrode 110. Next, contact holes It can be formed. 구체적으로 콘택 및 배선(132)들은 트랜지스터들의 게이트 전극(110) 또는 소스/드레인 영역(112)과 연결된다. Specifically, the contact and the wiring 132 are connected to the gate electrode 110 or the source / drain regions 112 of the transistors.

제 1 층간 절연막(120)에 콘택 및 배선(132)들을 형성한 다음에, 제 2 내지 제 3 층간 절연막들(130, 140)을 형성할 수 있으며, 각각의 층간 절연막(130, 140) 내에도 콘택 및 배선들(132)을 형성할 수 있다. First the forming of the contact and the wiring 132, the interlayer insulating film 120, and then, the second to the third degree in the interlayer insulating film (130, 140) a can be formed, each interlayer insulating film (130, 140) it is possible to form the contact and the wiring 132. the

이와 같이, 콘택 및 배선들(132)을 형성할 때, 일반적으로 쓰이는 알루미늄(Al)이나 구리(Cu) 등이 쓰일 수 있고, 혹은 후속 공정에 의한 열적 영향을 줄이기 위해 내화 금속 물질을 이용할 수 있다. Thus, when forming the contact and wires 132, and is generally aluminum (Al) or copper (Cu), etc. it used to be used, or has the refractory metal material can be used to reduce the thermal effect of the subsequent step . 즉, 콘택 및 배선층들(132)은 예를 들어, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성할 수 있다. In other words, the contact and the wiring of 132, for example, tungsten (W), titanium (Ti), molybdenum (Mo), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), zirconium nitride (ZrN) It can be formed of tungsten nitride (TiN), and the alloy or the like consisting of a combination thereof.

다음으로, 도 4를 참조하면, 제 1 반도체 기판(100) 상에서 최상층에 위치하는 제 3 층간 절연막(140) 상에, PMOS 트랜지스터들을 형성하기 위한 제 2 반도체 기판(도 5의 200 참조)을 접합시킬 수 있는 접합층(160)을 형성한다. Next, Fig 4, the third on the dielectric interlayer 140, the second semiconductor substrate for forming a PMOS transistor which is located in the uppermost layer on the first semiconductor substrate 100 (see 200 of FIG. 5), the junction to form the bonding layer 160 may help.

접합층(160)은 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제(photo-setting adhesive), 혐기 경화형 접착제(anaerobe adhesive) 등의 각종 경화형 접착제를 이용할 수 있다. The bonding layer 160 is, for example, may use a reaction curing type adhesive, thermosetting adhesive, various curing adhesives such as a photo-curing type adhesive such as an ultraviolet curable adhesive (photo-setting adhesive), an anaerobic curing adhesive (anaerobe adhesive). 또는 금속계 Ti, TiN, Al 등), 에폭시계, 아크릴레이트계, 실리콘계 등으로 이루어질 수 있다. Or metal-based may be formed of Ti, TiN, Al and the like), epoxy-based, acrylate-based, silicone type or the like.

여기서, 접합층(160)을 금속 물질로 형성하는 경우, 금속 물질은 하부의 배선층(150)에 형성된 금속 물질들보다 낮은 온도에서 녹는 물질로 형성될 수 있다. Here, when forming the bonding layer 160 of a metal material, a metal material may be formed of a material melting at a temperature lower than the metal material formed on the lower wiring layer (150). 그리고, 반도체 기판(200)과의 접합시에 표면의 미세 불균일로 인하여 형성될 수 있는 보이드(void)를 방지하기 위해, 평탄화 공정시 낮은 온도에서 리플로우될 수 있는 물질로 형성한다. And to form, from a material which can be reflowed at a lower temperature during the flattening process, in order to prevent the semiconductor substrate 200, a void (void), which can be formed due to the fine unevenness of the surface at the junction between the. 즉, 이러한 접합층(160)은 상부에 제 2 반도체 기판(200)을 접착시킬 때, 접합 강도를 증가시킬 수 있으며, 접합시 발생할 수 있는 미세 불량을 줄이는 역할을 할 수 있다. That is, this bonding layer 160 when adhering the second semiconductor substrate 200 on top, it is possible to increase the bonding strength, can serve to reduce the fine defects that can occur during bonding.

본 발명의 일 실시예에서는 금속 물질로 이루어진 접합층(160)과 반도체 기판(200)을 접합시키는 것으로 설명하였으나, 반도체 기판(200)의 접합은 절연막과 절연막, 절연막과 반도체, 또는 금속과 금속을 접합시킬 수도 있다. In an embodiment of the present invention it has been described as to bond the bonding layer 160 and the semiconductor substrate 200 made of a metallic material, the bonding of the semiconductor substrate 200 is an insulating film and the insulating film, the insulating film and the semiconductor, or a metal-to-metal joining is also possible.

이어서, 도 5를 참조하면, 접합층(160) 상에 제 2 반도체 기판을 접합시킨다. It is then bonded to a second semiconductor substrate on the Referring to Figure 5, the bonding layer 160.

보다 상세히 설명하면, 제 2 반도체 기판으로, 소정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층(200)을 포함하는 단결정 반도체 기판(207)을 준비한 다. To be more specific, the second semiconductor substrate, and preparing a single crystal semiconductor substrate 207 including a plurality of the impurity layer 200 is uniformly doped with an impurity to a predetermined depth. 여기서, 다수의 불순물층(200)은 단결정 반도체 기판(207) 내에 불순물을 이온 주입하거나, 단결정 반도체 기판(207)을 형성하기 위한 에피택시층 성장 과정 중에 불순물을 첨가하여 형성할 수 있다. Here, the number of the impurity layer 200 may be formed by the addition of an impurity in the epitaxial layer growth process for forming the ion-implanted or a single crystal semiconductor substrate 207, impurities in the single crystal semiconductor substrate (207).

이 때, 다수의 불순물층(200)은 p형 불순물층(201,203)과 n형 불순물층(202)이 교대로 위치할 수 있도록 불순물을 이온주입하여 형성될 수 있다. At this time, the number of impurity layer 200 is p-type impurity layer (201 203) and the n-type impurity layer 202 may be formed to be alternately positioned in the ion-implanted impurities. 본 발명의 일 실시예에서는 상부에 PMOS 트랜지스터들이 형성되므로, 다수의 불순물층(200)에서 접합층(160)과 접하되는 표면에 p형 불순물층(201)을 형성한다. One embodiment of the present invention, since the top PMOS transistor are formed, a p-type impurity layer 201 is the surface that is tangent to a plurality of the impurity layers 200, the bonding layer 160 in.

그리고, 다수의 불순물층(200)을 포함하는 단결정 반도체 기판(207) 내에는 불순물층(200)과 단결정 반도체층(207) 계면에 분리층(205)을 포함한다. Then, in the single crystal semiconductor substrate 207 including a plurality of the impurity layer 200 comprises an isolation layer 205 at the interface between the impurity layer 200 and the single crystal semiconductor layer (207). 분리층(205)은 미세 구멍이 형성된 기포층 (Porous)이나, 산화막이나 질화막 같은 절연막, 유기 접착층, 혹은 기판의 결정 격자의 차이로 (예를 들면, Si-Ge) 생긴 변형층(Strained Layer)을 말한다. The separation layer 205 is bubble layer (Porous) or, as an oxide film or nitride film as the insulating film, an organic adhesive, or the difference in the crystal lattice of the substrate (e.g., Si-Ge) looking deformed layer (Strained Layer) the fine hole formed He says. 분리층(205)을 형성하는 기술 중에서, 많이 쓰이는 기술 중에는 수소 (Hydrogen)와 같은 기화성 기체를 이온 주입하여 (exfoliating implant), 웨이퍼를 분리하는 방식도 있으나, 이 경우 이온 주입이 과도하게 사용되어 분술물층(200)의 격자 구조가 파괴될 수 있다. Among techniques for forming the separation layer 205, a lot during the used technology and the vaporizing gas, such as hydrogen (Hydrogen), ion implantation (exfoliating implant), but also the way of separating the wafer, is used In this case, ion implantation is excessive bunsul the lattice structure of the water layer 200 can be destroyed. 또한, 이렇게 파괴된 격자 구조를 회복하기 위해, 매우 높은 온도에서 일정 시간 열처리가 필요하며, 이러한 매우 높은 온도 처리는 아래에 위치한 셀 소자의 심한 변화를 초래할 수 있다. Further, so to restore the destroyed lattice structure, and the heat treatment requires a certain period of time at very high temperatures, these high temperature processing can result in severe changes in the cell elements on the bottom.

이러한 분리층(205)은 제 2 반도체 기판(200)을 접합층(150) 상에 접착한 후, 단결정 반도체 기판(207) 영역을 제거할 때, 불순물층(200)까지 제거되는 것을 저지하는 역할을 할 수 있다. The separation layer 205 functions to stop from being removed from the second and then the semiconductor substrate 200 is bonded on the bonding layer 150, when removing the single crystal semiconductor substrate 207 region, and the impurity layer 200 can do. 또한, 분리층(201)은 불순물층(200)만 남고 단결정 반도체 기판(207)이 정확하고, 쉽게 분리될 수 있는 역할을 한다. Further, the separation layer 201 serves to be only remaining impurity layer 200, the single crystal semiconductor substrate 207 is accurate, easy to remove.

이 후, 불순물층(200)의 표면이 접합층(160)과 마주하도록 하여, 단결정 반도체 기판(207)을 접합시킨다. Thereafter, the surface of the impurity layer 200 to face the bonding layer 160, thereby bonding the single crystal semiconductor substrate (207). 단결정 반도체 기판(207)을 접합층(160) 상에 접합시킨 후에는, 접합 강도를 증가시키기 위해 일정 압력을 가하면서 열처리할 수 있다. After bonding the single crystal semiconductor substrate 207 on the bonding layer 160, it is possible to heat treatment while applying a predetermined pressure to increase the bond strength.

이와 같이, 접합층(160) 상에 불순물층(200)을 포함하는 단결정 반도체 기판(207)을 접착시킬 때, 단결정 반도체 기판(207) 상에는 다른 반도체 소자들이 형성되지 않은 상태이므로, 단결정 반도체 기판(207)을 접합층(160) 상에 정확히 정렬시키는 것이 요구되지 않는다. In this way, the bonding layer 160 so as to phase to bond the single crystal semiconductor substrate 207 including the impurity layer 200, formed on the single crystal semiconductor substrate 207 is not formed by other semiconductor device state, the single crystal semiconductor substrate ( 207) to not be required for accurately arranged on the bonding layer 160.

단결정 반도체 기판(207)의 불순물층(200)을 완전히 접합시킨 다음에는, 불순물층(200)을 제외한 나머지 부분을 모두 제거한다. Once it is completely bonded to the impurity layer 200 in the single crystal semiconductor substrate 207, to remove all of the remaining portion other than the impurity layer (200). 금속 물질로 이루어진 접합층(160) 상에 다수의 불순물층(200)이 형성될 수 있다. There are a number of the impurity layer 200 can be formed on the bonding layer 160 made of a metallic material.

도 6을 참조하여 보다 상세히 설명하면, 접합된 단결정 반도체 기판(207)의 상면부터 분리층(205)이 노출될 때까지 그라인딩(grinding) 또는 연마(polishing) 공정을 진행한다. With reference to FIG. 6 advances more More specifically, the grinding from the top surface of the bonded single crystal semiconductor substrate 207 until the separation layer 205 is exposed (grinding) or grinding (polishing) process. 분리층(205)이 노출된 후에는, 이방성 또는 등방성 식각 공정을 진행하여 다수의 불순물층(200) 표면을 노출시킨다. After the separation layer 205 is exposed, the process proceeds to anisotropic or isotropic etching process to expose a plurality of the impurity layer 200 surface. 즉, p형 불순물층(203)이 노출된다. In other words, the p-type impurity layer 203 is exposed.

다수의 불순물층(200)을 노출시키는 것은, 반도체 기판 내에서 불순물층(200)과 분리층(205)에서의 불순물 농도 구배가 다르므로, 반도체 기판에 대한 선택적 식각이 가능하다. Is exposing a plurality of the impurity layers 200, since the impurity concentration gradient in the impurity layer 200 and the separation layer 205 is different from the semiconductor substrate, it can be selectively etched in the semiconductor substrate. 혹은, 분리층(201)에 물리적인 충격을 가해, 결정격자가 약한, 분리층(205)을 따라 균열이 발생하여 단결정 반도체 기판(207)과 다수의 불순물층(200)을 분리할 수도 있다. Alternatively, by applying mechanical stress to the separation layer 201, may separate the single crystal semiconductor substrate 207 and a plurality of the impurity layer 200 and the crystal lattice is small, the occurrence of cracks along the separation layer 205.

한편, 단결정 반도체 기판(207)은 경우에 따라 글라스 웨이퍼(glass wafer)와 같은 메개체가 될 수도 있다. On the other hand, it may be a methoxy objects, such as a single crystal semiconductor substrate 207 is a glass wafer (glass wafer), as the case may be. 예를 들어, 불순물층을 제공할 때, 글라스 웨이퍼에 제공하고, 다시 다른 반도체 기판에 2차에 걸쳐 제공할 수도 있다. For example, when providing the impurity layer, provided on the glass wafer, it may be provided across the secondary to a different semiconductor substrate.

이와 같이, 접합층(160) 상에 불순물층을 포함하는 단결정 반도체 기판(207)을 접합시키고, 불순물층(200)을 제외한 단결정 반도체 기판(207)을 제거함으로써, 접합층(160) 상에 p형 불순물층(201), n형 불순물층(202) 및 p형 불순물층(203)이 적층된 불순물층(200)이 형성될 수 있다. In this way, the bonding layer 160 by and bonded to the single crystal semiconductor substrate 207 including an impurity layer on removing the impurity layer 200, the single crystal semiconductor substrate 207, except for, in the junction layer 160 p type impurity layer (201), n-type impurity layer 202 and p-type impurity layer 203 are stacked impurity layer 200 may be formed.

다음으로, 도 7을 참조하면, 수직 채널 구조의 PMOS 트랜지스터를 형성하기 위한 식각 마스크(210)를 다수의 불순물층(200) 상에 형성한다. Next, referring to Figure 7, to form the etch mask 210 for forming a PMOS transistor of a vertical channel structure on a plurality of the impurity layers 200. 이 때, 식각 마스크(210)는 포토레지스트를 도포하고 패터닝하여 형성할 수 있다. At this time, the etch mask 210 may be formed by applying a photoresist, and patterning. 그리고, 식각 마스크(210)는 하부의 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2) 각각에 대응한 위치에 형성한다. Then, the etching mask 210 is formed at a position corresponding to each of the lower first and second pull-down transistor (PD1, PD2).

그리고 나서, 식각 마스크(210)를 이용하여 다수의 불순물층(200) 및 접합층(160)을 패터닝한다. Then, using the etching mask 210 is patterned in a plurality of the impurity layer 200 and the bonding layer 160. 즉, 제 3 층간 절연막(140)이 노출될 때까지 다수의 불순물층 및 접합층(160)을 순차적으로 식각한다. That is, the third and sequentially etching the plurality of impurity layers and the bonding layer 160, until the exposed interlayer insulating film 140.

이에 따라, 도 8에 도시된 바와 같이, PMOS 트랜지스터의 채널 영역(202') 및 소스/드레인 영역(201', 203')을 형성할 수 있다. This makes it possible to form a channel region of the PMOS transistor (202 ') and the source / drain regions (201', 203 ') as shown in Fig. 여기서, 패터닝된 접합층(162)은 도전 물질로 형성되어 있어 하부의 콘택(132)과 PMOS 트랜지스터를 전기적으로 연결시키는 콘택 역할을 할 수 있다. Here, a patterned bonding layer 162 there is formed a conductive material may be a contact serves to electrically connect the lower contact 132 and the PMOS transistor of the.

다음으로, 도 9를 참조하면, 수직 PMOS 트랜지스터의 채널 영역(202') 양측에 스페이서 형태의 게이트 전극(220)을 형성한다. Next, 9, and a channel region (202 ') on both sides of the vertical PMOS transistor forming the gate electrode 220 of the spacer forms. 즉, 패터닝된 불순물층이 형성된 제 3 층간 절연막(140) 상에 제 4 층간 절연막(230)을 형성한 다음, 컨포말하게 게이트 절연막 및 게이트용 도전막을 증착한다. That is, the evaporation to form a fourth interlayer insulating film 230 on the third inter-layer is patterned impurity layer formed insulating layer 140, and then, the conformal conductive film for the gate insulating film and the gate. 그리고, 게이트 절연막 및 게이트용 도전막을 이방성 식각하여, 채널 영역을 감싸는 스페이서 형태의 게이트 전극(220)을 형성할 수 있다. Then, the gate insulating film and a gate conductive film for the anisotropic etching, it is possible to form the gate electrode 220 of the spacer shape surrounding the channel region.

이 때, 게이트 절연막은 산화막으로 형성하거나, ONO막과 같이 전하를 저장할 수 있는 복합 절연막으로 형성할 수도 있다. At this time, the gate insulating film may be formed of an oxide film, or formed of a composite insulating layer that can store charge, such as an ONO film. 또한, 게이트 절연막 상에 플로팅 게이트를 더 형성할 수도 있다. In addition, a floating gate on the gate insulating film may be further formed.

게이트 전극(220)을 형성한 다음, 수직 PMOS 트랜지스터들, 즉, 제 1 및제 2 풀업 트랜지스터들(PU1, PU2)을 완전히 매립시키도록 제 5 층간 절연막(240)을 형성한다. To form a gate electrode 220. Next, the vertical PMOS transistor, i.e., the first mitje 2 to form a pull-up transistors (PU1, PU2), a fifth interlayer dielectric film so as to completely buried 240. The 그리고 나서, 제 5 층간 절연막(240)에 제 1 및 제 2 풀업 트랜지스터들(PU1, PU2)의 소스 영역과 연결되는 콘택 및 배선(242)을 형성한다. Then, the fifth to form a first and second pull-up transistor and the contact wiring 242 connected to the source region of (PU1, PU2) in the interlayer insulating film 240. The

한편, 도 10에 도시된 바와 같이, 수직 PMOS 트랜지스터의 채널 영역(202') 둘레에 확장된 형태의 게이트 전극(220')을 형성할 수도 있다. On the other hand, it is also possible to form a channel region (202 ') of an extension of the peripheral gate electrode 220' of the vertical PMOS transistor as shown in Fig. 확장된 형태의 게이트 전극(220')의 경우, 제 1 반도체 기판(100)과 수평한 방향으로 연장되도록 형성할 수 있다. If the gate electrode 220 'of the extended form, can be formed so as to extend in one direction, one horizontal and the semiconductor substrate 100. 이와 같이 확장된 형태의 게이트 전극(220')은 PMOS 트랜지스터의 채널 영역과 소스/드레인 영역을 컨포말하게 덮는 게이트용 도전막을 증착하고, 사진 및 식각 공정을 진행함으로써 형성할 수 있을 것이다. Thus, in an extension of the gate electrode 220 'could be formed by depositing a conductive film for covering the conformal gate a channel region and source / drain regions of the PMOS transistor, a photo and etching process proceeds.

이와 같이 확장된 형태의 게이트 전극(220')은 콘택 및 배선(244)을 통해 제 1 및 제 2 패스 트랜지스터와 각각 전기적으로 연결될 수 있다. The gate electrode 220 'of the extended form, as may be connected to respective electrical and first and second pass transistors through the contact and the wiring 244. The

또한, 도 11을 참조하면, 도 7에서 다수의 불순물층(200)을 패터닝할 때, n형 불순물층 및 p형 불순물층을 각각 다르게 패터닝하여 확장된 p형 불순물층을 형성할 수 있다. Also, Referring to Figure 11, it can be formed a number at the time of patterning the impurity layer (200), n-type impurity layer and a p-type impurity layer extended to individually pattern the p-type impurity layer 7. 그리고, 제 4 층간 절연막(240) 상에 채널 영역을 감싸며, 수평방향으로 확장된 형태의 게이트 전극을 형성할 수 있다. And a fourth region surrounding the channel on the dielectric interlayer 240, it is possible to form the gate electrode of the expanded form in the horizontal direction.

이와 같이, 확장된 형태의 불순물층은 콘택 및 배선(244)을 통해 하부의 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)와 연결될 수 있다. Thus, the impurity layer of the expanded form can be connected to the first and second pull-down transistor (PD1, PD2) of the lower wiring through a contact and 244. The 그리고, 확장된 형태의 게이트 전극(220')은 콘택 및 배선(244)을 통해 제 1 및 제 2 패스 트랜지스터(PS1, PS2)와 각각 전기적으로 연결될 수 있다. And, in an extension of the gate electrode 220 'it may be connected to each contact and the wiring 244 and the first and second pass transistors (PS1, PS2) via electrically.

또 다른 예로, 도 12에 도시된 바와 같이, 제 1 반도체 기판(100) 상에 NMOS 트랜지스터들(PD1, PD2, PS1, PS2)을 형성한 다음, 제 1 층간 절연막(120)을 형성하고, 도 5 및 도 6에서 설명한 바와 같이, 제 1 층간 절연막(120) 상에 다수의 불 순물층을 포함하는 반도체 기판을 접합시켜 제 1 층간 절연막(120) 상에 바로 수직 PMOS 트랜지스터들(PU1, PU2)을 형성할 수 있다. As another example, as shown in Figure 12, the first one on the semiconductor substrate 100 form the NMOS transistors (PD1, PD2, PS1, PS2) is formed and then the first interlayer insulating film 120, and Fig. 5 and as described in Figure 6, first interlaminar insulating film 120 by bonding a semiconductor substrate comprising a number of impurities layer on the right vertical PMOS transistor on the first interlayer insulating film 120 (PU1, PU2) a it can be formed.

즉, 제 1 반도체 기판(100) 상에 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)들과, 제 1 및 제 2 패스 트랜지스터들(PS1, PS2)을 형성한 다음, 제 1 및 제 2 풀다운 트랜지스터(PD1, PD2)의 드레인 영역과 연결되는 콘택을 형성한다. That is, the first one on the semiconductor substrate 100 to form a first and second pull-down transistor (PD1, PD2) and a first and second pass transistors (PS1, PS2), and then, the first and second pull-down forming a contact connected with the drain region of the transistor (PD1, PD2).

그리고, 제 1 층간 절연막(120) 상에 배선층을 형성하지 않고, 반도체 기판의 접합을 이용한 수직 PMOS 트랜지스터의 제 1 및 제 2 풀업 트랜지스터들(PU1, PU2)을 형성한다. The first does not form the wiring layer on the interlayer insulating film 120 to form the first and second pull-up transistor of the vertical PMOS transistor with the junction of the semiconductor substrate (PU1, PU2).

이와 같이, SRAM 장치의 단위 셀을 형성할 때, 반도체 기판의 접합을 통해 NMOS 트랜지스터들과 PMOS 트랜지스터들을 상하부에 나누어 형성함으로써, SRAM 장치의 집적도를 향상시킬 수 있다. Thus, when forming the unit cell of the SRAM device, by forming the NMOS transistor and PMOS transistor divided in upper and lower portions through the bonding of a semiconductor substrate, it is possible to improve the integration density of the SRAM device.

그리고, 상부에 트랜지스터들을 형성할 때, 반도체 기판의 접합을 통해 단결정 반도체층 내에 불순물층을 도핑하여 수직 MOS 트랜지스터들을 형성할 수 있다. And, it is possible to form the upper transistor, and through a junction of a semiconductor substrate doped with an impurity layer in a single crystal semiconductor layer to form vertical MOS transistors. 이에 따라, 상부에 형성되는 수직 MOS 트랜지스터들의 동작 특성을 향상시킬 수 있다. Accordingly, it is possible to improve the operating characteristics of the vertical MOS transistor formed thereon.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Although above described embodiments of the present invention with reference to the accompanying drawings, that the present invention one of ordinary skill in the art to which the invention pertains may be embodied in other specific forms without changing the technical spirit or essential features it will be appreciated that. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다. Therefore, the embodiment described in the above examples it should be understood that said non-limiting example is in all respects. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. The scope of the invention is intended to be included within the scope of the above description becomes than indicated by the claims, which will be described later, and all such modifications as derived from the meaning and range and equivalents concept as recited in the claims the invention do.

도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 단위 셀의 회로도이다. 1 is a circuit diagram of a unit cell of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 2 내지 도 12는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 단면도들이다. 2 to 12 are sectional views showing a manufacturing method of a three-dimensional semiconductor device according to embodiments of the present invention in order.

< 도면의 주요 부분에 관한 부호의 설명> <Description of symbols on key parts of the drawings>

100: 제 1 반도체 기판 120, 130, 140: 층간 절연막 100: first semiconductor substrate 120, 130, 140: interlayer insulating film

132, 244: 배선 150: 배선층 132, 244: wiring 150: interconnection layer

160: 접합층 200: 불순물층 160: bonding layer 200: impurity layer

Claims (18)

  1. 제 1 반도체 기판을 제공하고, Claim 1 provides a semiconductor substrate,
    상기 제 1 반도체 기판 상에 제 NMOS 또는 PMOS 트랜지스터를 형성하고, Wherein the forming a first NMOS or PMOS transistor on the first semiconductor substrate,
    상기 NMOS 또는 PMOS 트랜지스터를 덮는 층간 절연막을 형성하고, And forming an interlayer insulating film that covers the NMOS or PMOS transistor,
    상기 층간 절연막 상에 제 2 반도체 기판을 접합시키고, A second semiconductor substrate on the interlayer insulating film and bonded,
    상기 제 2 반도체 기판에, 상기 제 1 반도체 기판 상에 형성된 상기 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되며, 상기 NMOS 또는 PMOS 트랜지스터와 반대 타입의 NMOS 또는 PMOS 트랜지스터를 형성하는 것을 포함하되, Wherein the second semiconductor substrate, the first and electrically connected to the NMOS or PMOS transistor formed on a semiconductor substrate, comprising the formation of the NMOS or PMOS transistor and a NMOS or PMOS transistors of the opposite type,
    상기 제 2 반도체 기판에 상기 NMOS 또는 PMOS 트랜지스터를 형성하는 것은 수직 채널을 갖는 MOS 트랜지스터를 형성하는 것을 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device, comprising: forming a second wherein forming the NMOS or PMOS transistor to the semiconductor substrate, a MOS transistor having a vertical channel.
  2. 삭제 delete
  3. 제 1 항에 있어서, 상기 제 2 반도체 기판을 접합시키기 전, The method of claim 1 wherein prior to bonding the second semiconductor substrate,
    상기 제 1 절연층 상에 접합층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device further comprising forming a bonding layer on the first insulating layer.
  4. 제 3 항에 있어서, 4. The method of claim 3,
    상기 접합층은 도전 물질로 형성되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device which is characterized in that the bonding layer is formed of a conductive material.
  5. 제 1 항에 있어서, 상기 제 2 반도체 기판을 접합시키는 것은, Is that according to claim 1, wherein bonding the second semiconductor substrate,
    단결정 반도체 기판을 제공하고, Providing a single crystal semiconductor substrate,
    상기 단결정 기판의 상면으로부터 일정 깊이까지 균일하게 불순물이 도핑된 다수의 불순물층들을 형성하고, And forming a plurality of impurity layers uniformly to a predetermined depth from a top surface of the single crystal substrate doped with an impurity,
    상기 제 1 절연층 상면과 상기 불순물층이 마주하도록 상기 단결정 반도체 기판을 접합시키고, The first insulating layer and the upper surface and bonding the single crystal semiconductor substrate having an impurity layer so as to face,
    상기 불순물층 표면이 노출될 때까지 상기 단결정 반도체 기판의 일부를 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device, comprising: removing a portion of the single crystal semiconductor substrate until the impurity layer surface exposed.
  6. 제 5 항에 있어서, 상기 다수의 불순물층들을 형성한 다음, The method of claim 5, wherein forming the plurality of impurity layers, and then,
    상기 단결정 반도체 기판 내에서, 상기 불순물층과 접하는 깊이에 분리층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. In the single crystal semiconductor substrate, a method of producing a three-dimensional semiconductor device further comprising forming a separation layer at a depth in contact with the impurity layer.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 분리층은 기포층에 의해 형성되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device which is characterized in that the separating layer is formed by a fabric layer.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 분리층은 상기 단결정 반도체 기판의 일부를 제거시, 상기 불순물층이 제거되는 것을 저지하는 기능을 수행하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. The separating layer is produced in a three-dimensional semiconductor device is characterized in that when removing a portion of the single crystal semiconductor substrate, performs a function of preventing that the impurity removal layer.
  9. 제 5 항에 있어서, 6. The method of claim 5,
    상기 다수의 불순물층들을 형성하는 것은, 상기 단결정 반도체 기판의 상면으로부터 p형/n형/p형 불순물층 또는 n형/p형/n형 불순물층을 형성하는 3차원 반도체 장치의 제조 방법. The method of producing a three-dimensional semiconductor device of forming a p-type / n-type / p-type impurity layer or the n-type / p-type / n-type impurity layer from the upper surface of the single crystal semiconductor substrate to form the plurality of impurity layers.
  10. 제 5 항에 있어서, 상기 제 2 반도체 기판을 접합시킨 다음, 6. The method of claim 5, in which the second bonding a semiconductor substrate, and then,
    상기 다수의 불순물층들을 패터닝하여, 상기 NMOS 또는 PMOS 트랜지스터의 채널 영역 및 소스/드레인 영역을 형성하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Patterning the plurality of impurity layer, a method of producing a three-dimensional semiconductor device so as to form a channel region and source / drain regions of the NMOS or PMOS transistor.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 다수의 불순물층들 중 어느 하나의 불순물층이 상기 제 1 반도체 기판과 수평으로 연장되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device according to claim any one of the impurity layer of the plurality of impurity layers extending in said first semiconductor substrate and horizontally.
  12. 제 10 항에 있어서, 11. The method of claim 10,
    상기 채널 영역 및 소스/드레인 영역을 형성한 다음, Forming the channel region and source / drain regions, and then,
    상기 채널 영역 둘레를 감싸는 게이트 전극을 형성하여, 상기 NMOS 또는 PMOS 트랜지스터를 완성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. To form a gate electrode surrounding the channel area around the method of producing a three-dimensional semiconductor device, comprising the completion of the NMOS or PMOS transistor.
  13. 제 12 항에 있어서, 13. The method of claim 12,
    상기 게이트 전극의 일부가 상기 제 1 반도체 기판과 수평으로 연장되는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device, characterized in that a portion of the gate electrode and extending to said first semiconductor substrate and horizontally.
  14. 제 12 항에 있어서, 13. The method of claim 12,
    상기 게이트 전극은 플로팅 게이트 또는 ONO층을 포함하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. The gate electrode production method of the three-dimensional semiconductor device comprises a floating gate or ONO layer.
  15. 제 1 항에 있어서, 상기 층간 절연막을 형성한 다음, The method of claim 1 wherein the formation of the interlayer insulating film, and then,
    상기 NMOS 또는 PMOS 트랜지스터와 전기적으로 연결되는 배선들을 포함하는 배선층을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device further comprising forming a wiring layer comprising a wiring which is electrically connected to the NMOS or PMOS transistor.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 배선층 내의 배선들을 내화 금속으로 형성하는 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device, characterized in that to form the wiring in the wiring layer to the refractory metal.
  17. 제 16 항에 있어서, 17. The method of claim 16,
    상기 배선들은 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf), 몰리브덴(Mo) 및 팔라듐(Pd)으로 이루어진 그룹으로부터 선택된 어느 하 나로 이루어진 것을 특징으로 하는 3차원 반도체 장치의 제조 방법. The wirings are cobalt (Co), titanium (Ti), tungsten (W), nickel (Ni), platinum (Pt), hafnium (Hf), molybdenum me any and selected from the group consisting of (Mo), and palladium (Pd) method of producing a three-dimensional semiconductor device, characterized in that formed.
  18. 제 1 반도체 기판 상에 풀다운 트랜지스터 및 패스 트랜지스터를 형성하고, First to form a pull-down transistor and a pass transistor formed on the first semiconductor substrate,
    상기 풀다운 트랜지스터 및 패스 트랜지스터를 덮는 층간 절연막을 형성하고, And forming an interlayer insulating film which covers the pull-down transistor and a pass transistor,
    상기 층간 절연막 내에 상기 풀다운 트랜지스터 또는 패스 트랜지스터와 전기적으로 연결되는 배선들을 형성하고, In the interlayer insulating film and forming wiring are electrically connected to the pull-down transistor or pass transistor,
    상기 층간 절연막 상에 제 2 반도체 기판을 접합시키고, A second semiconductor substrate on the interlayer insulating film and bonded,
    상기 제 2 반도체 기판에 상기 배선을 통해 상기 풀다운 트랜지스터 및 패스 트랜지스터와 전기적으로 연결되는 풀업 트랜지스터를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. Method of producing a three-dimensional semiconductor device, comprising forming said pull-down transistor and a pass transistor and a pull-up transistor being electrically coupled to said second semiconductor substrate through the wiring.
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