KR20090088009A - Phase change ram device and method of manufacturing the same - Google Patents

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Abstract

A phase change RAM device and method of manufacturing the same are provided to prevent N type impurity region from being formed with the deep depth by forming the N type impurity region within the surface of the silicon layer. The isolation layer(108) is formed in order to contact within the silicon layer(104) with the buried insulation layer(102). The SOI substrate(106) has the structure in which the buried insulation layer and silicon layer are laminated successively on the silicon substrate(100). The first insulating layer(112) is formed on the SOI substrate in which N type impurity region(110) and the isolation film are formed. The N type impurity region is formed within the silicon layer blocked by the isolation film. The second insulating layer(120) is formed on the first insulating layer in which the vertical type PN diode(118) is formed. The bottom electrode(122) contacted with the vertical type PN diode is formed within the second insulating layer.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}Phase change memory device and its manufacturing method {PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 누설 전류를 방지할 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다. The present invention relates to a phase change memory device and a method for manufacturing the same, and more particularly, to a phase change memory device and a method for manufacturing the same that can prevent a leakage current.

비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. Many studies have been conducted to develop new memory devices having the characteristics of non-volatile memory devices and simple structures. As an example, a phase change RAM has recently been proposed. . In the phase change memory device, a phase change film interposed between the electrodes through a current flow between the lower electrode and the upper electrode is changed from a crystal state to an amorphous state. It is a memory element for determining information stored in a cell by using a resistance difference.

상기 상변환 기억 소자는 상변화막으로 칼코제나이드(Chalcogenide)막을 이용한다. 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다. The phase change memory device uses a chalcogenide film as a phase change film. The chalcogenide film is a compound film made of germanium (Ge), stevilium (Sb) and tellurium (Te), and is amorphous by heat generated by an applied current, that is, Joule heat. A phase change occurs between the state and the crystalline state. At this time, since the specific resistance of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state, the current flowing through the phase change film in the read mode is sensed so that the information stored in the phase change memory cell is logical '1' or It is determined whether the logic is '0'.

한편, 512Mb급 이상의 상변화 기억 소자의 제조시 수직형 PN 다이오드를 적용하는 방법이 제안된 바 있다. 상기 수직형 PN 다이오드를 적용하는 경우에는 셀 사이즈를 6F2 이하로 줄일 수 있다는 장점이 있다. Meanwhile, a method of applying a vertical PN diode has been proposed in manufacturing a phase change memory device of 512 Mb or more. In the case of applying the vertical PN diode, the cell size can be reduced to 6F 2 or less.

이러한 수직형 PN 다이오드를 적용하는 상변화 기억 소자는 상변화막의 상변화를 위해 디램(DRAM) 소자보다 많은 전류 및 5.5V의 높은 바이어스 조건을 필요로 하기 때문에, 상기 수직형 PN 다이오드를 반도체 기판 활성 영역의 표면 내에 형성된 라인 타입 N형 불순물 영역 상에 형성하고 있다. Since the phase change memory device employing the vertical PN diode requires more current and a higher bias condition of 5.5V than the DRAM device for the phase change of the phase change film, the vertical PN diode is used as a semiconductor substrate active material. It is formed on the line type N-type impurity region formed in the surface of the region.

그러나, 전술한 종래 기술은 상변화막의 상변화에 요구되는 전류 특성 및 바이어스 조건을 얻기 위해 상기 N형 불순물 영역을 고농도로 형성하며, 이 때문에, 상기 N형 불순물 영역이 활성 영역을 정의하는 소자분리막보다 깊은 깊이로 형성되어 상기 소자분리막 하부의 반도체 기판 내에서 누설 전류가 유발된다.However, the above-described prior art forms the N-type impurity region at a high concentration in order to obtain the current characteristics and bias conditions required for the phase change of the phase change film, and therefore, the device isolation film in which the N-type impurity region defines an active region. It is formed to a deeper depth to cause a leakage current in the semiconductor substrate under the device isolation film.

이에, 이러한 누설 전류를 감소시키기 위해 상기 소자분리막을 깊은 깊이로 형성하는 방법이 제안된 바 있으나, 현재 기술 수준으로는 2500Å 이상의 깊이를 갖는 소자분리막을 형성하는 데에 한계가 있으므로 적용하기 곤란하다.Therefore, a method of forming the device isolation film to a deep depth has been proposed to reduce the leakage current, but it is difficult to apply the current technology because there is a limit in forming a device isolation film having a depth of 2500 Å or more.

본 발명은 누설 전류를 방지할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.The present invention provides a phase change memory device capable of preventing leakage current and a method of manufacturing the same.

본 발명의 실시예에 따른 상변화 기억 소자는, 실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI(Silicon On Insulator) 기판, 상기 실리콘층 내에 상기 매몰 절연막과 접하도록 형성된 소자분리막, 상기 실리콘층의 표면 내에 형성된 라인 타입 도전형 불순물 영역 및 상기 도전형 불순물 영역 상에 형성된 PN 다이오드를 포함한다.A phase change memory device according to an exemplary embodiment of the present invention may include a silicon on insulator (SOI) substrate having a structure in which a buried insulating film and a silicon layer are sequentially stacked on a silicon substrate, and a device isolation layer formed to contact the buried insulating film in the silicon layer. And a line type conductive impurity region formed in the surface of the silicon layer and a PN diode formed on the conductive impurity region.

상기 소자분리막은 상기 매몰 절연막과 동일한 깊이로 형성되거나, 또는, 상기 매몰 절연막보다 깊은 깊이로 형성된다.The device isolation film is formed to the same depth as the investment insulating film or deeper than the investment insulating film.

상기 도전형 불순물 영역은 N형 불순물 영역을 포함한다.The conductive impurity region includes an N-type impurity region.

상기 도전형 불순물 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성된다.The conductive impurity region is formed to contact the buried insulating layer and a lower end thereof.

상기 PN 다이오드 상에 형성된 상변화 기억 셀을 더 포함한다.And a phase change memory cell formed on the PN diode.

본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 마련하는 단계, 상기 실리콘층 내에 상기 매몰 절연막과 접하도록 소자분리막을 형성하는 단계, 상기 실리콘층의 표면 내에 라인 타입 도전형 불순물 영역을 형성하는 단계 및 상기 도전형 불순물 영역 상에 PN 다이오드를 형성하는 단계를 포함한다.In the method of manufacturing a phase change memory device according to an embodiment of the present invention, providing a SOI substrate having a structure in which a buried insulating film and a silicon layer are sequentially stacked on a silicon substrate, the device to contact the buried insulating film in the silicon layer Forming a separator, forming a line type conductive impurity region in the surface of the silicon layer, and forming a PN diode on the conductive impurity region.

상기 소자분리막은 상기 매몰 절연막과 동일한 깊이로 형성하거나, 또는, 상기 매몰 절연막보다 깊은 깊이로 형성한다.The device isolation layer may be formed to have the same depth as that of the investment insulating film, or may be formed deeper than the investment insulating film.

상기 도전형 불순물 영역은 N형 불순물 영역을 포함한다.The conductive impurity region includes an N-type impurity region.

상기 도전형 불순물 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성한다.The conductive impurity region is formed such that the buried insulating layer and the lower end thereof contact each other.

상기 PN 다이오드를 형성하는 단계 후, 상기 PN 다이오드 상에 상변화 기억 셀을 형성하는 단계를 더 포함한다.After forming the PN diode, the method may further include forming a phase change memory cell on the PN diode.

본 발명은 실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판 내에 상기 매몰 절연막과 접하도록 소자분리막을 형성하고, 상기 소자분리막과 매몰 절연막에 의해 차단된 실리콘층 부분의 표면 내에 N형 불순물 영역을 형성함으로써, 상기 N형 불순물 영역이 상기 소자분리막보다 깊은 깊이로 형성되는 것을 방지할 수 있다.The present invention provides a device isolation film in contact with the investment insulating film in an SOI substrate having a structure in which a buried insulating film and a silicon layer are sequentially stacked on a silicon substrate, and in the surface of the silicon layer portion blocked by the device isolation film and the buried insulating film. By forming the N-type impurity region, the N-type impurity region can be prevented from being formed deeper than the device isolation film.

따라서, 본 발명은 상기 소자분리막 하부에서 상기 N형 불순물 영역으로 인해 발생되는 누설 전류를 방지할 수 있다.Accordingly, the present invention can prevent leakage current generated due to the N-type impurity region under the device isolation layer.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도 이다. 1 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

도시된 바와 같이, 실리콘 기판(100) 상에 매몰 절연막(102)과 실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)의 상기 실리콘층(104) 내에 상기 매몰 절연막(102)과 접하도록 소자분리막(108)이 형성되어 있다. 상기 소자분리막(108)은 상기 매몰 절연막(102)과 동일한 깊이로 형성되어 그 하단부가 접하도록 형성되거나, 또는, 상기 매몰 절연막(102)보다 깊은 깊이로 형성되어 상기 매몰 절연막(102) 아래의 실리콘 기판(100) 부분까지 연장되어 형성된다.As shown, the buried insulating film 102 in the silicon layer 104 of the SOI substrate 106 having a structure in which the buried insulating film 102 and the silicon layer 104 are sequentially stacked on the silicon substrate 100. The device isolation film 108 is formed to be in contact. The device isolation layer 108 is formed to have the same depth as the buried insulating film 102 so that the lower end thereof is in contact with the device isolation film 108, or is formed to have a depth deeper than the buried insulating film 102 to form the silicon under the buried insulating film 102. It is formed to extend to the substrate 100 portion.

상기 소자분리막(108)과 매몰 절연막(102)에 의해 차단된 실리콘층(104) 부분 내에 도전형, 예컨대, N형 불순물 영역(110)이 형성되어 있다. 상기 N형 불순물 영역(110)은 상기 실리콘층(104) 부분 내에서 라인 타입으로 형성된다. 여기서, 상기 N형 불순물 영역(110)은 상기 매몰 절연막(102)과 그 하단부가 접하도록 형성될 수도 있다.A conductive type, for example, an N-type impurity region 110 is formed in a portion of the silicon layer 104 that is blocked by the device isolation layer 108 and the buried insulating layer 102. The N-type impurity region 110 is formed in a line type in a portion of the silicon layer 104. The N-type impurity region 110 may be formed to contact the buried insulating layer 102 and a lower end thereof.

상기 N형 불순물 영역(110) 및 소자분리막(108)이 형성된 SOI 기판(106) 상에 제1절연막(112)이 형성되어 있으며, 상기 제1절연막(112) 내에 상기 N형 불순물 영역(110)과 콘택되는 수직형 PN 다이오드(118)가 형성되어 있다. 상기 수직형 PN 다이오드(118)는 N 영역(114)과 P 영역(116)의 적층 구조를 포함한다. A first insulating layer 112 is formed on the SOI substrate 106 on which the N-type impurity region 110 and the device isolation layer 108 are formed, and the N-type impurity region 110 is formed in the first insulating layer 112. The vertical PN diode 118 is formed in contact with. The vertical PN diode 118 includes a stacked structure of the N region 114 and the P region 116.

그리고, 상기 수직형 PN 다이오드(118)가 형성된 제1절연막(112) 상에 제2절연막(120)이 형성되어 있으며, 상기 제2절연막(120) 내에 상기 수직형 PN 다이오드(118)와 콘택되는 하부 전극(122)이 형성되어 있다. 상기 하부 전극(122) 상에 상변화막(124)과 상부 전극(126)이 차례로 형성되어, 상기 수직형 PN 다이오 드(118) 상에 상기 하부 전극(122)과 상변화막(124) 및 상부 전극(126)을 포함하는 상변화 기억 셀(128)이 형성된다.In addition, a second insulating layer 120 is formed on the first insulating layer 112 on which the vertical PN diode 118 is formed, and is in contact with the vertical PN diode 118 in the second insulating layer 120. The lower electrode 122 is formed. A phase change layer 124 and an upper electrode 126 are sequentially formed on the lower electrode 122 to form the lower electrode 122 and the phase change layer 124 on the vertical PN diode 118. The phase change memory cell 128 including the upper electrode 126 is formed.

이와 같이, 본 발명의 실시예에 따른 상변화 기억 소자는 실리콘 기판(100)과 실리콘층(104) 사이에 매몰 절연막(102)이 개재된 구조를 갖는 SOI 기판(106)에 형성되며, 상기 매몰 절연막(102) 및 상기 매몰 절연막(102)과 접하도록 형성된 소자분리막(108)에 의해 차단된 실리콘층(104) 부분 내에 N형 불순물 영역(110)이 형성된다.As described above, the phase change memory device according to the embodiment of the present invention is formed on the SOI substrate 106 having a structure in which the buried insulating film 102 is interposed between the silicon substrate 100 and the silicon layer 104. An N-type impurity region 110 is formed in the portion of the silicon layer 104 that is blocked by the insulating layer 102 and the isolation layer 108 formed to contact the buried insulating layer 102.

따라서, 본 발명은 상변화막(124)의 상변화에 요구되는 전류 특성 및 바이어스 조건을 얻기 위해 상기 N형 불순물 영역(110)이 고농도로 형성되더라도, 상기 매몰 절연막(102)에 의해 그 하단부가 차단되므로 상기 N형 불순물 영역(110)에 의해 상기 소자분리막(108) 하부에서 누설 전류가 발생되는 것을 방지할 수 있다.Therefore, in the present invention, even if the N-type impurity region 110 is formed at a high concentration in order to obtain a current characteristic and a bias condition required for the phase change of the phase change film 124, the lower end portion thereof is formed by the buried insulating film 102. Since the N-type impurity region 110 is blocked, leakage current may be prevented from occurring below the device isolation layer 108.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 2A to 2E are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(100) 상에 매몰 절연막(102)과 실리콘층(104)이 차례로 적층된 구조를 갖는 SOI 기판(106)을 마련한다. 상기 SOI 기판(106)은, 예컨대, 산소 이온주입을 이용하는 SIMOX(Seperation by Implanted Oxygen)법, 또는, 두 장의 실리콘 웨이퍼를 매몰 절연막(102)의 개재하에 접합시키는 본딩(Bonding)법을 통해 제조한다. Referring to FIG. 2A, an SOI substrate 106 having a structure in which a buried insulating film 102 and a silicon layer 104 are sequentially stacked on a silicon substrate 100 is provided. The SOI substrate 106 is manufactured by, for example, a Separation by Implanted Oxygen (SIOX) method using oxygen ion implantation, or a bonding method in which two silicon wafers are bonded through an interlayer buried insulating film 102. .

도 2b를 참조하면, 상기 실리콘층(104) 상에 하드마스크 패턴(도시안됨)을 형성한 다음, 상기 하드마스크 패턴을 식각 마스크로 실리콘층(104) 부분을 식각하 여 트렌치(T)를 형성한다. 상기 하드마스크 패턴은, 예컨대, 패드 산화막과 패드 질화막의 적층 구조를 포함한다. 상기 트렌치(T)를 매립하도록 SOI 기판(106) 상에 절연막을 형성한 후, 상기 절연막의 표면을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(T) 내에 소자분리막(108)을 형성한다. 이어서, 상기 하드마스크 패턴을 제거한다. Referring to FIG. 2B, a hard mask pattern (not shown) is formed on the silicon layer 104, and then a portion of the silicon layer 104 is etched using the hard mask pattern as an etch mask to form a trench T. do. The hard mask pattern includes, for example, a laminated structure of a pad oxide film and a pad nitride film. After the insulating film is formed on the SOI substrate 106 to fill the trench T, the surface of the insulating film is chemical mechanical polished (CMP) to form the device isolation film 108 in the trench T. Subsequently, the hard mask pattern is removed.

여기서, 상기 소자분리막(108)은 상기 매몰 절연막(102)과 동일한 깊이를 가져 상기 실리콘층(104) 내에 상기 매몰 절연막(102)과 그 하단부가 접하도록 형성하거나, 또는, 상기 매몰 절연막(102)보다 더 깊은 깊이를 가져 매몰 절연막(102) 아래의 실리콘 기판(100) 부분까지 연장하도록 형성한다. The device isolation layer 108 may have the same depth as the buried insulating layer 102 so that the buried insulating layer 102 and a lower end thereof contact the silicon insulating layer 104, or the buried insulating layer 102 is formed. It is formed to have a deeper depth to extend to the portion of the silicon substrate 100 under the buried insulating film 102.

도 2c를 참조하면, 상기 실리콘층(104)의 표면 내에 라인 타입(Line Type)으로 도전형, 예컨대, N형 불순물 영역(110)을 형성한다. 상기 N형 불순물 영역(110)은 상변화에 요구되는 전류 특성 및 바이어스 조건을 얻을 수 있을 정도로 충분히 고농도를 갖도록 형성한다. 상기 N형 불순물 영역(110)은 상기 매몰 절연막(102)과 그 하단부가 접하도록 형성하는 것도 가능하다.Referring to FIG. 2C, a conductive type, for example, an N type impurity region 110 is formed in a line type in the surface of the silicon layer 104. The N-type impurity region 110 is formed to have a high concentration enough to obtain a current characteristic and a bias condition required for phase change. The N-type impurity region 110 may be formed to contact the buried insulating layer 102 and a lower end thereof.

여기서, 상기 N형 불순물 영역(110)은 상기 소자분리막(108)과 매몰 절연막(102)에 의해 차단된 실리콘층(104) 부분 내에 형성되므로, 고농도로 형성되더라도 누설 전류가 발생되는 것을 방지할 수 있다.Here, since the N-type impurity region 110 is formed in the portion of the silicon layer 104 blocked by the device isolation film 108 and the buried insulating film 102, leakage current may be prevented even when formed at a high concentration. have.

도 2d를 참조하면, 상기 N형 불순물 영역(110)이 형성된 SOI 기판(106) 상에 제1절연막(112)을 형성한 후, 상기 제1절연막(112)을 식각하여 상기 N형 불순물 영역(110)을 노출시키는 콘택홀을 형성한다. 그리고 나서, 상기 콘택홀 내에 상기 N 형 불순물 영역(110)과 콘택하는 수직형 PN 다이오드(118)를 형성한다. 상기 수직형 PN 다이오드(118)는 N 영역(114)과 P 영역(116)의 적층 구조를 포함한다.Referring to FIG. 2D, after the first insulating layer 112 is formed on the SOI substrate 106 on which the N-type impurity region 110 is formed, the first insulating layer 112 is etched to form the N-type impurity region ( A contact hole exposing 110 is formed. Then, a vertical PN diode 118 is formed in the contact hole to contact the N-type impurity region 110. The vertical PN diode 118 includes a stacked structure of the N region 114 and the P region 116.

도 2e를 참조하면, 상기 수직형 PN 다이오드(118)가 형성된 제1절연막(112) 상에 제2절연막(120)을 식각한 다음, 상기 제2절연막(120)을 식각하여 상기 수직형 PN 다이오드(118)를 노출시키는 홀을 형성한다. 상기 홀 내에 하부 전극용 도전막을 매립하여 상기 수직형 PN 다이오드(118)와 콘택하는 하부 전극(122)을 형성한다.Referring to FIG. 2E, the second insulating layer 120 is etched on the first insulating layer 112 on which the vertical PN diode 118 is formed, and then the second insulating layer 120 is etched to form the vertical PN diode. A hole exposing 118 is formed. A lower electrode 122 is formed in the hole to contact the vertical PN diode 118 by filling a conductive film for the lower electrode.

이어서, 상기 하부 전극(122) 상에 상변화막(124)과 상부 전극용 도전막을 차례로 형성한 후, 상기 상부 전극용 도전막과 상변화막(124)을 식각하여 상기 수직형 PN 다이오드(118) 상에 상기 하부 전극(122)과 상변화막(124) 및 상부 전극(126)을 포함하는 상변화 기억 셀(128)을 형성한다.Subsequently, after the phase change film 124 and the upper electrode conductive film are sequentially formed on the lower electrode 122, the upper electrode conductive film and the phase change film 124 are etched to form the vertical PN diode 118. The phase change memory cell 128 including the lower electrode 122, the phase change layer 124, and the upper electrode 126 is formed on the?

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.Thereafter, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the phase change memory device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명의 실시예에서는 상변화 기억 소자를 SOI 기판에 형성하고 소자분리막을 상기 SOI 기판의 매몰 절연막과 접하도록 형성하여 실리콘층을 차단함으로써, 상기 차단된 실리콘층 내에 N형 불순물 영역을 형성할 수 있다.As described above, in the embodiment of the present invention, an N-type impurity is formed in the blocked silicon layer by forming a phase change memory device on the SOI substrate and forming a device isolation film so as to contact the buried insulating film of the SOI substrate to block the silicon layer. Regions can be formed.

그러므로, 본 발명은 N형 불순물 영역이 상기 소자분리막보다 깊은 깊이로 형성되는 것을 방지할 수 있으며, 이에 따라, 상기 소자분리막 하부에서 상기 N형 불순물 영역에 의해 발생되는 누설 전류를 방지할 수 있다.Therefore, the present invention can prevent the N-type impurity region from being formed at a deeper depth than the device isolation film, thereby preventing the leakage current generated by the N-type impurity region under the device isolation film.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views of processes for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 실리콘 기판 102 : 매몰 절연막100 silicon substrate 102 buried insulating film

104 : 실리콘층 106 : SOI 기판104 silicon layer 106 SOI substrate

108 : 소자분리막 110 : N형 불순물 영역108: device isolation layer 110: N-type impurity region

112 : 제1절연막 114 : N 영역112: first insulating film 114: N region

116 : P 영역 118 : 수직형 PN 다이오드116 P region 118 vertical PN diode

120 : 제2절연막 122 : 하부 전극120: second insulating film 122: lower electrode

124 : 상변화막 126 : 상부 전극124: phase change film 126: upper electrode

128 : 상변화 기억 셀128: phase change memory cell

Claims (10)

실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판; An SOI substrate having a structure in which a buried insulating film and a silicon layer are sequentially stacked on a silicon substrate; 상기 실리콘층 내에 상기 매몰 절연막과 접하도록 형성된 소자분리막; An isolation layer formed in the silicon layer to contact the buried insulation layer; 상기 실리콘층의 표면 내에 형성된 라인 타입 도전형 불순물 영역; 및 A line type conductive impurity region formed in the surface of the silicon layer; And 상기 도전형 불순물 영역 상에 형성된 PN 다이오드;A PN diode formed on the conductive impurity region; 를 포함하는 것을 특징으로 하는 상변화 기억 소자. Phase change memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 소자분리막은 상기 매몰 절연막과 동일한 깊이로 형성되거나, 또는, 상기 매몰 절연막보다 깊은 깊이로 형성된 것을 특징으로 하는 상변화 기억 소자.And the device isolation film is formed to the same depth as the buried insulating film or deeper than the buried insulating film. 제 1 항에 있어서,The method of claim 1, 상기 도전형 불순물 영역은 N형 불순물 영역을 포함하는 것을 특징으로 하는 상변화 기억 소자.And the conductive impurity region comprises an N-type impurity region. 제 1 항에 있어서,The method of claim 1, 상기 도전형 불순물 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성된 것을 특징으로 하는 상변화 기억 소자.And the conductive impurity region is formed to contact the buried insulating layer and a lower end thereof. 제 1 항에 있어서,The method of claim 1, 상기 PN 다이오드 상에 형성된 상변화 기억 셀;A phase change memory cell formed on the PN diode; 을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.Phase change memory device further comprises. 실리콘 기판 상에 매몰 절연막과 실리콘층이 차례로 적층된 구조를 갖는 SOI 기판을 마련하는 단계; Providing an SOI substrate having a structure in which a buried insulating film and a silicon layer are sequentially stacked on the silicon substrate; 상기 실리콘층 내에 상기 매몰 절연막과 접하도록 소자분리막을 형성하는 단계; Forming an isolation layer in the silicon layer to contact the buried insulation film; 상기 실리콘층의 표면 내에 라인 타입 도전형 불순물 영역을 형성하는 단계; 및 Forming a line type conductive impurity region in the surface of the silicon layer; And 상기 도전형 불순물 영역 상에 PN 다이오드를 형성하는 단계;Forming a PN diode on the conductive impurity region; 를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.Method of manufacturing a phase change memory device comprising a. 제 6 항에 있어서,The method of claim 6, 상기 소자분리막은 상기 매몰 절연막과 동일한 깊이로 형성하거나, 또는, 상기 매몰 절연막보다 깊은 깊이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the device isolation film is formed to the same depth as the buried insulating film or deeper than the buried insulating film. 제 6 항에 있어서,The method of claim 6, 상기 도전형 불순물 영역은 N형 불순물 영역을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And wherein the conductive impurity region comprises an N-type impurity region. 제 6 항에 있어서,The method of claim 6, 상기 도전형 불순물 영역은 상기 매몰 절연막과 그 하단부가 접하도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And the conductive impurity region is formed such that the buried insulating film and the lower end thereof contact each other. 제 6 항에 있어서,The method of claim 6, 상기 PN 다이오드를 형성하는 단계 후, After forming the PN diode, 상기 PN 다이오드 상에 상변화 기억 셀을 형성하는 단계;Forming a phase change memory cell on the PN diode; 를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of manufacturing a phase change memory device, characterized in that it further comprises.
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