KR101109061B1 - 멀티터치 패널의 저항 편차보상 방법 및 좌표 보정 방법 - Google Patents

멀티터치 패널의 저항 편차보상 방법 및 좌표 보정 방법 Download PDF

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Abstract

멀티터치 패널을 위한 저항 편차보상 방법 및 좌표 보정 방법을 제시한다.
개시된 저항 편차 보상 방법은 설계된 멀티터치 패널에 포함된 각 전도성 패턴의 면저항을 산출하는 단계 및 각 전도성 패턴의 면저항이 동일하도록 적어도 하나의 전도성 패턴의 너비를 보정하는 단계를 포함한다.
멀티터치, 저항, 좌표

Description

멀티터치 패널의 저항 편차보상 방법 및 좌표 보정 방법{Resistance Deviation Compensation Method and Coordinated Correction Method for Multi-Touch Panel}
본 발명은 멀티터치 패널에 관한 것으로, 보다 구체적으로는 멀티터치 패널의 저항 편차 보상 방법 및 좌표 보정 방법에 관한 것이다.
터치 패널은 단일 접촉점을 인식하는 방식으로부터 동시 발생하는 복수 개의 접촉점을 인식할 수 있는 방식으로 발전하여 왔다.
이를 위한 멀티터치 패널은 상부기판과 하부기판을 복수의 스트립라인으로 나누고, 상부기판의 스트립라인과 하부기판의 스트립라인이 상호 직교하도록 배치한다. 이에 따라, 스트립라인이 중첩되는 개별 그리드(Grid) 별로 동시에 발생한 복수의 접촉점을 인식할 수 있고, 개별 그리드 내에서는 단일 접촉점의 위치좌표를 추적함으로써 고해상도의 위치좌표 인식이 가능하다.
도 1은 일반적인 멀티터치 패널의 구조를 설명하기 위한 도면이다.
도시한 것과 같이, 멀티터치 패널(1)은 도트 스페이서(Dot Spacer)층(20)을 중심으로 형성된 상부기판(10) 및 하부기판(30)을 포함한다. 상부기판(10) 및 하부 기판(30)은 각각 투명필름(110, 310) 상에 형성된 복수의 스트립라인으로 구분된 셀 저항막(120, 320)을 구비하며, 상부기판(10)의 셀 저항막(120)과 하부기판(30)의 셀 저항막(320)은 상호 직교하도록 배열된다.
상부기판(10)과 하부기판(30)을 이루는 셀 저항막(120, 320)의 개별 중첩 영역은 각기 독립적인 그리드 셀(Grid cell)을 형성하며, 각각의 그리드 셀은 하나의 개별 영역을 형성하며 이 영역 내에서는 복수 개의 접촉점 인식이 불가능하다. 그리드 셀의 개수는 셀 저항막(120, 320)의 개수에 따라 결정되며, N개의 셀 저항막을 포함하는 상부기판(10)과 M개의 셀 저항막을 포함하는 하부기판(30)의 경우 N*M개의 그리드 셀이 형성된다.
한편, 상부기판(10) 및 하부기판(30)의 셀 저항막(120, 320) 양쪽 끝단에는 전도성 전극이 구비되며, 각각 좌단전극(132a), 우단전극(132b), 상단전극(332a) 및 하단전극(332b)로 구분할 수 있다. 그리고, 각각의 전극(132a, 132b, 332a, 332b)은 전도성 패턴(140, 340)을 통해 콘트롤러와 연결된다. 미설명부호 150, 350은 각각 콘트롤러 접속부를 나타낸다.
이러한 멀티터치 패널에서 입력 신호를 검출하기 위해서는 상부(또는 하부) 셀 저항막에 전압을 인가하고, 접촉점에 의해 생성된 상부 셀 저항막(120)과 하부 셀 저항막(320)의 접점에서의 전압을 반대편 저항막, 즉 하부(또는 상부) 셀 저항막에서 검출하여 X축 및 Y축 좌표를 추출한다.
그런데, 셀 저항막에 전압을 인가한 경우 셀 저항막뿐 아니라 전도성 패턴에 존재하는 저항 성분이 위치좌표 계산에 영향을 미치게 된다.
도 2 및 도 3은 멀티터치 패널에서 셀 저항막과 전도성 패턴의 저항 등가 회로도이다.
먼저, 도 2는 상부기판(10)의 셀 저항막(120)과 전도성 패턴(140)의 접속 상태(a) 및 그 등가 회로(b)를 나타낸다.
셀 저항막(120)에 존재하는 저항(RX) 외에, 셀 저항막(120) 양측의 전도성 패턴(140)에 저항 성분(RL, RR)이 존재하는 것을 알 수 있다.
도 3은 하부기판(30)의 셀 저항막(320)과 전도성 패턴(340)의 접속 상태(a) 및 그 등가 회로(b)를 나타낸다.
마찬가지로, 셀 저항막(320)의 저항(RY) 외에 전도성 패턴(140)에 의한 저항 성분(RT, RB)이 존재한다.
그런데, 각각의 전극(132a, 132b, 332a, 332b)에 접속된 전도성 패턴(140, 340)은 전극(132a, 132b, 332a, 332b)의 위치에 따라 다른 길이를 가지며, 따라서 전도성 패턴의 저항(RL, RR, RT, RB)이 상호 다른 값을 갖게 된다.
이로 인해, 각 셀 저항막(120, 320)에 대한 위치좌표 계산시 전도성 패턴(140, 340)의 저항 및 저항 차이에 기인한 왜곡이 발생하는 문제가 있다.
도 4a 내지 4c는 멀티터치 패널 자체의 저항과 저항 차이에 기인한 위치 좌표 왜곡 현상을 설명하기 위한 도면이다.
먼저, 도 4a는 접촉점(P1)에서 각각 Y축과 평행하게 직선을 그을 경우 위치 좌표 왜곡 현상을 나타낸다. 이상적인 경우 입력값과 동일한 위치좌표가 계산되어, 입력된 선과 동일한 선이 디스플레이 되어야 하지만(41), 셀 저항막에 연결된 전도성 패턴 자체의 저항과 저항값의 차이로 인해 위치좌표가 왜곡 인식되어 디스플레이된 것을 알 수 있다(42).
도 4b는 접촉점(P2)에서 각각 X축과 평행하게 선을 그은 경우를 나타낸다. 마찬가지로, 전도성 패턴의 저항값이 존재하지 않는 이상적인 경우에는 입력 신호와 동일한 형태의 선분이 디스플레이되나(43), 실제로는 전도성 패턴의 길이에 따라 저항이 형성되고, 또 형성된 저항값이 서로 다르므로, 위치좌표가 왜곡 인식되어 입력신호와 다른 선분이 디스플레이된 것을 알 수 있다(44).
도 4c는 접촉점(P3)에서 정사각형을 그린 경우를 나타낸다. 전도성 패턴(140, 340)의 저항이 존재하지 않는 경우에는 실제 입력신호에 따라 화면 최외각에 정사각형이 디스플레이되지만(45), 실제로는 전도성 패턴 자체의 저항과 패턴의 길이 차이로 인한 저항값 차이로 인해 왜곡된 형상의 사각형이 디스플레이된다(46).
이와 같이, 전도성 패턴 자체의 저항과 패턴의 길이 차이로 인한 저항값 차이는 위치좌표를 정확히 계산할 수 없는 장애물이 된다.
그리고, 입력신호에 대응하는 위치좌표가 왜곡 인식됨에 따라 사용자의 명령을 정확히 처리할 수 없어 멀티터치 패널의 신뢰성이 저하되는 문제가 있다.
만약 전도성 패턴 간의 저항을 동일하게 맞출 수 있다면 간단한 위치좌표 보정방법을 통해 도 4처럼 왜곡되어 디스플레이되는 문제를 해결할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 멀티터치 패널의 입력 신호를 정확히 인식할 수 있는 멀티터치 패널의 저항 편차 보상 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 또 다른 기술적 과제는 멀티터치 스크린에서 모든 셀 저항막에 대해 동일한 방식으로 위치를 보정할 수 있는 멀티터치 패널의 좌표 보정 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 멀티터치 패널의 저항 편차 보상 방법은 설계된 멀티터치 패널에 포함된 각 전도성 패턴의 면저항을 산출하는 단계; 및 상기 각 전도성 패턴의 면저항이 동일하도록 적어도 하나의 전도성 패턴의 너비를 보정하는 단계;를 포함한다.
또한, 본 발명의 다른 실시예에 의한 멀티터치 패널의 저항 편차 보상 방법은 설계된 멀티터치 패널에 포함된 각 전도성 패턴 간의 면저항 비율을 산출하는 단계; 및 상기 각 전도성 패턴의 면저항 비율에 기초하여 상기 설계된 멀티터치 패널에 포함된 각 셀 저항막의 저항비를 조정하는 단계;를 포함한다.
한편, 본 발명의 일 실시예에 의한 멀티터치 패널의 좌표 보정 방법은 상부기판 및 하부기판을 구비하며, 상기 상부기판 및 하부기판 각각이 복수의 셀 저항막, 상기 각각의 셀 저항막의 양단에 형성된 전극, 상기 각각의 전극으로부터 콘트 롤러로 연장되는 전도성 패턴을 포함하는 멀티터치 패널을 위한 오차 보정 방법으로서, 설계된 멀티터치 패널의 저항 편차를 보상하는 단계; 상기 상부기판 및 하부기판 각각에 형성된 셀 저항막의 전극으로부터 연장되는 전도성 패턴의 양단 전압, 상기 셀 저항막의 양단 전압, 상기 셀 저항막의 임의의 위치에서의 전압 및 상기 임의의 위치에서의 보정 전압 관계를 각각 도출하는 단계; 상기 전압 관계를 위치 좌표로 환산하는 단계; 및 상기 환산된 위치 좌표로부터 상기 셀 저항막의 임의의 위치에 대한 보정 좌표를 산출하는 단계;를 포함한다.
본 발명에 의하면 멀티터치 패널을 구성하는 각 전도성 패턴이 동일한 저항값을 갖도록 할 수 있다. 아울러, 전도성 패턴의 저항비에 따라 셀 저항막의 저항비를 제어할 수 있다. 따라서, 멀티터치 패널의 임의의 위치마다 셀 저항막에 동일한 전압이 인가될 수 있어, 접촉점에 대한 위치 좌표를 정확하게 산출할 수 있다.
아울러, 각 기판에 형성된 모든 셀 저항막에 대한 위치보정을 동일한 방식을 적용하여 수행할 수 있어, 위치 좌표 산출에 소요되는 시간을 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 5는 본 발명의 일 실시예에 의한 멀티터치 패널의 저항 편차 보상 방법을 설명하기 위한 흐름도이다.
멀티터치 패널에서 각 전도성 패턴의 저항 차이는 전도성 패턴의 길이 차이에 기인한다. 따라서, 본 발명에서는 각 전도성 패턴의 면저항을 산출하고, 면저항이 동일해지도록 전도성 패턴의 너비를 조정하여, 각 전도성 패턴이 동일한 저항을 갖도록 한다.
이를 위해, 제작하고자 하는 멀티터치 패널이 설계되면(S101), 각 전도성 패턴의 면저항을 산출한다(S103).
면저항은 패턴의 너비에 대한 길이의 비로 나타낼 수 있으며, 도 6 및 도 7을 참조하여 설명하면 다음과 같다.
도 6 및 도 7은 전도성 패턴의 면저항을 설명하기 위한 도면이다.
먼저, 도 6(a)는 두 개의 셀 저항막(122, 124) 및 셀 저항막(122, 124)의 각 전극에 연결된 전도성 패턴을 나타내고, 도 6(b)는 전도성 패턴(142, 144)의 확대 도면이다.
도 6(b)에 도시한 전도성 패턴(142, 144)은 도 7에 도시한 것과 같이, 4개의 직선구간과, 3개의 90°커브구간으로 이루어진다. 직선구간의 단위 면적당 저항 값은 β, 커브구간의 단위 면적당 저항 값은 0.5β라 가정하면, 도 7(a)의 전도성 패턴(142)의 면저항(Ra) 및 도 7(b)의 전도성 패턴(144)의 면저항(Rb)은 다음과 같이 계산된다.
[수학식 1]
Ra = (2t/t)β+0.5β+(2t/t)β+0.5β+(7t/t)β+0.5β+(5t/t)β
=17.5β
[수학식 2]
Rb =(3.5t/t)β+0.5β+(5t/t)β+0.5β+(7t/t)β+0.5β+(3.5t/t)β
=20.5β
이와 같이, 두 전도성 패턴(142, 144)의 면저항이 상이하므로, 면저항을 동일하게 보정하여야 한다.
면저항을 보정하기 위해서는 전도성 패턴(142, 144)의 길이를 변경하거나 너비를 변경할 수 있는데, 길이를 변경하는 것은 패널의 구조상 어려우므로, 전도성 패턴(142, 144)의 너비를 보정한다(S105).
이를 위해, 예를 들어 전도성 패턴(144)의 보정 너비를 v라 하고 v=xt로 가정하면, t=v/x가 되며, [수학식 2]는 [수학식 3]으로 다시 쓸 수 있다.
[수학식 3]
Rb=[(3.5v/x)/v]β+0.5β+[(5v/x)/v]β
+0.5β+[(7v/x)/v]β+0.5β+[(3.5v/x)/v]β
[수학식 3]의 면저항(Rb)가 전도성 패턴(142)의 면저항(Ra)와 같아야 하므로, Rb=Ra=17.5β, x = 19/16, v = 19t/16를 얻을 수 있다.
따라서, 전도성 패턴(144)의 너비를 t에서 v=19t/16로 증가시켜 저항 차이에 의한 위치 좌표 왜곡 현상을 해결할 수 있다.
도 8은 전도성 패턴에 대한 저항 편차보상의 일 예를 설명하기 위한 도면이 다.
도시한 것과 같이, 보정 너비(v)를 갖도록 전도성 패턴(144-1)을 구성함으로써, 두 전도성 패턴(142, 144-1)의 저항값을 동일하게 제어할 수 있다.
이상에서는 전도성 패턴(144)의 너비를 증가시키는 예에 대해 설명하였지만, 전도성 패턴(142)의 너비를 감소시켜 두 전도성 패턴(142, 144)의 저항값이 동일해 지도록 할 수 있음은 물론이다.
즉, 전도성 패턴(142)의 보정 너비를 w라 하고 w=xt로 가정하면, t=w/x가 되며, [수학식 1]는 [수학식 4]와 같이 표현된다.
[수학식 4]
Ra=[(2w/x)/w]β+0.5β+[(2w/x)/w]β
+0.5β+[(7w/x)/w]β+0.5β+[(5w/x)/w]β
[수학식 4]의 면저항(Ra)는 [수학식 2]의 면저항(Rb)와 동일해야 하므로, Ra=Rb=20.5β, x = 16/19. w = 16t/19가 된다.
본 발명의 다른 실시예에서, 전도성 패턴의 일부분의 너비를 변화시켜 저항값을 조절하는 것도 가능하다. 즉, 전도성 패턴이 밀집되어 있지 않은 여유 공간에 위치한 전도성 패턴의 일부 너비를 증가시키는 것이다.
도 9는 전도성 패턴에 대한 저항 편차 보상의 다른 예를 설명하기 위한 도면이다.
전도성 패턴(144)의 특정 부분의 보정 너비를 v=xt로 가정한다.
그러면, 전도성 패턴(144)의 면저항은 다음과 같이 계산된다.
[수학식 5]
Rb=(3.5t/t)β+0.5β+(5t/t)β+0.5(v/t)β
+(7t/v)β+0.5(v/t)β+[(4.5t-v)/t]β
= Ra =17.5β
이로부터, x = 7/4, v = 7t/4 =1.75t를 얻을 수 있으며, 특정 부분의 너비를 증가시킨 전도성 패턴(144-2)을 구성할 수 있다.
이와 마찬가지 방식으로, 면저항이 작은 전도성 패턴의 특정 부분의 너비를 감소시켜, 모든 전도성 패턴이 동일한 면저항을 갖게 하는 것도 가능하다.
이와 같이, 전도성 패턴의 너비를 조정하고 난 후에는 단계 S101에서 설계한 멀티터치 패널을 구성하는 전도성 패턴의 설계 오차를 보정한다(S107). 이에 따라, 모든 전도성 패턴이 동일한 저항값을 갖도록 할 수 있다.
멀티터치 패널을 구성하는 특정 셀 저항막과, 이 셀 저항막에 연결된 전도성 패턴에 존재하는 저항들의 비는, 타 셀 저항막과 이에 연결된 전도성 패턴에 존재하는 저항들의 비와는 서로 다르다.
특히, 셀 저항막은 모두 동일한 저항값을 갖지만, 전도성 패턴의 저항값은 상호 다른 값을 갖는다. 따라서, 전도성 패턴의 저항비에 따라 셀 저항막의 저항비를 변경하면, 전도성 패턴 양단에 전압을 인가할 경우 셀 저항막에 동일한 전압이 인가되어 전도성 패턴의 저항편차를 보정한 것과 동일한 효과를 얻을 수 있다.
도 10은 본 발명의 다른 실시예에 의한 멀티터치 패널의 저항 편차 보상 방법을 설명하기 위한 흐름도이다.
먼저, 제작하고자 하는 멀티터치 패널이 설계되면(S201), 각 전도성 패턴의 저항비를 산출한다(S203).
도 11은 전도성 패턴의 저항비와 셀 저항막의 저항비 관계를 설명하기 위한 도면이다.
도 11(a)는 각 셀 저항막(122, 124)과 전도성 패턴(142, 144)의 연결 상태를 나타내고, 도 11(b)는 저항 성분에 대한 등가회로를 나타낸다.
셀 저항막(122, 124)의 저항(RX1, RX2)은 동일한 값을 가지나, 전도성 패턴(142)의 저항(RL1, RR1)과 전도성 패턴(144)의 저항(RL2, RR2)은 상이한 저항값을 가지며, 전도성 패턴(144)의 저항값에 대한 전도성 패턴(142)의 저항값의 비율은 a/b(a<b라 가정)로 나타낼 수 있다.
따라서, 셀 저항막(124)에 대한 셀 저항막(122)의 저항비를 a/b로 보정한다면 노드 A1-B1, A2-B2에 동일한 전압을 인가할 경우 셀 저항막에 인가되는 전압이 동일해 질 수 있다.
즉, 전도성 패턴(142, 144)의 저항비에 기초하여, 셀 저항막(122, 124)의 저항비를 변경하기 위하여 셀 저항막의 너비를 조정하는 것이다(S205).
도 12은 셀 저항막에 대한 저항 편차 보상의 일 예를 설명하기 위한 도면이다.
최초 설계한 셀 저항막(122, 124)은 동일한 너비(t)와 길이(L)를 가지며, 셀 저항막의 단위 면적당 저항 값이 γ일 때, 각 셀 저항막(122, 124)의 면저항은 RX1=RX2=(L/t)γ로 동일하다.
이 경우, 예를 들어 셀 저항막(124)의 너비를 조정하여 셀 저항막(124)의 면저항에 대한 셀 저항막(122)의 면저항 비율이 a/b가 되도록 조절할 수 있다.
즉, RX1/RX2= a/b가 되어야 하므로, RX2=(b/a)RX1 =(L/(at/b))γ 가 된다.
따라서, 도 12에 도시한 것과 같이 셀 저항막(124)의 최초 너비(t)를 a/b배 만큼 감소시켜 셀 저항막(124-1)의 면저항에 대한 셀 저항막(122)의 면저항 비율을 a/b로 맞출 수 있다.
마찬가지 방법으로, 셀 저항막(122)의 너비를 조정하여 셀 저항막(122, 124)의 면저항 비율을 a/b로 제어하는 것도 가능하다. 즉, 셀 저항막(122)의 너비를 b/a로 증가시켜 면저항 비율이 a/b가 되도록 하는 것이다.
도 13은 셀 저항막에 대한 저항 편차 보상의 다른 예를 설명하기 위한 도면이다.
도 13은 두 셀 저항막(122, 124)의 너비를 모두 조절하여, 전도성 패턴(142, 144)의 저항비와 셀 저항막(122, 124)의 저항비가 동일하도록 제어하는 경우를 나타낸다.
즉, RX1/RX2= a/b가 되도록 하기 위해, 셀 저항막(124-2)의 너비를 at로, 셀 저항막(122-2)의 너비를 bt로 변경하는 것이다.
이와 같이, 셀 저항막의 너비를 조정하고 난 후에는 단계 S201에서 설계한 멀티터치 패널을 구성하는 셀 저항막의 설계 오차를 보정한다(S207). 이에 따라, 셀 저항막과 이에 연결된 전도성 패턴에 존재하는 저항의 비가 모두 동일하게 된다.
이와 같이, 본 발명에서는 길이가 상이한 전도성 패턴의 너비를 조정하거나, 또는 전도성 패턴의 저항비에 기초하여 셀 저항막의 너비를 조정함으로써 전도성 패턴의 양단에 전압을 인가할 경우 각각의 셀 저항막에 동일한 전압이 인가된다.
이와 같이 저항값을 변경하면, 전도성 패턴의 저항 차이에 의해 셀 저항막 별로 나타나던 위치좌표 왜곡이 상부기판의 셀 저항막 및 하부기판의 셀 저항막에 균일하게 나타난다. 예를 들어, 도4c의 46과 도14(c)의 B를 참조하면, 도 4c의 경우 셀 저항막별로 인가되는 전압이 상이하여 왜곡 정도 또한 상이한 것을 알 수 있다. 이와 달리, 도 14c의 B는 위치좌표가 왜곡되기는 하였으나 셀 저항막별로 왜곡 정도가 동일한 것을 확인할 수 있다. 따라서, 상부기판의 모든 셀 저항막, 또는 하부기판의 모든 셀 저항막에 대하여 동일한 좌표 보정을 수행할 수 있게 된다.
도 14는 저항 편차 보상 후 전도성 패턴 자체의 저항에 의한 위치 좌표 왜곡 현상을 설명하기 위한 도면이다.
먼저, 도 14(a)는 상부기판의 셀 저항막(122, 124)과 하부기판의 셀 저항막(322, 324) 및 각각의 셀 저항막(122, 124, 322, 324)에 연결된 전도성 패턴(142, 144, 342, 344)을 나타낸다.
도 14(b)는 이에 대한 등가 회로도로서, 전도성 패턴 또는 셀 저항막의 너비 조정에 의해, 셀 저항막 양단의 전압은 Vax1=Vax2= …, Vbx1=Vbx2= …, Vay1=Vay2 = …, Vby1= Vby2 = …가 된다.
한편, 도 14(c)는 멀티터치 패널을 터치할 경우 디스플레이 결과를 나타내는 것으로, dx, dy는 X축, Y축 셀 저항막의 최대 크기를 나타낸다.
멀티터치 패널의 최외곽에 정사각형을 그린 경우, 이상적으로는 A와 같은 형태의 정사각형이 인식되어야 하지만, 전도성 패턴의 자체 저항은 남이 있으므로 위치좌표의 왜곡이 도 14(c)의 B와 같은 형태로 남게된다. 다만, 이 경우 전도성 패턴의 저항 편차를 보상하였기 때문에 셀 저항막 별로 나타나던 왜곡현상(도 4c의 46 참조)은 사라진 것을 알 수 있다.
또한, 이러한 오차는 상부기판의 모든 셀 저항막에서, 그리고 하부기판의 모든 셀 저항막에서 각각 균일하게 발생하므로, 본 발명에서는 다음과 같은 좌표 보정 방법을 제시한다.
도 15는 본 발명의 일 실시예에 의한 좌표 보정 방법을 설명하기 위한 흐름도이다.
멀티터치 패널에서는 셀 저항막의 전압값을 이용하여 좌표를 산출한다. 따라서, 좌표 보정을 위해 셀 저항막에 인가된 전압과 임의의 지점에서 측정한 전압, 그리고 오차를 보정한 전압의 관계를 도출한다(S301).
예를 들어, 도 14(b)의 상부 셀 저항막(120)의 전압 관계는 다음과 같다.
[수학식 6]
(VDD-GND) : (Vax-Vbx) = (Vcx-GND) : (Vx-Vbx)이다.
여기에서, Vx는 상부 셀 저항막의 임의 지점의 전압, Vcx는 Vx를 보정한 전압, GND=0[V]이다.
따라서, 보정 전압(Vcx)은 다음과 같다.
[수학식 7]
Vcx = (Vx-Vbx)VDD/(Vax-Vbx)가 된다.
또한, 도 14(b)의 하부 셀 저항막(320)의 전압 관계는 다음과 같다.
[수학식 8]
(VDD-GND) : (Vay-Vby) = (Vcy-GND) : (Vy-Vby)이다.
여기에서, Vy는 하부 셀 저항막의 임의 지점의 전압, Vcy는 Vy를 보정한 전압, GND=0[V]이다.
이로부터, 다음을 얻을 수 있다.
[수학식 9]
Vcy = (Vy-Vby)VDD/(Vay-Vby)를 얻을 수 있다.
전압 관계가 산출되면, 전압 관계식을 위치 좌표로 환산한다(S305).
[수학식 10]
(VDD-GND) : dx= (Vcx-GND) : x
여기에서, dx는 상부 셀 저항막의 최대 거리, x는 Vx를 보정한 전압(Vcx)의 위치좌표를 나타내며, x = (Vcx/VDD)dx가 된다.
여기에 [수학식 7]을 대입하면 다음과 같다.
[수학식 11]
x = [(Vx-Vbx) /(Vax-Vbx)]dx
마찬가지로, 하부 셀 저항막에서 위치좌표를 환산하면 다음과 같다.
[수학식 12]
(VDD-GND) : dy= (Vcy-GND) : y
여기에서,dy는 하부 셀 저항막의 최대 거리, y는 Vy를 보정한 전압(Vcy)의 위치좌표를 나타내며, y= (Vcy/VDD)dy가 된다.
여기에 [수학식 9]를 이용하여 다시 쓰면 다음과 같다.
[수학식 13]
y = [(Vy-Vby) /(Vay-Vby)]dy
따라서, 상부 셀 저항막 및 하부 셀 저항막의 임의의 지점에서의 전압을 (Vx , Vy)라 할 때, 위치보정을 수행한 좌표는 ([(Vx-Vbx) /(Vax-Vbx)]dx , [(Vy-Vby) /(Vay-Vby)]dy )가 되므로, 이러한 관계를 이용하여 각 좌표에 대한 위치 보정을 수행한다(S307).
이와 같이, 셀 저항막 각각에 대해서가 아닌 X축 및 Y축에 대한 일괄적인 좌표 보정을 수행할 수 있으므로, 오차 보정에 필요한 시간을 대폭 단축시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 멀티터치 패널의 구조를 설명하기 위한 도면,
도 2 및 도 3은 멀티터치 패널에서 셀 저항막과 전도성 패턴의 저항 등가 회로도,
도 4a 내지 4c는 멀티터치 패널 자체의 저항과 저항 차이에 기인한 위치 좌표 왜곡 현상을 설명하기 위한 도면,
도 5는 본 발명의 일 실시예에 의한 멀티터치 패널의 저항 편차 보상 방법을 설명하기 위한 흐름도,
도 6 및 도 7은 전도성 패턴의 면저항을 설명하기 위한 도면,
도 8은 전도성 패턴에 대한 저항 편차보상의 일 예를 설명하기 위한 도면,
도 9는 전도성 패턴에 대한 저항 편차보상의 다른 예를 설명하기 위한 도면,
도 10은 본 발명의 다른 실시예에 의한 멀티터치 패널의 저항 편차 보상 방법을 설명하기 위한 흐름도,
도 11은 전도성 패턴의 저항비와 셀 저항막의 저항비 관계를 설명하기 위한 도면,
도 12은 셀 저항막에 대한 저항 편차 보상의 일 예를 설명하기 위한 도면,
도 13은 셀 저항막에 대한 저항 편차보상의 다른 예를 설명하기 위한 도면,
도 14는 저항 편차 보상 후 전도성 패턴자체의 저항에 의한 위치 좌표 왜곡 현상을 설명하기 위한 도면,
도 15는 본 발명의 일 실시예에 의한 좌표 보정 방법을 설명하기 위한 흐름 도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 상부기판 20 : 도트 스페이서
30 : 하부기판 110 : 상부 투명필름
120 : 상부 셀 저항막 132a, 132b : 좌단/우단 전극
140 : 상부 전도성 패턴 150 : 콘트롤러 연결부
310 : 하부 투명필름 320 : 하부 셀 저항막
332a, 332b : 상단/하단 전극 340 : 하부 전도성 패턴
350 : 콘트롤러 연결부

Claims (15)

  1. 복수의 스트립라인으로 구분되는 제 1 셀 저항막을 구비하는 상부기판, 복수의 스트립라인으로 구분되며 상기 제 1 셀 저항막과 상호 직교하는 제 2 셀 저항막을 구비하는 하부기판, 상기 제 1 셀 저항막 및 상기 제 2 셀 저항막의 양단에 각각 형성되는 복수의 전도성 전극, 상기 복수의 전도성 전극 각각을 콘트롤러 접속부에 연결하는 복수의 전도성 패턴을 포함하는 멀티터치 패널을 위한 저항 편차 보상 방법으로서,
    설계된 멀티터치 패널에 포함된 상기 복수의 전도성 패턴 각각의 면저항을 산출하는 단계; 및
    상기 복수의 전도성 패턴 각각의 면저항이 동일하도록 적어도 하나의 전도성 패턴의 너비를 보정하는 단계;
    를 포함하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  2. 제 1 항에 있어서,
    상기 전도성 패턴의 너비를 보정하는 단계는, 면저항이 큰 전도성 패턴의 적어도 일부분의 너비를 증가시키는 단계인 것을 특징으로 하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  3. 제 1 항에 있어서,
    상기 전도성 패턴의 너비를 보정하는 단계는, 면저항이 큰 전도성 패턴의 전체 너비를 증가시키는 단계인 것을 특징으로 하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  4. 제 1 항에 있어서,
    상기 전도성 패턴의 너비를 보정하는 단계는, 면저항이 작은 전도성 패턴의 적어도 일부분의 너비를 감소시키는 단계인 것을 특징으로 하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  5. 제 1 항에 있어서,
    상기 전도성 패턴의 너비를 보정하는 단계는, 면저항이 작은 전도성 패턴의 전체 너비를 감소시키는 단계인 것을 특징으로 하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  6. 복수의 스트립라인으로 구분되는 제 1 셀 저항막을 구비하는 상부기판, 복수의 스트립라인으로 구분되며 상기 제 1 셀 저항막과 상호 직교하는 제 2 셀 저항막을 구비하는 하부기판, 상기 제 1 셀 저항막 및 상기 제 2 셀 저항막의 양단에 각각 형성되는 복수의 전도성 전극, 상기 복수의 전도성 전극 각각을 콘트롤러 접속부에 연결하는 복수의 전도성 패턴을 포함하는 멀티터치 패널을 위한 저항 편차 보상 방법으로서,
    설계된 멀티터치 패널에 포함된 상기 복수의 전도성 패턴 간의 면저항 비율을 산출하는 단계; 및
    상기 복수의 전도성 패턴 간의 면저항 비율에 기초하여 상기 설계된 멀티터치 패널에 포함된 각 셀 저항막의 저항비를 조정하는 단계;
    를 포함하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  7. 제 6 항에 있어서,
    상기 셀 저항막의 저항비를 조정하는 단계는, 특정 셀 저항막에 접속된 전도성 패턴의 면저항과, 임의의 셀 저항막에 접속된 전도성 패턴의 면저항의 비율에 따라, 상기 특정 셀 저항막 또는 상기 임의의 셀 저항막의 너비를 보정하는 단계인 것을 특징으로 하는 멀티터치 패널을 위한 저항 편차 보상 방법.
  8. 제 7 항에 있어서,
    상기 셀 저항막의 너비를 보정하는 단계는, 상기 특정 셀 저항막의 면저항에 대한 상기 임의의 셀 저항막의 면저항 비율과, 상기 특정 셀 저항막에 접속된 전도성 패턴의 면저항에 대한 상기 임의의 셀 저항막에 접속된 전도성 패턴의 면저항 비율이 동일하게 되도록 보정하는 단계인 것을 특징으로 하는 멀티터치 패널을 위한 저항 편차 보상 방법.
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