KR101108292B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 기판의 제조방법은 제1 마스크 공정으로 기판 상에 액티브층을 형성하는 제1 단계와; 상기 액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 제2 단계와; 제2 마스크 공정으로 상기 게이트 절연막 상에 게이트 전극을 형성하는 제3 단계와; 상기 게이트 전극이 형성된 기판 상에 층간 절연막을 형성하는 제4 단계와; 제3 마스크 공정으로 형성된 포토레지스트 패턴을 이용하여 상기 층간 절연막 상에 화소전극을 형성함과 아울러 상기 포토레지스트 패턴의 에싱공정 후 상기 액티브층을 노출시키는 콘택홀을 형성하는 제5 단계와; 상기 액티브층과 접속되는 소스 전극 및 드레인 전극을 형성하는 제6 단계를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판의 제조 방법{Method for Fabricating Thin Film Transistor Substrate}
도 1은 종래 액정 표시 패널을 나타내는 사시도이다.
도 2는 본 발명에 따른 반투과형 박막 트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"을 따라 절단하여 도시한 단면도이다.
도 4a 및 도 4b는 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제2 마스크 공정을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제3 마스크 공정을 나타내는 평면도 및 단면도이다.
도 7a 내지 도 7h는 도 6a 및 도 6b에 도시된 제3 마스크 공정의 제1 실시 예를 구체적으로 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b는 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제4 마 스크 공정을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제5 마스크 공정을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 본 발명에 따른 반투과형 박막 트랜지스터 기판의 제6 마스크 공정을 나타내는 평면도 및 단면도이다.
도 11a 내지 도 11g는 도 6a 및 도 6b에 도시된 제3 마스크 공정의 제2 실시 예를 구체적으로 설명하기 위한 평면도 및 단면도이다.
도 12a 내지 도 12f는 도 6a 및 도 6b에 도시된 제3 마스크 공정의 제3 실시 예를 구체적으로 설명하기 위한 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 102 : 게이트 라인
104 : 데이터라인 106 : 게이트 전극
108 : 소스전극 110 : 드레인전극
112 : 게이트 절연막 114 : 액티브층
116 : 버퍼층 118 : 유기막
120 : 스토리지캐패시터 122 : 화소전극
126 : 층간절연막 130 : 반사전극
134 : 스토리지라인 136 : 투과홀
140 : 박막트랜지스터 160 : 게이트 패드
162 : 게이트 패드 하부 전극 164 : 게이트 콘택홀
166 : 게이트 패드 상부 전극 168 : 게이트 패드 중간 전극
170 : 데이터 패드 172 : 데이터 패드 하부 전극
174 : 데이터 콘택홀 176 : 데이터 패드 상부 전극
178 : 데이터 패드 중간 전극
본 발명은 액정 표시 장치의 박막 트랜지스터 기판의 제조방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정(76)을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.
칼라 필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(68)와, 칼러 구현을 위한 칼러 필터(62), 화소 전극(72)과 수직전계를 이루는 공통전극(64)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(82) 및 데이터라인(74)과, 그들(82,74)의 교차부에 형성된 박막트랜지스터(58)와, 박막트랜지스터(58)와 접속된 화소 전극(72)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막트랜지스터 어레이가 하부기판(21) 상에 형성된다. 또한, 박막트랜지스터 기판은 게이트 라인(82)으로부터 신장된 게이트 패드(78)와, 데이터 라인(74)으로부터 신장된 데이터패드(66)를 더 구비한다.
이러한 액정 표시 장치는 백라이트 유닛(Back light unit)으로부터 입사된 광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형으로 대별된다. 투과형은 백라이트 유닛의 전력 소모가 크고, 반사형은 외부광에 의존함에 따라 어두운 환경에서는 화상을 표시할 수 없는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 백라이트 유닛을 이용하는 투과 모드와 외부광을 이용하는 반사 모드가 선택 가능한 반투과형 액정 표시 장치가 대두되고 있다. 반투과형 액정 표시 장치는 외부광이 충분하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작하게 되므로 투과형 보다 소비 전력을 줄일 수 있으면서 반사형과 달리 외부광 제약을 받지 않게 된다.
그러나, 반투과형 액정 표시 장치에서 박막 트랜지스터 기판(70)은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡 하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판(70)은 마스크 공정 수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 기판(70)의 제조공정을 단순화하여 제조단가를 줄일 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 제1 마스크 공정으로 기판 상에 액티브층을 형성하는 제1 단계와; 상기 액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 제2 단계와; 제2 마스크 공정으로 상기 게이트 절연막 상에 게이트 전극을 형성하는 제3 단계와; 상기 게이트 전극이 형성된 기판 상에 층간 절연막을 형성하는 제4 단계와; 제3 마스크 공정으로 형성된 포토레지스트 패턴을 이용하여 상기 층간 절연막 상에 화소전극을 형성함과 아울러 상기 포토레지스트 패턴의 에싱공정 후 상기 액티브층을 노출시키는 콘택홀을 형성하는 제5 단계와; 상기 액티브층과 접속되는 소스 전극 및 드레인 전 극을 형성하는 제6 단계를 포함하는 것을 특징으로 한다.
상기 제5 단계는 상기 층간 절연막 상에 투명 도전막을 형성하는 단계와; 상기 투명 도전막 상에 상기 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계와; 상기 포토레지스트 패턴을 에싱하는 단계와; 상기 에싱된 포토레지스트 패턴을 마스크로 상기 투명 도전막을 식각하여 상기 화소전극을 형성함과 아울러 상기 게이트 절연막의 일부를 제거하여 상기 콘택홀이 상기 액티브층을 노출시키는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 기판의 제조방법은 상기 포토레지스트 패턴을 형성한 후 상기 잔존하는 포토레지스트 잔막을 제거하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계는 상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 약 10~90%와, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 투명 도전막은 HF, HNOx 및 HPOx 중 적어도 어느 하나를 포함하는 식각액에 의해 패터닝되는 것을 특징으로 한다.
상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계는 상기 투명 도전막을 습식식각하는 단계와; 상기 층간 절연막 및 상기 게이트 절연막의 일부를 건식식각하는 단계를 포 함하는 것을 특징으로 한다.
상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계는 상기 투명 도전막을 습식식각하는 단계와;
상기 층간 절연막을 건식식각하는 단계와; 상기 게이트 절연막의 일부를 습식식각하는 단계를 포함하는 것을 특징으로 한다.
상기 소스 및 드레인 전극이 형성된 기판 상에 엠보싱 형태의 유기막을 형성하는 단계와; 상기 유기막 상에 반사전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 2는 본 발명의 제1 실시 예에 따른 반투과형 박막트랜지스터 기판을 나타내는 단면도이다.
도 2에 도시된 반투과형 박막 트랜지스터 기판은 하부 기판(101) 위에 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터(140), 각 화소의 반사 영역에 형성된 반사 전극(130), 각 화소 영역에 형성되고 박막 트랜지스터(140)와 접속된 화소 전극(122)을 구비한다. 여기서, 박막 트랜지스터(140)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
박막 트랜지스터(140)는 게이트 라인의 스캔 신호에 응답하여 데이터 라인 상의 비디오 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이러한 박막 트랜 지스터(140)는 게이트 라인과 접속된 게이트 전극(106), 데이터 라인과 접속된 소스 전극(108), 화소 전극(122)과 직접 접속된 드레인 전극(110), 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 제1 액티브층(114)를 구비한다.
제1 액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 형성된다. 게이트 라인과 접속된 게이트 전극(106)은 제1 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108)과 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 제1 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.
반사 전극(130)은 각 화소의 반사 영역에 형성되어 외부광을 반사시킨다. 이러한 반사 전극(130)은 그 아래의 유기막(118)의 형상을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.
화소 전극(122)은 각 화소 영역에 투명 도전층으로 형성되고 드레인 전극(110)과 직접 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터를 통해 공급된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 반사 영역과 투과 영역 각각의 액정층을 경유하는 광의 투과율을 조절하므로 상기 비디오 신호에 따라 휘도가 달라지게 된다.
투과홀(136)은 투과 영역에서 화소 전극(122) 위의 유기막(118)을 관통하여 형성된다. 이에 따라, 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일해지게 되므로 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.
그리고, 반투과형 박막 트랜지스터 기판은 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 하는 스토리지 캐패시터(120)를 구비한다. 이를 위하여, 스토리지 캐패시터(120)는 화소 전극(122)을 가로지르는 스토리지 라인(134)과, 박막트랜지스터(140)의 제1 액티브층(114)으로부터 연장되어 스토리지 전극 역할을 하는 제2 액티브층(132)이 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 제2 액티브층(132)은 드레인 전극(110)을 통해 화소전극(122)과 접속된다. 또한, 스토리지 캐패시터(120)는 스토리지 라인(134)과 화소전극(122)이 층간 절연막(126)을 사이에 두고 중첩되어 더 형성된다.
이러한 액정 표시 패널은 게이트 라인(102)과 접속된 게이트 패드(160) 및 데이터 라인(104)과 접속된 데이터 패드(170)를 더 구비한다.
게이트라인(102)은 게이트 패드(160)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 이러한 게이트 패드(160)는 게이트라인(102)과 접속된 게이트 패드 하부 전극(162)과, 게이트 드라이버(도시하지 않음)와 접속된 게이트 패드 상부 전극(166)과, 게이트 패드 하부 전극(162)과 그 게이트 패드 상부 전극(166)을 연 결시키기 위한 게이트 패드 중간 전극(168)을 구비한다.
게이트 패드 하부 전극(162)은 게이트라인(102)과 동일 금속으로 동일 평면 상에 형성된다. 게이트 패드 중간 전극(168)은 층간 절연막(126)을 관통하는 제1 게이트 콘택홀(164a)을 통해 노출된 게이트 패드 하부 전극(162)과 접속된다. 이 게이트 패드 중간 전극(168)은 데이터라인(104)과 동일 금속으로 동일 평면 상에 형성되며 유기막(118)에 의해 보호되므로 전식 및 부식 등의 불량 발생이 방지된다. 게이트 패드 상부 전극(166)은 내식성이 강한 투명 도전성 물질로 형성된다. 이 경우, 상대적으로 높은 저항값을 가지는 투명 도전성 물질로 형성되는 게이트 패드 상부 전극(166)은 전도도가 높은 게이트 패드 중간 전극(168)과 접속되어 저항값이 낮아진다. 이러한 게이트 패드 상부 전극(166)은 유기막(118)을 관통하는 제2 게이트 콘택홀(164b)을 통해 외부로 노출된다. 외부로 노출된 게이트 패드 상부 전극(166)은 게이트 드라이버(도시하지 않음)와 접속된다.
데이터라인(104)은 데이터 패드(170)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 이러한 데이터 패드(170)는 데이터라인(104)과 접속된 데이터 패드 하부 전극(172)과, 데이터 드라이버(도시하지 않음)와 접속된 데이터 패드 상부 전극(176)과, 데이터 패드 하부 전극(172)과 그 데이터 패드 상부 전극(176)을 연결시키기 위한 데이터 패드 중간 전극(178)을 구비한다.
데이터 패드 하부 전극(172)은 게이트라인(102)과 동일 금속으로 동일 평면 상에 형성된다. 이러한 데이터 패드 하부 전극(172)은 층간 절연막(126)을 관통하는 링크콘택홀(180)을 통해 데이터라인(104)과 접속된다. 데이터 패드 중간 전극 (178)은 층간 절연막(126)을 관통하는 제1 데이터 콘택홀(174a)을 통해 노출된 데이터 패드 하부 전극(172)과 접속된다. 이 데이터 패드 중간 전극(178)은 데이터라인(104)과 동일 금속으로 동일 평면 상에 형성되며 유기막(118)에 의해 보호되므로 전식 및 부식 등의 불량 발생이 방지된다. 데이터 패드 상부 전극(176)은 내식성이 강한 투명 도전성 물질로 형성된다. 이 경우, 상대적으로 높은 저항값을 가지는 투명 도전성 물질로 형성되는 데이터 패드 상부 전극(176)은 전도도가 높은 데이터 패드 중간 전극(178)과 접속되어 저항값이 낮아진다. 이러한 데이터 패드 상부 전극(176)은 유기막(118)을 관통하는 제2 데이터 콘택홀(174b)을 통해 외부로 노출된다. 외부로 노출된 데이터 패드 상부 전극(176)은 데이터 드라이버(도시하지 않음)와 접속된다.
도 4a 및 도 4b는 본 발명에 따른 박막트랜지스터 기판의 제1 마스크 공정을 나타내는 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 제1 마스크 공정으로 제1 및 제2 액티브층(114, 132)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
제1 및 제2 액티브층(114, 132)은 버퍼막(116)이 상에 아몰퍼스-실리콘을 증착한 후 레이저로 결정화하여 폴리-실리콘이 되게 한 다음, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 기판의 제2 마스크 공정을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 및 제2 액티브층(114, 132)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 제2 마스크 공정으로 게이트 전극(106), 게이트 라인(102), 스토리지 라인(152), 게이트 패드 하부 전극(162) 및 데이터 패드 하부 전극(172)을 포함하는 제1 도전패턴군이 형성된다.
게이트 절연막(112)은 제1 및 제2 액티브층(114, 132)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106), 게이트 라인(102), 스토리지 라인(152), 게이트 패드 하부 전극(162) 및 데이터 패드 하부 전극(172)을 포함하는 제1 도전패턴군은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n 불순물을 주입함으로써 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이러한 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 기판의 제3 마스크 공정을 나타내는 평면도 및 단면도이다. 도 7a 내지 도 7h는 도 6a 및 도 6b에 도시된 제3 마스크 공정을 상세히 설명하기 위한 단면도들이다.
도 6a 및 도 6b를 참조하면, 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 제3 마스크 공정으로 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)이 형성됨과 아울러 층간 절연막(126) 상에 화소전극(122), 게이트 패드 상부 전극(166) 및 데이터 패드 상부 전극(176)을 포함하는 제2 도전패턴군이 형성된다.
먼저, 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착됨으로써 도 7a에 도시된 바와 같이 층간 절연막(126)이 형성된다. 이 층간 절연막(126) 상에 스퍼터링 방법 등의 증착 방법을 통해 약 400~600Å의 투명 도전막(204)이 형성된다. 여기서, 투명 도전막(204)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.
이어서, 투명 도전막(204) 위에 포토 레지스트를 전면 도포한 다음 제3 마스크(예를 들어, 회절 노광부를 가지는 회절 노광 마스크 또는 반투과부를 가지는 반투과 마스크)를 이용한 포토리쏘그래피 공정으로 단차를 갖는 포토레지스트 패턴(202)이 형성된다. 이에 따라, 포토레지스트 패턴(202)은 제2 마스크의 차단 영역(또는 투과영역)과 대응하는 제1 포토레지스트 패턴(202A)과, 제2 마스크의 부분 노광 영역(또는 반투과영역)과 대응하며 제1 포토레지스트 패턴(202A) 보다 낮은 높이를 가지는 제2 포토레지스트 패턴(202B)를 포함한다. 다시 말하여, 제3 도전 패턴군 부분의 제1 포토레지스트 패턴(202A)은 다른 부분의 제2 포토레지스트 패턴(202B) 보다 높은 높이를 갖게 된다. 이러한 포토레지스트 패턴(202)은 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)과 대응되는 영역에서 잔존할 수도 있어 그 잔막을 제거하기 위해 에싱공정이 추가로 실시될 수도 있다. 이 때, 에싱 공정은 포토레지스트 패턴(202)을 약 1000Å 내지 3000Å정도 제거할 만큼 강도가 약하다.
이 포토레지스트 패턴(202)을 마스크로 이용한 습식식각공정으로 도 7b에 도시된 바와 같이 투명 도전막(204)이 패터닝되고 건식 식각 공정으로 도 7c에 도시된 바와 같이 층간 절연막(126)이 패터닝되고, 습식 식각 공정으로 도 7d에 도시된 바와 같이 게이트 절연막(112)이 패터닝됨으로써 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)이 형성된다. 여기서, 소스 및 드레인 콘택홀(124S,124D) 각각은 게이트 절연막(112), 층간 절연막(126) 및 투명 도전막(204)을 관통하여 액티브층의 소스 영역(114S) 및 드레인 영역(114D)을 노출시키며, 제1 게이트 콘택홀(164a)은 층간 절연막(126) 및 화소전극(122)을 관통하여 게이트 패드 하부 전극(162)을 노출시키며, 제1 데이터 콘택홀(174a)은 층간 절연막(126) 및 화소전극(112)을 관통하여 데이터 패드 하부 전극(172)을 노출시킨다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(202)을 애싱함으로써 도 7e에 도시된 바와 같이 제1 포토레지스트 패턴(202A)은 얇아지게 되고, 제2 포토레지스트 패턴(202B)은 제거된다. 이 때, 에싱공정시 이 용되는 O2가스가 게이트 절연막(112)의 습식식각으로 노출된 액티브층(114)의 실리콘(Si)과 반응함으로써 산화막(131)이 상대적으로 얇은 두께로 형성된다.
그리고, 애싱된 제1 포토레지스트 패턴(202A)을 이용한 습식식각 공정으로 제2 포토레지스트 패턴(202B)의 제거로 노출된 투명 도전막(204)이 패터닝됨으로써 도 7f에 도시된 바와 같이 화소전극(122), 게이트 패드 상부 전극(166) 및 데이터 패드 상부 전극(176)을 포함하는 제2 도전패턴군이 형성된다. 그런 다음, 소스 콘택홀(124S)과 드레인 콘택홀(124D)과 대응되는 영역의 액티브층(114) 상에 형성된 산화막(131)이 도 7g에 도시된 바와 같이 HF를 이용한 세정 공정에 의해 제거된다. 그리고, 스트립 공정으로 제2 도전 패턴군 위에 잔존하는 제1 포토레지스트 패턴(202A)이 도 7h에 도시된 바와 같이 제거된다.
도 8a 및 도 8b는 본 발명에 따른 박막트랜지스터 기판의 제4 마스크 공정을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 제4 마스크 공정으로 제2 도전패턴군이 형성된 층간 절연막 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 게이트 패드 중간 전극(168) 및 데이터 패드 중간 전극(178)을 포함하는 제3 도전패턴군이 형성된다.
데이터라인(104), 소스전극(108), 드레인전극(110), 게이트 패드 중간 전극(168) 및 데이터 패드 중간 전극(178)을 포함하는 제3 도전패턴군은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
소스 전극(108)은 소스 콘택홀(124S)을 통해 액티브층(114)의 소스 영역(114S)과 접속된다. 드레인 전극(110)은 드레인 콘택홀(124D)을 통해 액티브층(114)의 드레인 영역(114D)과 접속되며 화소전극(122)과 직접 접속된다. 게이트 패드 중간 전극(168)은 제1 게이트 콘택홀(164a)을 통해 게이트 패드 하부 전극(162)과 접속되며, 게이트 패드 상부 전극(166)과 직접 접속된다. 데이터 패드 중간 전극(178)은 제1 데이터 콘택홀(174a)을 통해 데이터 패드 하부 전극(172)과 접속되며, 데이터 패드 상부 전극(176)과 직접 접속된다.
도 9a 및 도 9b는 본 발명에 따른 박막트랜지스터 기판의 제5 마스크 공정을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 제5 마스크 공정으로 제3 도전패턴군이 형성된 층간 절연막(126) 상에 투과홀(136), 제2 게이트 콘택홀(164b) 및 제2 데이터 콘택홀(174b)을 가지는 유기막(118)이 형성된다.
유기막(118)은 아크릴 등과 같은 감광성 유기 물질을 스핀 코팅 방법 등으로 제3 도전패턴군이 형성된 층간 절연막(126) 상에 코팅됨으로써 형성된다. 그 다음, 제5 마스크를 이용한 포토리소그래피 공정으로 유기막(118)을 패터닝함으로써 투과홀(136), 제2 게이트 콘택홀(164b) 및 제2 데이터 콘택홀(174b)이 형성된다.
박막트랜지스터 기판의 투과영역에서 투과부를 갖는 제5 마스크에 대응하여 투과영역에서는 유기막(118)을 관통하는 투과홀(136)이 형성된다. 그리고, 박막트랜지스터 기판의 반사영역에서 차단부와 회절 노광부(또는 반투과부)가 반복되는 구조를 갖는 제5 마스크에 대응하여 반사영역에서는 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 유기막이 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기막(118)을 소성함으로써 반사 영역에서 유기막(118)의 표면은 엠보싱 형상을 갖게 된다.
박막트랜지스터 기판의 게이트 패드(160) 영역에서 투과부와 차단부를 갖는 제5 마스크에 대응하여 게이트 패드(160) 영역에서는 유기막(118)을 관통하는 제2 게이트 콘택홀(164b)이 형성되고, 게이트 패드 중간 전극(168)을 덮도록 유기막(118)이 패터닝된다.
박막트랜지스터 기판의 데이터 패드(160) 영역에서 투과부와 차단부를 갖는 제6 마스크에 대응하여 데이터 패드(170) 영역에서는 유기막(118)을 관통하는 제2 데이터 콘택홀(174b)이 형성되고, 데이터 패드 중간 전극(178)을 덮도록 유기막(118)이 패터닝된다.
도 10a 및 도 10b는 본 발명에 따른 박막트랜지스터 기판의 제6 마스크 공정을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 제6 마스크 공정으로 각 화소 반사 영역의 유기막(118) 위에 반사 전극(130)이 형성된다.
엠보싱 표면을 갖는 유기막(118) 위에 반사 금속층이 엠보싱 형상을 유지하며 형성된다. 반사 금속층으로는 AlNd 등과 같이 반사율이 높은 금속이 이용된다. 그 다음, 제6 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 반사 금속층이 패터닝됨으로써 각 화소의 반사 영역마다 반사 전극(152)이 형성된다.
이와 같이, 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 6마스크 공정으로 형성되므로 공정을 단순화할 수 있게 된다. 그러나, 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조방법의 경우, 도 7d에 도시된 바와 같이 게이트 절연막의 패터닝공정시 노출된 액티브층이 에싱공정에 의해 노출되어 액티브층이 손상되거나 구동회로부의 게이트 금속막이 손상된다.
도 11a 내지 도 11g는 본 발명의 제2 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도이다.
먼저, 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 도 11a에 도시된 바와 같이 층간 절연막(126)과 투명 도전막(204)이 순차적으로 전면 증착되어 형성된다. 이어서, 투명 도전막(204) 위에 포토 레지스트를 전면 도포한 다음 제3 마스크(예를 들어, 회절 노광부를 가지는 회절 노광 마스크 또는 반투과부를 가지는 반투과 마스크)를 이용한 포토리쏘그래피 공정으로 단차를 갖는 포토레지스트 패턴(202)이 형성된다. 이에 따라, 포토레지스트 패턴(202)은 제2 마스크의 차단 영역(또는 투과영역)과 대응하는 제1 포토레지스트 패턴(202A)과, 제2 마스크의 부분 노광 영역(또는 반투과영역)과 대응하며 제1 포토레지스트 패턴(202A) 보다 낮은 높이를 가지는 제2 포토레지스트 패턴(202B)를 포함한다. 다시 말하여, 제3 도전 패턴군 부분의 제1 포토레지스트 패턴(202A)은 다른 부분의 제2 포토레지스트 패턴(202B) 보다 높은 높이를 갖게 된다. 이러한 포토레지스트 패턴(202)은 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)과 대응되는 영역에서 잔존할 수도 있어 그 잔막을 제거하기 위해 에싱공정이 추가로 실시될 수도 있다. 이 때, 에싱 공정은 포토레지스트 패턴(202)을 약 1000Å 내지 3000Å정도 제거할 만큼 강도가 약하다.
이 포토레지스트 패턴(202)을 마스크로 이용한 습식식각공정으로 도 11b에 시된 바와 같이 투명 도전막(204)이 패터닝되고 건식 식각 공정으로 도 11c에 도시된 바와 같이 층간 절연막(126)이 패터닝된다. 그리고, 습식 식각 공정으로 도 11d에 도시된 바와 같이 게이트 절연막(112)이 일부 잔존하도록 패터닝됨으로써 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)이 형성된다. 여기서, 게이트 절연막(112)은 그 게이트 절연막(112)의 전체 두께의 약 10% 내지 90%정도, 바람직하게는 50% 정도만 식각공정으로 제거되어 일부 잔존하게 된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(202)을 애싱함으로써 도 11e에 도시된 바와 같이 제1 포토레지스트 패턴(202A)은 얇아지게 되고, 제2 포토레지스트 패턴(202B)은 제거된다. 이 때, 액티브층(114) 상에 일부 잔존하는 게이트 절연막(112)은 에싱 공정시 이용되는 플라즈마에 의해 액티브층이 손상되는 것을 방지하게 된다.
그리고, 애싱된 제1 포토레지스트 패턴(202A)을 이용한 습식식각 공정으로 제2 포토레지스트 패턴(202B)의 제거로 노출된 투명 도전막(204)과, 액티브층 상에 잔존하는 게이트 절연막이 패터닝됨으로써 도 11f에 도시된 바와 같이 화소전극 (122), 게이트 패드 상부 전극(166) 및 데이터 패드 상부 전극(176)을 포함하는 제2 도전패턴군이 형성된다. 이와 아울러 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)과 대응하는 영역의 게이트 절연막이 제거됨으로써 액티브층의 소스 영역(114S) 및 드레인 영역(114D), 게이트 패드 하부 전극(162) 및 데이터 패드 하부 전극(172)을 노출시킨다. 이 때, 투명 도전막(204)과 게이트 절연막(112) 패터닝시 이용되는 식각액은 예를 들어 HF, HNOx, HPOx이 이용된다. 이 식각액에 대한 층간 절연막(126)의 SiNx의 반응속도는 게이트 절연막(112)의 SiO2의 반응속도 보다 느리기 때문에 층간 절연막(126)이 손상되어 제1 도전패턴군이 노출되는 것을 방지할 수 있다. 한편, 투명 도전막(204)과 게이트 절연막(112)이 동시에 패터닝되는 것으로 설명하였지만 두 박막(204,112)이 따로 습식식각공정으로 패터닝될 수도 있다.
그런 다음, 스트립 공정으로 제2 도전 패턴군 위에 잔존하는 제1 포토레지스트 패턴(202A)이 도 11g에 도시된 바와 같이 제거된다.
도 12a 내지 도 12f는 본 발명의 제3 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도이다.
먼저, 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 도 12a에 도시된 바와 같이 층간 절연막(126)과 투명 도전막(204)이 순차적으로 전면 증착되어 형성된다. 이어서, 투명 도전막(204) 위에 포토 레지스트를 전면 도포한 다음 제3 마스크(예를 들어, 회절 노광부를 가지는 회절 노광 마스크 또는 반투과부를 가지는 반투과 마스크)를 이용한 포토리쏘그래피 공정으로 단차를 갖는 포토레지스트 패턴(202)이 형성된다. 이에 따라, 포토레지스트 패턴(202)은 제2 마스크의 차단 영역(또는 투과영역)과 대응하는 제1 포토레지스트 패턴(202A)과, 제2 마스크의 부분 노광 영역(또는 반투과영역)과 대응하며 제1 포토레지스트 패턴(202A) 보다 낮은 높이를 가지는 제2 포토레지스트 패턴(202B)를 포함한다. 다시 말하여, 제3 도전 패턴군 부분의 제1 포토레지스트 패턴(202A)은 다른 부분의 제2 포토레지스트 패턴(202B) 보다 높은 높이를 갖게 된다. 이러한 포토레지스트 패턴(202)은 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)과 대응되는 영역에서 잔존할 수도 있어 그 잔막을 제거하기 위해 에싱공정이 추가로 실시될 수도 있다. 이 때, 에싱 공정은 포토레지스트 패턴(202)을 약 1000Å 내지 3000Å정도 제거할 만큼 강도가 약하다.
이 포토레지스트 패턴(202)을 마스크로 이용한 습식식각공정으로 도 12b에 시된 바와 같이 투명 도전막(204)이 패터닝되고 건식 식각 공정으로 도 12c에 도시된 바와 같이 층간 절연막(126)과 게이트 절연막(122)이 패터닝됨으로써 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)이 형성된다. 이 때, 게이트 절연막(112)은 그 게이트 절연막(112)의 전체 두께의 약 10% 내지 90%정도, 바람직하게는 50% 정도만 식각공정으로 제거되어 일부 잔존하게 된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴 (202)을 애싱함으로써 도 12d에 도시된 바와 같이 제1 포토레지스트 패턴(202A)은 얇아지게 되고, 제2 포토레지스트 패턴(202B)은 제거된다. 이 때, 액티브층(114) 상에 일부 잔존하는 게이트 절연막(112)은 에싱 공정시 이용되는 플라즈마에 의해 액티브층이 손상되는 것을 방지하게 된다.
그리고, 애싱된 제1 포토레지스트 패턴(202A)을 이용한 습식식각 공정으로 제2 포토레지스트 패턴(202B)의 제거로 노출된 투명 도전막(204)과, 액티브층(114) 상에 잔존하는 게이트 절연막(112)이 패터닝됨으로써 도 12e에 도시된 바와 같이 화소전극(122), 게이트 패드 상부 전극(166) 및 데이터 패드 상부 전극(176)을 포함하는 제2 도전패턴군이 형성된다. 이와 아울러 소스 및 드레인 콘택홀(124S, 124D)과, 제1 게이트 콘택홀(164a) 및 제1 데이터 콘택홀(174a)과 대응하는 영역의 게이트 절연막이 제거됨으로써 액티브층의 소스 영역(114S) 및 드레인 영역(114D), 게이트 패드 하부 전극(162) 및 데이터 패드 하부 전극(172)을 노출시킨다. 이 때, 투명 도전막(204)과 게이트 절연막(112) 패터닝시 이용되는 식각액은 예를 들어 HF, HNOx, HPOx이 이용된다. 이 식각액에 대한 층간 절연막(126)의 SiNx의 반응속도는 게이트 절연막(112)의 SiO2의 반응속도 보다 느리기 때문에 층간 절연막(126)이 손상되어 제1 도전패턴군이 노출되는 것을 방지할 수 있다. 한편, 투명 도전막(204)과 게이트 절연막(112)이 동시에 패터닝되는 것으로 설명하였지만 두 박막(204,112)이 따로 습식식각공정으로 패터닝될 수도 있다.
그런 다음, 스트립 공정으로 제2 도전 패턴군 위에 잔존하는 제1 포토레지스 트 패턴(202A)이 도 12f에 도시된 바와 같이 제거된다.
한편, 본 발명에 따른 게이트 패드 및 데이터 패드는 도 2 및 도 3에 도시된 구조에 국한되는 것은 아니며 다양한 변경 및 수정이 가능하다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 에싱공정 이후에 액티브층을 노출시킴으로써 플라즈마를 이용하는 에싱공정에 의해 액티브층이 손상되는 것을 방지할 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 에싱공정시 이용되는 가스와 액티브층과의 반응을 방지할 수 있어 둘 간의 반응으로 생성되는 산화막을 제거하기 위한 세정공정을 생략할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 제1 마스크 공정으로 기판 상에 액티브층을 형성하는 제1 단계와;
    상기 액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 제2 단계와;
    제2 마스크 공정으로 상기 게이트 절연막 상에 게이트 전극을 형성하는 제3 단계와;
    상기 게이트 전극이 형성된 기판 상에 층간 절연막을 형성하는 제4 단계와;
    제3 마스크 공정으로 형성된 포토레지스트 패턴을 이용하여 상기 층간 절연막 상에 화소전극을 형성함과 아울러 상기 포토레지스트 패턴의 에싱공정 후 상기 액티브층을 노출시키는 콘택홀을 형성하는 제5 단계와;
    상기 액티브층과 접속되는 소스 전극 및 드레인 전극을 형성하는 제6 단계를 포함하고,
    상기 제5 단계는,
    상기 층간 절연막 상에 투명 도전막을 형성하는 단계와;
    상기 투명 도전막 상에 상기 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부 영역, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계와;
    상기 포토레지스트 패턴을 에싱하는 단계와;
    에싱되고 남은 포토레지스트 패턴을 마스크로 상기 투명 도전막을 식각하여 상기 화소전극을 형성함과 아울러 상기 게이트 절연막의 남은 일부 영역을 제거하여 상기 콘택홀이 상기 액티브층을 노출시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 투명 도전막 또는 상기 게이트 절연막은 HF, HNOx 및 HPOx 중 어느 하나를 포함하는 식각액에 의해 패터닝되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성한 후 상기 에싱되고 남은 포토레지스트패턴을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부영역, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계는
    상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 10% 내지 90%와, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 투명 도전막 및 상기 게이트 절연막은 HF, HNOx 및 HPOx 중 어느 하나를 포함하는 식각액에 의해 패터닝되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부 영역, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계는
    상기 투명 도전막을 습식식각하는 단계와;
    상기 층간 절연막 및 상기 게이트 절연막의 일부영역을 건식식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 이용하여 상기 게이트 절연막의 일부 영역, 상기 층간 절연막 및 투명 도전막을 패터닝하는 단계는
    상기 투명 도전막을 습식식각하는 단계와;
    상기 층간 절연막을 건식식각하는 단계와;
    상기 게이트 절연막의 일부영역을 습식식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 소스 및 드레인 전극이 형성된 기판 상에 엠보싱 형태의 유기막을 형성하는 단계와;
    상기 유기막 상에 반사전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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