KR101106751B1 - Ｓｐｉ4.2와 공통 스위치 인터페이스 정합 장치 및 방법 - Google Patents

Ｓｐｉ4.2와 공통 스위치 인터페이스 정합 장치 및 방법 Download PDF

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Abstract

본 발명에 따른 SPI4.2와 공통 스위치 인터페이스 정합 장치는 네트워크 프로세서로부터 수신되는 SPI4.2 데이터를 임시 저장한 후 CSIX 데이터로 변환하여 스위치 패브릭으로 전송하는 제 1 정합부; 및 상기 스위치 패브릭으로부터 수신되는 CSIX 데이터를 임시 저장한 후 SPI4.2 데이터로 변환하여 네트워크 프로세서로 전송하는 제 2 정합부를 포함하는 것으로써, SPI4.2를 이용하는 네트워크 프로세서의 트래픽 관리자 기능 칩(Chip)과 CSIX를 이용하는 스위치간에 원활한 데이터의 송/수신이 가능하게 하는 것이다.
Figure R1020050022824
SPI4.2, CSIX, 인터페이스 장치, 네트워크 프로세서,

Description

ＳＰＩ4.2와 공통 스위치 인터페이스 정합 장치 및 방법{DEVICE AND METHOD FOR MATCHING BETWEEN SPI4.2 AND CSIX}
도 1a는 일반적인 SPI4.2의 신호 구성을 나타낸 기능블록도,
도 1b는 일반적인 CSIX L1의 신호 구성을 나타낸 기능블록도,
도 1c는 도 1b에 따른 CSIX L1에서 신호선의 정의를 나타낸 도면,
도 1d는 도 1b에 따른 CSIX L1에서 C-프래임의 구성을 나타낸 도면,
도 1e는 도 1b에 따른 CSIX L1에서 C-프래임 중 베이스 헤더의 구성을 나타낸 도면,
도 1f는 도 1b에 따른 CSIX L1에서 필드 타입 값을 나타낸 도면,
도 2는 본 발명에 따른 SPI4.2와 공통 스위치 인터페이스 정합 장치의 구성을 나타낸 기능블록도,
도 3은 도 2에 따른 SPI4.2와 공통 스위치 인터페이스 정합 장치 중 제 1 정합부의 세부 구성을 나타낸 기능블록도,
도 4는 도 2에 따른 SPI4.2와 공통 스위치 인터페이스 정합 장치 중 제 2 정합부의 세부 구성을 나타낸 기능블록도,
도 5는 본 발명에 따른 SPI4.2와 공통 스위치 인터페이스 정합 방법을 나타 낸 플로우차트,
도 6은 도 5에 따른 SPI4.2와 공통 스위치 인터페이스 정합 방법 중 제 1 정합 단계를 나타낸 플로우차트,
도 7은 도 5에 따른 SPI4.2와 공통 스위치 인터페이스 정합 방법 중 제 2 정합 단계를 나타낸 플로우차트이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 정합부 110 : SPI4.2 수신 제어부
120 : 어드레스 해석부 130 : 수신 메모리부
140 : 패킷 길이 계수부 150 : 제 1 비트 변환부
160 : CSIX 송신 제어부 170 : 제 1 FIFO 리드 제어부
180 : 제 2 FIFO 리드 제어부 190 : 상태 생성부
200 : 제 2 정합부 210 : CSIX 수신 제어부
220 : 제 2 비트 변환부 230 : 전송 메모리부
240 : 어드레스 발생부 250 : SPI4.2 송신 제어부
260 : 제 3 FIFO 리드 제어부 270 : 제 4 FIFO 리드 제어부
1301, 2301 : 데이터 메모리 1302, 2302 : 제어정보 메모리
본 발명은 SPI4.2와 공통 스위치 인터페이스 정합 장치 및 방법에 관한 것으로, 더욱 상세하게는 OIF(Optical Interface Forum)에서 합의한 SPI4.2(OIF_SPI4-02.0, System Packet Interface Level 4 Phase 2 : OC-192 System Interface for physical and Link Layer Devices)를 지원하는 네트워크 프로세서와 네트워크 프로세서 포럼에서 정의한 CSIX(CSIX-L1 : Common Switch Interface Level 1, 공통스위치 인터페이스 레벨 1)을 지원하는 스위치 패브릭과의 정합을 위한 SPI4.2와 공통 스위치 인터페이스 정합 장치 및 방법에 관한 것이다.
일반적으로, 최근 개발되어 사용되고 있는 대부분의 네트워크 프로세서는 10기가(G)급의 처리용량을 가지며 외부 인터페이스는 도 1a에 도시된 바와 같이 16 바이트의 송/수신 데이터와 컨트롤 신호, 데이터 동기 신호를 포함하고, 송신 장치의 데이터 저장 상태를 나타내는 상태 신호와 상태 동기 신호를 송/수신할 수 있도록 OIF(Optic Interworking Forum)에서 권고하는 10기가(G)급 SPI4(System Packet Interface Level 4) Phase 2를 지원해야 한다.
한편, 네트워크 프로세서 포럼에서 정의한 CSIX를 지원하는 스위치 패브릭은 도 1b와 도 1c에 도시된 바와 같다. 이러한, CSIX를 지원하는 스위치 패브릭의 프래임은 통상 "C-프레임"이라 칭하며 그 패킷의 구성은 도 1d에 도시된 바와 같이 2바이트의 베이스 헤더(Base header), 0-4바이트의 확장 헤더(Extension header), 256바이트의 패이로드, 및 2바이트의 버티칼 패리티로 구성되어 있으며, 상기 베이 스 헤더는 도 1e에 도시된 바와 같이 2비트의 레디 필드, 2비트의 타입 판단 필드, 1비트의 CR 필드, 및 패이로드 길이 정보 필드를 포함하고 있다.
또한, 도 1f에 도시된 신호 타입 중 "Flow control Frame"은 네트워크 프로세서 또는 스위치 패브릭으로부터 전송되는 제어신호를 포함하고 있다.
종래의 이종 네트워크간 인터페이스 정합장치는 CSIX와 유토피아 레벨 2/유토피아 레벨 3간만 구현되었을 뿐, 대용량 패킷/호 처리를 위해 SPI4.2를 이용하는 네트워크 프로세서와 CSIX를 사용하는 외부 인터페이스인 스위치 패브릭 간에는 인터페이스가 이루어지지 않은 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 대용량의 데이터/호를 처리를 위해 SPI4.2를 이용하는 네트워크 프로세서와 CSIX를 이용하는 스위치 패브릭간 정합하기 위한 SPI4.2와 공통 스위치 인터페이스 정합 장치 및 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 SPI4.2와 공통 스위치 인터페이스 정합 장치의 일 측면에 따르면, 네트워크 프로세서로부터 수신되는 SPI4.2 데이터를 임시 저장한 후 CSIX 데이터로 변환하여 스위치 패브릭으로 전송하는 제 1 정합부; 및 상기 스위치 패브릭으로부터 수신되는 CSIX 데이터를 임시 저장한 후 SPI4.2 데이터로 변환하여 네트워크 프로세서로 전송하는 제 2 정합부를 포함한다.
이 때, 상기 제 1 정합부는, 상기 네트워크 프로세서로부터 SPI4.2 데이터를 수신하여 임시 저장한 후 전송하는 SPI4.2 수신 제어부; 상기 SPI4.2 수신 제어부로부터 수신되는 SPI4.2 데이터의 설정된 어드레스 번지를 확인한 후 유효 데이터정보와 유효 제어정보를 분리하여 각각 전송하는 어드레스 해석부; 상기 어드레스 해석부로부터 수신되는 유효 데이터정보와 유효 제어정보를 각각 저장한 후 전송하는 수신 메모리부; 상기 수신 메모리부를 통해 수신되는 데이터의 길이를 계수하여 패킷의 길이 정보를 제공하는 패킷 길이 계수부; 상기 수신 메모리부를 통해 수신되는 유효 데이터정보와 유효 제어정보의 전송 비트를 변환하여 전송하는 제 1 비트 변환부; 및 상기 패킷 길이 계수기로부터 패킷의 길이 정보를 수신함과 동시에 상기 제 1 비트 변환부로부터 유효 데이터정보 또는 유효 제어정보를 수신한 후 스위치 패브릭으로 전송하는 CSIX 송신 제어부를 포함하며, 상기 수신 메모리부의 데이터 저장 상태와 상기 SPI4.2 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 그에 상응한 제어신호를 상기 SPI4.2 수신 제어부로 전송하는 제 1 FIFO 리드 제어부, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 송신 제어부의 데이터 저장 상태 정보 값을 파악한 후 우선 순위로 유효 제어정보를 전송하도록 제어신호를 상기 수신 메모리부로 전송하는 제 2 FIFO 리드 제어부, 및 상기 수신 메모리부의 데이터 저장 상태 정보 값을 수신한 후 상기 SPI4.2 수신 제어부로 전송하는 상태 생성부를 더 포함한다.
이 때, 상기 수신 메모리부는, 상기 어드레스 해석부로부터 수신되는 유효 데이터정보를 임시 저장한 후 상기 패킷 길이 계수부와 상기 제 1 비트 변환부로 전송하는 데이터 메모리와, 상기 어드레스 해석부로부터 수신되는 유효 제어정보를 임시 저장한 후 상기 패킷 길이 계수부와 상기 제 1 비트 변환부로 전송하는 제어정보 메모리를 포함한다.
또한, 상기 제 2 정합부는, 상기 스위치 패브릭으로부터 CSIX 데이터를 수신하여 임시 저장하는 단계;
CSIX 데이터의 유효 데이터정보와 유효 제어정보를 각각 분리하는 동시에 비트를 변환하는 단계;
비트가 변환된 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계;
임시 저장된 유효 데이터정보 또는 유효 제어정보에 채널 어드레스를 생성하는 단계; 및
생성된 SPI4.2 데이터를 네트워크 프로세서로 전송하는 단계를 상기 스위치 패브릭으로부터 CSIX 데이터를 수신한 후 전송하는 CSIX 수신 제어부; 상기 CSIX 수신 제어부로부터 CSIX 데이터를 수신한 후 그 수신된 CSIX 데이터의 유효 데이터정보와 유효 제어정보를 각각 분리하는 동시에 비트를 변환하여 전송하는 제 2 비트 변환부; 상기 제 2 비트 변환부로부터 전송되는 유효 데이터정보와 유효 제어정보를 각각 임시 저장한 후 전송하는 전송 메모리부; 상기 전송 메모리부로부터 수신되는 유효 데이터정보 또는 유효 제어정보에 채널 어드레스를 생성한 후 전송하 는 어드레스 발생부; 및 상기 어드레스 발생부를 통해 데이터를 수신한 후 이를 네트워크 프로세서로 전송하는 SPI4.2 송신 제어부를 포함하며, 상기 SPI4.2 송신 제어부를 통해 상기 네트워크 프로세서의 데이터 저장 상태 정보 값을 수신함과 동시에 상기 전송 메모리부의 데이터 저장 상태 정보 값을 수신한 후 그에 상응한 제어신호를 상기 전송 메모리부로 전송하는 제 3 FIFO 리드 제어부, 및 상기 전송 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 제어신호를 상기 SPI4.2 송신 제어부로 전송하는 제 4 FIFO 리드 제어부를 더 포함한다.
이 때, 상기 전송 메모리부는, 상기 제 2 비트 변환부로부터 전송되는 유효 데이터정보를 임시 저장한 후 어드레스 발생부로 전송하는 데이터 메모리와, 유효 제어정보를 임시 저장한 후 어드레스 발생부로 전송하는 제어정보 메모리를 포함한다.
한편, 본 발명에 따른 SPI4.2와 공통 스위치 인터페이스 정합 방법의 일 측면에 따르면, 네트워크 프로세서로부터 수신되는 SPI4.2 데이터를 임시 저장한 후 CSIX 데이터로 변환하여 스위치 패브릭으로 전송하는 제 1 정합 단계; 및 상기 스위치 패브릭으로부터 수신되는 CSIX 데이터를 임시 저장한 후 SPI4.2 데이터로 변환하여 네트워크 프로세서로 전송하는 제 2 정합 단계를 포함한다.
상기 제 1 정합 단계는, 상기 네트워크 프로세서로부터 SPI4.2 데이터를 수신하여 임시 저장하는 단계; 수신된 SPI4.2 데이터의 설정된 어드레스 번지를 확인 한 후 유효 데이터정보와 유효 제어정보를 분리하는 단계; 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계; 유효 데이터정보와 유효 제어정보의 길이를 계수하여 패킷의 길이 정보를 제공하는 단계; 임시 저장된 유효 데이터정보와 유효 제어정보의 전송 비트를 각각 변환하는 단계; 및 패킷의 길이 정보를 수신함과 동시에 유효 데이터정보 또는 유효 제어정보를 CSIX 데이터로 변환하여 전송하는 단계를 포함하며, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 SPI4.2 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 그에 상응한 제어신호를 상기 SPI4.2 수신 제어부로 전송하는 단계, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 송신 제어부의 데이터 저장 상태 정보 값을 파악한 후 우선 순위로 유효 제어정보를 전송하도록 제어신호를 상기 수신 메모리부로 전송하는 단계, 및 상기 수신 메모리부의 데이터 저장 상태 정보 값을 수신한 후 상기 SPI4.2 수신 제어부로 전송하는 단계를 더 포함한다.
또한, 상기 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계는, 상기 어드레스 해석부로부터 수신되는 유효 데이터정보를 임시 저장한 후 패킷 길이 계수부와 제 1 비트 변환부로 전송하는 단계; 및 상기 어드레스 해석부로부터 수신되는 유효 제어정보를 임시 저장한 후 패킷 길이 계수부와 제 1 비트 변환부로 전송하는 단계를 더 포함한다.
한편, 상기 제 2 정합 단계는, 상기 스위치 패브릭으로부터 CSIX 데이터를 수신하여 임시 저장하는 단계; CSIX 데이터의 유효 데이터정보와 유효 제어정보를 각각 분리하는 동시에 비트를 변환하는 단계; 비트가 변환된 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계; 임시 저장된 유효 데이터정보 또는 유효 제어정보에 채널 어드레스를 생성하는 단계; 및 생성된 SPI4.2 데이터를 네트워크 프로세서로 전송하는 단계를 포함하며, 상기 SPI4.2 송신 제어부를 통해 상기 네트워크 프로세서의 데이터 저장 상태 정보 값을 수신함과 동시에 상기 전송 메모리부의 데이터 저장 상태 정보 값을 수신한 후 그에 상응한 제어신호를 상기 전송 메모리부로 전송하는 단계, 및 상기 전송 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 제어신호를 상기 SPI4.2 송신 제어부로 전송하는 단계를 더 포함한다.
그리고, 유효 데이터정보와 유효 제어정보를 각각 임시 저장한 후 어드레스 발생부로 전송하는 단계는, 상기 제 2 비트 변환부로부터 전송되는 유효 데이터정보를 임시 저장한 후 어드레스 발생부로 전송하는 단계; 및 유효 제어정보를 임시 저장한 후 어드레스 발생부로 전송하는 단계를 포함한다.
이하, 본 발명의 일 실시예에 의한 SPI4.2와 공통 스위치 인터페이스 정합 장치 및 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 SPI4.2와 공통 스위치 인터페이스 정합 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 SPI4.2와 공통 스위치 인터페이스 정합 장치는 제 1 정합부(100) 및 제 2 정합부(200)를 포함한다.
상기 제 1 정합부(100)는 네트워크 프로세서(1)로부터 수신되는 SPI4.2 데이 터를 임시 저장한 후 CSIX 데이터로 변환하여 스위치 패브릭(2)으로 전송하며, 도 3에 도시된 바와 같이 SPI4.2 수신 제어부(110), 어드레스 해석부(120), 수신 메모리부(130), 패킷 길이 계수부(140), 제 1 비트 변환부(150), 및 CSIX 송신 제어부(160)를 포함하고 있으며, 제 1 FIFO 리드 제어부(170), 제 2 FIFO 리드 제어부(180) 및 상태 생성부(190)를 더 포함한다.
상기 제 1 정합부(100)의 SPI4.2 수신 제어부(110)는 상기 네트워크 프로세서(1)로부터 SPI4.2 데이터(SPI4.2 Snk Data[15:0], SPI4.2 Snk CNTL)를 수신하여 임시 저장한 후 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, Address, Mod1[3:0])를 상기 어드레스 해석부(120)로 전송한다. 이 때, 상기 SPI4.2 수신 제어부(110)는, 저장되는 SPI4.2 데이터의 저장 상태 정보 값을 나타내는 제어 신호(SPI4.2 Snk Status는 네트워크 프로세서(1)로 전송하고, SPI4.2 FIFO Empty는 상기 제 1 FIFO 리드 제어부(170)로 전송)를 상기 네트워크 프로세서(1)와 제 1 FIFO 리드 제어부(170)로 각각 전송한다.
그리고, 상기 제 1 정합부(100)의 어드레스 해석부(120)는 상기 SPI4.2 수신 제어부(110)로부터 수신되는 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, Address, Mod1[3:0])의 설정된 어드레스 번지를 확인한 후 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 분리하여 수신 메모리부(130)로 각각 전송한다.
또한, 상기 제 1 정합부(100)의 수신 메모리부(130)는 상기 어드레스 해석부 (120)로부터 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 각각 저장한 후 패킷 길이 계수부(140)와 제 1 비트 변환부(150)로 전송하며, 상기 수신 메모리부(130)는, 상기 어드레스 해석부(120)로부터 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])를 임시 저장한 후 상기 패킷 길이 계수부(140)와 상기 제 1 비트 변환부(150)로 전송하는 데이터 메모리(1301)와, 상기 어드레스 해석부(120)로부터 수신되는 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 임시 저장한 후 상기 패킷 길이 계수부(140)와 상기 제 1 비트 변환부(150)로 전송하는 제어정보 메모리(1302)를 포함하고 있다. 또한, 상기 수신 메모리부(130)는 제어정보 메모리(1302)에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리(1301)에 저장된 유효 데이터정보 보다 우선하여 처리한다.
그리고, 상기 제 1 정합부(100)의 패킷 길이 계수부(140)는 상기 수신 메모리부(130)를 통해 수신되는 패킷의 길이 정보(DATA[127:0], SOP, EOP, Valid[1:0], Mod1[3:0])를 계수하여 패킷의 길이 정보(Packet_length)를 CSIX 송신 제어부(160)로 제공한다.
또한, 상기 제 1 정합부(100)의 제 1 비트 변환부(150)는 상기 수신 메모리부(130)를 통해 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])의 전송 비트를 변환한 유효 데이터정보(DATA[31:0], SOP, EOP, Valid[1:0], Mod2[3:0])를 CSIX 송신 제어부(160)로 전송한다.
그리고, 상기 제 1 정합부(100)의 CSIX 송신 제어부(160)는 상기 패킷 길이 계수기로부터 패킷의 길이 정보(Packet_length)수신함과 동시에 상기 제 1 비트 변환부(150)로부터 유효 데이터정보(DATA[31:0], SOP, EOP, Valid[1:0], Mod2[3:0])를 수신한 후 스위치 패브릭(2)으로 CSIX 데이터(TX DATA, TX SOF, TX Parity, 및 TX Clock)를 전송한다.
또한, 상기 제 1 정합부(100)의 제 1 FIFO 리드 제어부(170)는 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값(정합 FIFO Almost Full[1:0])과 상기 SPI4.2 수신 제어부(110)의 데이터 저장 상태 정보 값(SPI4.2 FIFO Empty)을 파악한 후 그에 상응한 제어신호(SPI4.2 FIFO Read Control)를 상기 SPI4.2 수신 제어부(110)로 전송한다.
그리고, 상기 제 1 정합부(100)의 제 2 FIFO 리드 제어부(180)는 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값(SPI4.2 FIFO Empty)과 상기 CSIX 송신 제어부(160)의 데이터 저장 상태 정보 값(CSIX FIFO Almost Full[1:0])을 파악한 후 제어신호(정합 FIFO Read Control[1:0])를 상기 수신 메모리부(130)로 전송한다.
또한, 상기 제 1 정합부(100)의 상태 생성부(190)는 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값(정합 FIFO Almost Full[1:0])을 수신한 후 상기 SPI4.2 수신 제어부(110)로 전송한다. 이 때, 상기 상태 생성부(190)에서 SPI4.2 수신 제어부(110)로 전송하는 상태 정보 값은 "00"(Starving), "01"(Hungry), "10"(Full) 중 어느 하나이다.
그리고, 상기 제 2 정합부(200)는 상기 스위치 패브릭(2)으로부터 수신되는 CSIX 데이터를 임시 저장한 후 SPI4.2 데이터로 변환하여 네트워크 프로세서(1)로 전송하며, 도 4에 도시된 바와 같이 CSIX 수신 제어부(210), 제 2 비트 변환부(220), 전송 메모리부(230), 어드레스 발생부(240), 및 SPI4.2 송신 제어부(250)를 포함하며, 제 3 FIFO 리드 제어부(260), 제 4 FIFO 리드 제어부(270)를 더 포함한다.
상기 제 2 정합부(200)의 CSIX 수신 제어부(210)는 상기 스위치 패브릭(2)으로부터 CSIX 데이터(RX DATA, RX SOF, RX Parity, 및 RX Clock)를 수신한 후 비트 변환된 CSIX 데이터(DATA[31:0], SOP, EOP, Valid[1:0], Mod[1:0])를 제 2 비트 변환부(220)로 전송한다. 이 때, 상기 CSIX 수신 제어부(210)는 임시 저장되는 CSIX 데이터의 저장 상태 정보 값을 판단한 후 상기 제 1 정합부(100)와 제 4 FIFO 리드 제어부(270)로 제어신호(CSIX RX FIFO Empty 정보[1:0])를 전송한다.
그리고, 상기 제 2 정합부(200)의 제 2 비트 변환부(220)는 상기 CSIX 수신 제어부(210)로부터 CSIX 데이터(DATA[31:0], SOP, EOP, Valid[1:0], Mod[1:0])를 수신한 후 수신된 CSIX 데이터를 SPI4.2 데이터로 비트를 변환한 후 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod3[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod3[3:0])를 각각 분리하여 전송 메모리부(230)로 전송한다.
또한, 상기 제 2 정합부(200)의 전송 메모리부(230)는 상기 제 2 비트 변환부(220)로부터 전송되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 각각 임시 저장한 후 어드레스 발생부(240)로 전송한다. 이 때, 상기 전송 메모리부(230)는, 상기 제 2 비트 변환부(220)로부터 전송되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod3[3:0])를 임시 저장한 후 어드레스 발생부(240)로 전송하는 데이터 메모리(2301)와, 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod3[3:0])를 임시 저장한 후 어드레스 발생부(240)로 전송하는 제어정보 메모리(2302)를 포함하며, 제어정보 메모리(2302)에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리(2301)에 저장된 유효 데이터정보 보다 우선하여 처리한다.
그리고, 상기 제 2 정합부(200)의 어드레스 발생부(240)는 상기 전송 메모리부(230)로부터 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod3[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod3[3:0])에 채널 어드레스를 생성한 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, ADDRESS, Mod3[3:0])를 SPI4.2 송신 제어부(250)로 전송한다.
또한, 상기 제 2 정합부(200)의 SPI4.2 송신 제어부(250)는 상기 어드레스 발생부(240)를 통해 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, ADDRESS, Mod3[3:0])를 수신한 후 16 바이트 단위로 SPI4.2 데이터(SPI4.2 Src Data[15:0])와 SPI4.2 Src CNTL)를 네트워크 프로세서(1)로 전송한다. 이 때, 상기 SPI4.2 송신 제어부(250)는 상기 네트워크 프로세서(1)로부터 수신한 데이터 저장 상태 정보 값(SPI4.2 Src Status)을 제 3 FIFO 리드 제어부(260)로 전송한다.
그리고, 상기 제 2 정합부(200)의 제 3 FIFO 리드 제어부(260)는 상기 SPI4.2 송신 제어부(250)를 통해 상기 네트워크 프로세서(1)의 데이터 저장 상태 정보 값(SPI4.2 TX FIFO Almost Full 정보)을 수신함과 동시에 상기 전송 메모리부(230)의 데이터 저장 상태 정보 값(정합 FIFO Empty[1:0])을 수신한 후 그에 상응한 제어신호(정합 FIFO Read Control[1:0])를 상기 전송 메모리부(230)로 전송한다.
또한, 상기 제 2 정합부(200)의 제 4 FIFO 리드 제어부(270)는 상기 전송 메모리부(230)의 데이터 저장 상태 정보 값(정합 FIFO Almost Full[1:0])과 상기 CSIX 수신 제어부(210)의 데이터 저장 상태 정보 값(CSIX RX FIFO Empty 정보[1:0])을 파악한 후 제어신호(CSIX FIFO Read Control[1:0])를 상기 SPI4.2 송신 제어부(250)로 전송한다.
그러면, 상기와 같은 구성을 가지는 SPI4.2와 공통 스위치 인터페이스 정합 장치의 동작과정에 대해 설명하기로 한다.
먼저, 상기 SPI4.2 수신 제어부(110)는 상기 네트워크 프로세서(1)로부터 16 바이트의 SPI4.2 데이터(SPI4.2 Snk Data[15:0], SPI4.2 Snk CNTL)를 수신하여 임시 저장한 후 "SPI4.2 Snk Data(DATA[127:0], SOP, EOP, Valid, Address, Mod1[3:0])"와 "SPI4.2 Snk CNTL"를 상기 어드레스 해석부(120)로 전송함과 동시에 상기 제 1 FIFO 리드 제어부(170)로 자신의 FIFO 메모리의 데이터 저장 상태 정보 값을 나타내는 "SPI4.2 Snk Empty"를 전송함과 동시에 SPI4.2 Snk Status를 상기 네트워크 프로세서(1)로 전송한다. 만약, 상기 제 1 FIFO 리드 제어부(170)로부터 제어신호(SPI4.2 FIFO Read Control)를 수신하여 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값이 풀(Full)임이 인지되면 상기 SPI4.2 수신 제어부(110)는 상기 어드레스 해석부(120)로 전송되는 SPI4.2 데이터의 전송을 중지시킨다. 이 후, 상기 제 1 FIFO 리드 제어부(170)로부터 제어신호(SPI4.2 FIFO Read Control)를 통해 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값이 풀이 아님이 인지되면 SPI4.2 데이터를 다시 전송한다.
이어서, 상기 제 1 정합부(100)의 어드레스 해석부(120)는 상기 SPI4.2 수신 제어부(110)로부터 수신되는 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, Address, Mod1[3:0])의 설정된 어드레스 번지를 확인한 후 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 분리하여 상기 수신 메모리부(130)로 각각 전송한다.
그러면, 상기 수신 메모리부(130)는 상기 어드레스 해석부(120)로부터 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])를 데이터 메모리(1301)에 임시 저장한 후 상기 패킷 길이 계수부(140)와 상기 제 1 비트 변환부(150)로 전송하며, 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 제어정보 메모리(1302)에 임시 저장한 후 상 기 패킷 길이 계수부(140)와 상기 제 1 비트 변환부(150)로 전송한다. 만약, 상기 제어정보 메모리(1302)에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리(1301)에 저장된 유효 데이터정보 보다 우선하여 처리한다. 그리고, 상기 수신 메모리부(130)는 상기 제 1 FIFO 리드 제어부(170)와 상태 생성부(190)로 자신의 데이터 저장 상태 정보 값(정합 FIFO Almost Full[1:0])을 전송하는 동시에 상기 제 2 FIFO 리드 제어부(180)로 데이터 저장 상태 정보 값(정합 FIFO Empty[1:0])을 전송한다.
한편, 한편, 상기 제 2 FIFO 리드 제어부(180)로부터 수신되는 제어신호(정합 FIFO Read Control[1:0])를 통해 상기 CSIX 송신 제어부(160)의 데이터 저장 상태가 풀(Full)임이 인지되면 상기 수신 메모리부(130)는 상기 패킷 길이 계수부(140)와 상기 제 1 비트 변환부(150)로 전송되는 데이터를 일시 중지시킨다.
이어서, 상기 패킷 길이 계수부(140)는 상기 수신 메모리부(130)를 통해 수신되는 패킷의 길이 정보(DATA[127:0], SOP, EOP, Valid[1:0], Mod1[3:0])를 계수하여 패킷의 길이 정보(Packet_length)를 상기 CSIX 송신 제어부(160)로 제공한다.
동시에 상기 제 1 비트 변환부(150)는 상기 수신 메모리부(130)를 통해 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])의 전송 비트를 변환한 유효 데이터정보(DATA[31:0], SOP, EOP, Valid[1:0], Mod2[3:0])를 상기 CSIX 송신 제어부(160)로 전송한다.
그러면, 상기 CSIX 송신 제어부(160)는 상기 패킷 길이 계수기로부터 패킷의 길이 정보(Packet_length)수신함과 동시에 상기 제 1 비트 변환부(150)로부터 유효 데이터정보(DATA[31:0], SOP, EOP, Valid[1:0], Mod2[3:0])를 수신한 후 스위치 패브릭(2)으로 CSIX 데이터(TX DATA, TX SOF, TX Parity, 및 TX Clock)를 전송한다.
한편, 상기 제 2 FIFO 리드 제어부(180)는 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값(SPI4.2 FIFO Empty)과 상기 CSIX 송신 제어부(160)의 데이터 저장 상태 정보 값(CSIX FIFO Almost Full[1:0])을 파악한 후 제어신호(정합 FIFO Read Control[1:0])를 상기 수신 메모리부(130)로 전송한다.
그리고, 상기 상태 생성부(190)는 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값(정합 FIFO Almost Full[1:0])을 수신한 후 상기 SPI4.2 수신 제어부(110)로 전송한다. 이 때, 상기 상태 생성부(190)에서 SPI4.2 수신 제어부(110)로 전송하는 상태 정보 값은 "00"(Starving), "01"(Hungry), "10"(Full) 중 어느 하나이다.
한편, 상기 CSIX 수신 제어부(210)는 상기 스위치 패브릭(2)으로부터 CSIX 데이터(RX DATA, RX SOF, RX Parity, 및 RX Clock)를 수신한 후 비트 변환된 CSIX 데이터(DATA[31:0], SOP, EOP, Valid[1:0], Mod[1:0])를 상기 제 2 비트 변환부(220)로 전송하는 한편, 임시 저장되는 CSIX 데이터의 저장 상태 정보 값을 판단한 후 상기 제 1 정합부(100)와 제 4 FIFO 리드 제어부(270)로 제어신호(CSIX RX FIFO Empty 정보[1:0])를 전송한다.
그러면, 상기 제 2 비트 변환부(220)는 상기 CSIX 수신 제어부(210)로부터 CSIX 데이터(DATA[31:0], SOP, EOP, Valid[1:0], Mod[1:0])를 수신한 후 수신된 CSIX 데이터를 SPI4.2 데이터로 비트를 변환한 후 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod3[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod3[3:0])를 각각 분리하여 전송 메모리부(230)로 전송한다.
이어서, 상기 전송 메모리부(230)는 상기 제 2 비트 변환부(220)로부터 전송되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod1[3:0])를 데이터 메모리(2301)에 임시 저장한 후 어드레스 발생부(240)로 전송하며, 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod1[3:0])를 제어정보 메모리(2302)에 임시 저장한 후 어드레스 발생부(240)로 전송한다. 이 때, 제어정보 메모리(2302)에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리(2301)에 저장된 유효 데이터정보 보다 우선하여 처리한다.
그러면, 상기 어드레스 발생부(240)는 상기 전송 메모리부(230)로부터 수신되는 유효 데이터정보(DATA[127:0], SOP, EOP, DATA_Valid, Mod3[3:0])와 유효 제어정보(DATA[127:0], SOP, EOP, Traffic_Control_Valid, Mod3[3:0])에 채널 어드레스를 생성한 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, ADDRESS, Mod3[3:0])를 SPI4.2 송신 제어부(250)로 전송한다.
이어서, 상기 SPI4.2 송신 제어부(250)는 상기 어드레스 발생부(240)를 통해 SPI4.2 데이터(DATA[127:0], SOP, EOP, Valid, ADDRESS, Mod3[3:0])를 수신한 후 16 바이트 단위로 SPI4.2 데이터(SPI4.2 Src Data[15:0])와 SPI4.2 Src CNTL)를 네 트워크 프로세서(1)로 전송한다. 이 때, 상기 SPI4.2 송신 제어부(250)는 상기 네트워크 프로세서(1)로부터 수신한 데이터 저장 상태 정보 값(SPI4.2 Src Status)을 제 3 FIFO 리드 제어부(260)로 전송한다.
한편, 상기 제 3 FIFO 리드 제어부(260)는 상기 SPI4.2 송신 제어부(250)를 통해 상기 네트워크 프로세서(1)의 데이터 저장 상태 정보 값(SPI4.2 TX FIFO Almost Full 정보)을 수신함과 동시에 상기 전송 메모리부(230)의 데이터 저장 상태 정보 값(정합 FIFO Empty[1:0])을 수신한 후 그에 상응한 제어신호(정합 FIFO Read Control[1:0])를 상기 전송 메모리부(230)로 전송한다.
또한, 상기 제 4 FIFO 리드 제어부(270)는 상기 전송 메모리부(230)의 데이터 저장 상태 정보 값(정합 FIFO Almost Full[1:0])과 상기 CSIX 수신 제어부(210)의 데이터 저장 상태 정보 값(CSIX RX FIFO Empty 정보[1:0])을 파악한 후 제어신호(CSIX FIFO Read Control[1:0])를 상기 SPI4.2 송신 제어부(250)로 전송한다.
그러면, 상기와 같은 구성을 가지는 IP 네트워크를 이용한 디지털 방송 시스템에서 EPG 데이터 송/수신 처리 방법에 대해 도 5 내지 도 7을 참조하여 설명하기로 한다.
먼저, 상기 네트워크 프로세서(1)로부터 수신되는 SPI4.2 데이터를 임시 저장한 후 CSIX 데이터로 변환하여 전송한다(S1).
이하, 하기에서는 상술한 제 1 단계(S1)의 세부 동작과정에 대해 도 6을 참조하여 좀 더 상세히 설명하기로 한다.
먼저, 상기 네트워크 프로세서(1)로부터 SPI4.2 데이터를 수신하여 임시 저장한다(S11). 이 때, 상기 단계(S11)는, 저장되는 SPI4.2 데이터의 저장 상태 정보 값을 나타내는 제어 신호를 상기 네트워크 프로세서(1)와 제 1 FIFO 리드 제어부(170)로 각각 전송한다(S111).
그러면, 수신된 SPI4.2 데이터의 설정된 어드레스 번지를 확인한 후 유효 데이터정보와 유효 제어정보를 분리하한다(S12).
이어서, 유효 데이터정보와 유효 제어정보를 각각 임시 저장한다(S13). 이 때, 상기 단계(S13)는, 유효 제어 정보가 저장되어 있을 경우 유효 데이터정보 보다 우선하여 처리한다.
이하, 하기에서는 상술한 제 13 단계(S13)의 세부 동작과정에 대해 좀 더 상세히 설명하기로 한다.
먼저, 상기 어드레스 해석부(120)로부터 수신되는 유효 데이터정보를 임시 저장한 후 패킷 길이 계수부(140)와 제 1 비트 변환부(150)로 전송한다(S131).
한편, 상기 어드레스 해석부(120)로부터 수신되는 유효 제어정보를 임시 저장한 후 패킷 길이 계수부(140)와 제 1 비트 변환부(150)로 전송한다(S132).
그러면, 패킷의 길이를 계수하여 패킷의 길이 정보를 제공한다(S14).
상기 단계(S14)와 동시에 유효 데이터정보와 유효 제어정보의 전송 비트를 변환한다(S15).
이어서, 패킷의 길이 정보를 수신함과 동시에 유효 데이터정보 또는 유효 제어정보를 CSIX 데이터로 변환하여 스위치 패브릭(2)으로 전송한다(S16).
한편, 상기 제 1 정합 단계(S1)는, 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값과 상기 SPI4.2 수신 제어부(110)의 데이터 저장 상태 정보 값을 파악한 후 그에 상응한 제어신호를 상기 SPI4.2 수신 제어부(110)로 전송한다(S101).
또한, 상기 제 1 정합 단계(S1)는, 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값과 상기 CSIX 송신 제어부(160)의 데이터 저장 상태 정보 값을 파악한 후 우선 순위로 유효 제어정보를 전송하도록 제어신호를 상기 수신 메모리부(130)로 전송단계(S102).
반면에, 상기 제 1 정합 단계(S1)는, 상기 수신 메모리부(130)의 데이터 저장 상태 정보 값을 수신한 후 상기 SPI4.2 수신 제어부(110)로 전송한다(S103)를 더 포함한다. 이 때, 상기 단계(S103)는, "00"(Starving), "01"(Hungry), 및 "10"(Full) 중 어느 하나이다.
한편, 상기 스위치 패브릭(2)으로부터 수신되는 CSIX 데이터를 임시 저장한 후 SPI4.2 데이터로 변환하여 네트워크 프로세서(1)로 전송한다(S2).
이하, 하기에서는 상술한 제 2 단계(S2)의 세부 동작과정에 대해 도 7을 참조하여 좀 더 상세히 설명하기로 한다.
먼저, 상기 스위치 패브릭(2)으로부터 CSIX 데이터를 수신하여 임시 저장한다(S21). 한편, 상기 단계(S21)는, 임시 저장되는 CSIX 데이터의 저장 상태 정보 값을 판단한 후 상기 제 1 정합부(100)와 제 4 FIFO 리드 제어부(270)로 제어신 호를 전송한다(S211).
이어서, 상기 전송 메모리부(230)의 데이터 저장 상태 정보 값과 상기 CSIX 수신 제어부(210)의 데이터 저장 상태 정보 값을 파악한 후 제어신호를 상기 SPI4.2 송신 제어부(250)로 전송한다(S212).
이어서, CSIX 데이터의 유효 데이터정보와 유효 제어정보를 각각 분리하는 동시에 비트를 변환한다(S22).
그러면, 비트 변환된 유효 데이터정보와 유효 제어정보를 각각 임시 저장한다(S23). 이 때, 상기 단계(S23)는, 제어정보 메모리(2302)에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리(2301)에 저장된 유효 데이터정보 보다 우선하여 처리한다.
이하, 하기에서는 상술한 제 23 단계(S23)의 세부 동작과정에 대해 좀 더 상세히 설명하기로 한다.
먼저, 상기 제 2 비트 변환부(220)로부터 전송되는 유효 데이터정보를 임시 저장한 후 어드레스 발생부(240)로 전송한다(S231).
한편, 유효 제어정보를 임시 저장한 후 어드레스 발생부(240)로 전송한다(S232).
이어서, 임시 저장된 유효 데이터정보 또는 유효 제어정보에 채널 어드레스를 생성한다(S24).
이 후, 생성된 SPI4.2 데이터를 네트워크 프로세서(1)로 전송한다(S25). 한편, 상기 단계(S25)는 상기 네트워크 프로세서(1)로부터 수신한 데이터 저장 상 태 정보 값을 제 3 FIFO 리드 제어부(260)로 전송한다(S251).
상기 SPI4.2 송신 제어부(250)를 통해 상기 네트워크 프로세서(1)의 데이터 저장 상태 정보 값을 수신함과 동시에 상기 전송 메모리부(230)의 데이터 저장 상태 정보 값을 수신한 후 그에 상응한 제어신호를 상기 전송 메모리부(230)로 전송한다(S252).
이상에서 본 발명은 기재된 구체적인 실시예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
상술한 바와 같이 본 발명에 의한 SPI4.2와 공통 스위치 인터페이스 정합 장치 및 방법에 의하면, SPI4.2를 이용하는 네트워크 프로세서의 트래픽 관리자 기능 칩(Chip)과 CSIX를 이용하는 스위치간에 원활한 데이터의 송/수신이 가능하게 하는 뛰어난 효과가 있다.
그 뿐만 아니라, 메모리를 데이터와 트래픽 제어용으로 구분하여 트래픽 제어용 데이터 발생시 우선적으로 처리할 수 있는 또 다른 뛰어난 효과가 있다.

Claims (32)

  1. 네트워크 프로세서의 SPI4.2 인터페이스와 스위치 패브릭의 공통 스위치 인터페이스 정합장치에 있어서,
    네트워크 프로세서로부터 수신되는 SPI4.2 데이터를 임시 저장한 후, SPI4.2 데이터에서 유효 데이터 정보와 유효 제어정보를 각각 분리하고 분리된 유효 데이터 정보와 유효 제어정보를 각각 CSIX 데이터로 변환하여 설정된 우선순위에 따라 상기 변환된 유효 데이터 정보와 유효 제어정보를 스위치 패브릭으로 전송하는 제 1 정합부; 및
    상기 스위치 패브릭으로부터 수신되는 CSIX 데이터를 임시 저장한 후, CSIX 데이터에서 유효 데이터 정보와 유효 제어정보를 각각 분리하고 분리된 유효 데이터 정보와 유효 제어정보를 각각 SPI4.2 데이터로 변환하여 설정된 우선순위에 따라 상기 변환된 유효 데이터 정보와 유효 제어정보를 네트워크 프로세서로 전송하는 제 2 정합부를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  2. 제 1항에 있어서,
    상기 제 1 정합부는,
    상기 네트워크 프로세서로부터 SPI4.2 데이터를 수신하여 임시 저장한 후 전송하는 SPI4.2 수신 제어부;
    상기 SPI4.2 수신 제어부로부터 수신되는 SPI4.2 데이터의 설정된 어드레스 번지를 확인한 후 유효 데이터정보와 유효 제어정보를 분리하여 각각 전송하는 어드레스 해석부;
    상기 어드레스 해석부로부터 수신되는 유효 데이터정보와 유효 제어정보를 각각 저장한 후 전송하는 수신 메모리부;
    상기 수신 메모리부를 통해 수신되는 데이터의 길이를 계수하여 패킷의 길이 정보를 제공하는 패킷 길이 계수부;
    상기 수신 메모리부를 통해 수신되는 유효 데이터정보와 유효 제어정보의 전송 비트를 변환하여 전송하는 제 1 비트 변환부; 및
    상기 패킷 길이 계수기로부터 패킷의 길이 정보를 수신함과 동시에 상기 제 1 비트 변환부로부터 유효 데이터정보 또는 유효 제어정보를 수신한 후 스위치 패브릭으로 전송하는 CSIX 송신 제어부를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  3. 제 2항에 있어서,
    상기 제 1 정합부는, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 SPI4.2 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 그에 상응한 제어신호를 상기 SPI4.2 수신 제어부로 전송하는 제 1 FIFO 리드 제어부를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제 1 정합부는, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 송신 제어부의 데이터 저장 상태 정보 값을 파악한 후 우선 순위로 유효 제어정보를 전송하도록 제어신호를 상기 수신 메모리부로 전송하는 제 2 FIFO 리드 제어부를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  5. 제 4항에 있어서,
    상기 제 1 정합부는, 상기 수신 메모리부의 데이터 저장 상태 정보 값을 수신한 후 상기 SPI4.2 수신 제어부로 전송하는 상태 생성부를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  6. 제 2항에 있어서,
    상기 SPI4.2 수신 제어부는, 저장되는 SPI4.2 데이터의 저장 상태 정보 값을 나타내는 제어 신호를 상기 네트워크 프로세서와 제 1 FIFO 리드 제어부로 각각 전송하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  7. 제 2항에 있어서,
    상기 수신 메모리부는, 상기 어드레스 해석부로부터 수신되는 유효 데이터정보를 임시 저장한 후 상기 패킷 길이 계수부와 상기 제 1 비트 변환부로 전송하는 데이터 메모리와, 상기 어드레스 해석부로부터 수신되는 유효 제어정보를 임시 저 장한 후 상기 패킷 길이 계수부와 상기 제 1 비트 변환부로 전송하는 제어정보 메모리를 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  8. 제 2항에 있어서,
    상기 수신 메모리부는, 제어정보 메모리에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리에 저장된 유효 데이터정보 보다 우선 리딩되는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  9. 제 5항에 있어서,
    상기 상태 생성부에서 SPI4.2 수신 제어부로 전송하는 상태 정보 값은 "00"(Starving), "01"(Hungry), "10"(Full) 중 어느 하나인 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  10. 제 1항에 있어서,
    상기 제 2 정합부는,
    상기 스위치 패브릭으로부터 CSIX 데이터를 수신한 후 전송하는 CSIX 수신 제어부;
    상기 CSIX 수신 제어부로부터 CSIX 데이터를 수신한 후 그 수신된 CSIX 데이터의 유효 데이터정보와 유효 제어정보를 각각 분리하는 동시에 비트를 변환하여 전송하는 제 2 비트 변환부;
    상기 제 2 비트 변환부로부터 전송되는 유효 데이터정보와 유효 제어정보를 각각 임시 저장한 후 전송하는 전송 메모리부;
    상기 전송 메모리부로부터 수신되는 유효 데이터정보 또는 유효 제어정보에 채널 어드레스를 생성한 후 전송하는 어드레스 발생부; 및
    상기 어드레스 발생부를 통해 데이터를 수신한 후 이를 네트워크 프로세서로 전송하는 SPI4.2 송신 제어부를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  11. 제 10항에 있어서,
    상기 제 2 정합부는,
    상기 SPI4.2 송신 제어부를 통해 상기 네트워크 프로세서의 데이터 저장 상태 정보 값을 수신함과 동시에 상기 전송 메모리부의 데이터 저장 상태 정보 값을 수신한 후 그에 상응한 제어신호를 상기 전송 메모리부로 전송하는 제 3 FIFO 리드 제어부를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  12. 제 10항 또는 제 11항에 있어서,
    상기 제 2 정합부는, 상기 전송 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 제어신호를 상기 SPI4.2 송신 제어부로 전송하는 제 4 FIFO 리드 제어부를 더 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  13. 제 10항에 있어서,
    상기 SPI4.2 송신 제어부는, 상기 네트워크 프로세서로부터 수신한 데이터 저장 상태 정보 값을 제 3 FIFO 리드 제어부로 전송하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  14. 제 10항에 있어서,
    상기 CSIX 수신 제어부는, 임시 저장되는 CSIX 데이터의 저장 상태 정보 값을 판단한 후 상기 제 1 정합부와 제 4 FIFO 리드 제어부로 제어신호를 전송하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  15. 제 10항에 있어서,
    상기 전송 메모리부는, 상기 제 2 비트 변환부로부터 전송되는 유효 데이터정보를 임시 저장한 후 어드레스 발생부로 전송하는 데이터 메모리와, 유효 제어정보를 임시 저장한 후 어드레스 발생부로 전송하는 제어정보 메모리를 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  16. 제 10항 또는 제 15항에 있어서,
    상기 수신 메모리부는, 제어정보 메모리에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리에 저장된 유효 데이터정보 보다 우선 리딩되는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 장치.
  17. SPI4.2 인터페이스와 공통 스위치 인터페이스 정합방법에 있어서,
    네트워크 프로세서로부터 수신되는 SPI4.2 데이터를 임시 저장한 후, SPI4.2데이터에서 유효 데이터 정보와 유효 제어정보를 각각 분리하고 분리된 유효 데이터 정보와 유효 제어정보를 각각 CSIX 데이터로 변환하여 설정된 우선순위에 따라 상기 변환된 유효 데이터 정보와 유효 제어정보를 스위치 패브릭으로 전송하는 제 1 정합 단계; 및
    상기 스위치 패브릭으로부터 수신되는 CSIX 데이터를 임시 저장한 후, CSIX데이터에서 유효 데이터 정보와 유효 제어정보를 각각 분리하고 분리된 유효 데이터 정보와 유효 제어정보를 각각 SPI4.2 데이터로 변환하여 설정된 우선순위에 따라 상기 변환된 유효 데이터 정보와 유효 제어정보를 네트워크 프로세서로 전송하는 제 2 정합 단계를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  18. 제 17항에 있어서,
    상기 제 1 정합 단계는,
    상기 네트워크 프로세서로부터 SPI4.2 데이터를 수신하여 임시 저장하는 단계;
    수신된 SPI4.2 데이터의 설정된 어드레스 번지를 확인한 후 유효 데이터정보와 유효 제어정보를 분리하는 단계;
    유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계;
    유효 데이터정보와 유효 제어정보의 길이를 계수하여 패킷의 길이 정보를 제공하는 단계;
    임시 저장된 유효 데이터정보와 유효 제어정보의 전송 비트를 각각 변환하는 단계; 및
    패킷의 길이 정보를 수신함과 동시에 유효 데이터정보 또는 유효 제어정보를 CSIX 데이터로 변환하여 전송하는 단계를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  19. 제 18항에 있어서,
    상기 제 1 정합 단계는, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 SPI4.2 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 그에 상응한 제어신호를 상기 SPI4.2 수신 제어부로 전송하는 단계를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  20. 제 18항 또는 제 19항에 있어서,
    상기 제 1 정합 단계는, 상기 수신 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 송신 제어부의 데이터 저장 상태 정보 값을 파악한 후 우선 순위로 유효 제어정보를 전송하도록 제어신호를 상기 수신 메모리부로 전송하는 단계를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  21. 제 20항에 있어서,
    상기 제 1 정합 단계는, 상기 수신 메모리부의 데이터 저장 상태 정보 값을 수신한 후 상기 SPI4.2 수신 제어부로 전송하는 단계를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  22. 제 18항에 있어서,
    SPI4.2 데이터를 수신하여 어드레스 해석부로 전송하는 단계는, 저장되는 SPI4.2 데이터의 저장 상태 정보 값을 나타내는 제어 신호를 상기 네트워크 프로세서와 제 1 FIFO 리드 제어부로 각각 전송하는 단계를 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  23. 제 18항에 있어서,
    상기 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계는, 상기 어드레스 해석부로부터 수신되는 유효 데이터정보를 임시 저장한 후 패킷 길이 계수부와 제 1 비트 변환부로 전송하는 단계; 및
    상기 어드레스 해석부로부터 수신되는 유효 제어정보를 임시 저장한 후 패킷 길이 계수부와 제 1 비트 변환부로 전송하는 단계를 더 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  24. 제 18항에 있어서,
    상기 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계는, 제어정보 메모리에 유효 제어 정보가 저장되어 있을 경우 데이터 메모리에 저장된 유효 데이터정보 보다 우선 리딩하는 단계를 더 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  25. 제 21항에 있어서,
    상태 정보 값을 상기 SPI4.2로 전송하는 단계는, "00"(Starving), "01"(Hungry), 및 "10"(Full) 중 어느 하나인 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  26. 제 17항에 있어서,
    상기 제 2 정합 단계는,
    상기 스위치 패브릭으로부터 CSIX 데이터를 수신하여 임시 저장하는 단계;
    CSIX 데이터의 유효 데이터정보와 유효 제어정보를 각각 분리하는 동시에 비트를 변환하는 단계;
    비트가 변환된 유효 데이터정보와 유효 제어정보를 각각 임시 저장하는 단계;
    임시 저장된 유효 데이터정보 또는 유효 제어정보에 채널 어드레스를 생성하는 단계; 및
    생성된 SPI4.2 데이터를 네트워크 프로세서로 전송하는 단계를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  27. 제 26항에 있어서,
    상기 제 2 정합 단계는,
    상기 SPI4.2 송신 제어부를 통해 상기 네트워크 프로세서의 데이터 저장 상태 정보 값을 수신함과 동시에 상기 전송 메모리부의 데이터 저장 상태 정보 값을 수신한 후 그에 상응한 제어신호를 상기 전송 메모리부로 전송하는 단계를 더 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  28. 제 26항 또는 제 27항에 있어서,
    상기 제 2 정합 단계는, 상기 전송 메모리부의 데이터 저장 상태 정보 값과 상기 CSIX 수신 제어부의 데이터 저장 상태 정보 값을 파악한 후 제어신호를 상기 SPI4.2 송신 제어부로 전송하는 단계를 더 포함하는 것을 특징으로 하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  29. 제 26항에 있어서,
    SPI4.2 데이터를 수신하여 네트워크 프로세서로 전송하는 단계는, 상기 네트워크 프로세서로부터 수신한 데이터 저장 상태 정보 값을 제 3 FIFO 리드 제어부로 전송하는 더 단계를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
  30. 제 26항에 있어서,
    CSIX 데이터를 수신한 후 제 2 비트 변환부로 전송하는 단계는, 임시 저장되는 CSIX 데이터의 저장 상태 정보 값을 판단한 후 상기 제 1 정합부와 제 4 FIFO 리드 제어부로 제어신호를 전송하는 단계를 포함하는 SPI4.2와 공통 스위치 인터페이스 정합 방법.
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