KR101106136B1 - Method of fabricating semiconductor substarte and method of fabricating lighe emitting device - Google Patents

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KR101106136B1 KR1020090079429A KR20090079429A KR101106136B1 KR 101106136 B1 KR101106136 B1 KR 101106136B1 KR 1020090079429 A KR1020090079429 A KR 1020090079429A KR 20090079429 A KR20090079429 A KR 20090079429A KR 101106136 B1 KR101106136 B1 KR 101106136B1
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Abstract

반도체 기판 제조 방법 및 발광 소자 제조 방법이 개시된다. 본 발명의 일 실시 형태에 의하면, 반도체 기판의 제조 방법은 기판상에 제1의 반도체층을 형성하고, 상기 제1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고, 화학 용액을 사용하여 상기 제1 반도체층의 적어도 일부를 식각하여 상기 제2의 반도체층으로부터 상기 기판을 박리하는 것을 포함한다. 이에 따라, 레이저를 사용하여 성장 기판을 분리할 필요가 없어 기판 제조 비용을 감소시킬 수 있다.Disclosed are a semiconductor substrate manufacturing method and a light emitting device manufacturing method. According to one embodiment of the present invention, in a method of manufacturing a semiconductor substrate, a first semiconductor layer is formed on a substrate, a metal material layer is formed in a pattern shape on the first semiconductor layer, and the first semiconductor layer is formed on the first semiconductor layer. And forming a second semiconductor layer on the metallic material layer, forming a cavity in the first semiconductor layer below the metallic material layer, and using a chemical solution to at least a portion of the first semiconductor layer. Etching to remove the substrate from the second semiconductor layer. Accordingly, there is no need to separate the growth substrate using a laser, thereby reducing the substrate manufacturing cost.

Description

반도체 기판 제조 방법 및 발광 소자 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR SUBSTARTE AND METHOD OF FABRICATING LIGHE EMITTING DEVICE}Method of manufacturing semiconductor substrate and method of manufacturing light emitting device {METHOD OF FABRICATING SEMICONDUCTOR SUBSTARTE AND METHOD OF FABRICATING LIGHE EMITTING DEVICE}

 본 발명은, 반도체 기판 제조 방법 및 발광 소자 제조 방법에 관한 것으로, 특히, 신규한 성장 기판의 박리 방법을 이용한 반도체 기판 제조 방법 및 발광 소자 제조 방법에 관한 것이다.The present invention relates to a semiconductor substrate manufacturing method and a light emitting device manufacturing method, and more particularly, to a semiconductor substrate manufacturing method and a light emitting device manufacturing method using a novel peeling method of a growth substrate.

질화 갈륨(GaN)계 반도체를 이용한 발광 다이오드(이하, LED라고 한다)는, 신호기나 액정 패널의 백라이트 등의 여러 가지 기기로 이용되고 있다. LED의 발광 효율은, 결정의 전위 밀도, 결함에 영향을 받는다고 알려져 있다. GaN계 반도체의 결정 성장은, 사파이어 등의 이종 기판상에서 행해지지만, GaN층과 기판 사이의 격자 부정합 및 열 팽창 계수의 불일치가 발생해, 고전위 밀도나 결함의 증대를 가져온다고 여겨지고 있다.BACKGROUND OF THE INVENTION Light emitting diodes (hereinafter referred to as LEDs) using gallium nitride (GaN) -based semiconductors have been used in various devices such as signal signals and backlights of liquid crystal panels. It is known that the luminous efficiency of LED is influenced by dislocation density and defect of a crystal. Crystal growth of GaN-based semiconductors is performed on dissimilar substrates such as sapphire, but it is considered that lattice mismatch and mismatch of thermal expansion coefficients occur between the GaN layer and the substrate, leading to an increase in high potential density and defects.

여기서, GaN계 반도체의 결정 성장은, GaN 기판 등의 동종 재료의 기판상에서 실시하는 것이 바람직하다. 한편, GaN는 질소의 해리율이 높은 점 등에 의해 GaN 융액의 형성이 어렵고, GaN 기판의 제조를 곤란하게 하고 있다. 또, GaN 기판용으로 성장시킨 GaN 벌크 결정을 GaN 기판으로서 박리하기 위해, 기계 연마나 레 이저 박리 등이 이용되고 있지만, 실용적인 사이즈의 GaN 기판을 재현해 내기에는 매우 곤란했다. 특히, 레이저를 이용한 박리는 방대한 시간을 필요로 해, GaN 기판의 비용을 상승시키는 원인이 되고 있다.Here, it is preferable to perform crystal growth of a GaN type semiconductor on the board | substrate of the same material, such as a GaN substrate. On the other hand, GaN is difficult to form a GaN melt due to the high dissociation rate of nitrogen, etc., making it difficult to manufacture a GaN substrate. In order to peel GaN bulk crystals grown for GaN substrates as GaN substrates, mechanical polishing and laser peeling are used, but it is very difficult to reproduce practically sized GaN substrates. In particular, peeling using a laser requires a large amount of time, causing a cost increase of the GaN substrate.

또, 논문 "Polycrystalline GaN for light emitter and field electron emitter applications" S. Hasegawa, S. Nishida, T. Yamashita, H. Asahi, Thin Solid Films 487 (2005) 260-267에서는, 석영 기판상, W, Mo, Ta, 및 Nb의 고융점 금속 기판상, 및 Si 기판상의 각각에, 플라즈마 분자선 에피택시(plasma assisted molecular beam epitaxy)를 이용해 GaN를 결정 성장시키는 예를 보여주고 있다.In addition, in the paper "Polycrystalline GaN for light emitter and field electron emitter applications" S. Hasegawa, S. Nishida, T. Yamashita, H. Asahi, Thin Solid Films 487 (2005) 260-267, W, Mo An example of crystal growth of GaN using plasma assisted molecular beam epitaxy on high melting point metal substrates of Ta, Ta, and Nb, and on Si substrates is shown.

그러나, 위에서 설명한 바와 같이, GaN 기판의 제조는 매우 곤란하고 비용도 비싸기 때문에, LED나 레이저 다이오드 등의 발광 소자는, 사파이어 등의 이종 기판상에서 GaN층을 성장시켜 제조되는 경우가 많다. 그러나 앞서 말한 고전위 밀도나 결함의 증대에 의해, LED의 발광 성능의 향상을 방해하고 있다. 게다가, 사파이어 기판은 GaN 기판에 비해 열전도율이 낮고, 소자의 열방열성을 저하시킨다. 이것은 LED나 레이저 다이오드를 제조하는 경우, 장기 수명화를 방해하는 원인이 된다.However, as described above, the manufacture of GaN substrates is very difficult and expensive, so that light emitting devices such as LEDs and laser diodes are often manufactured by growing GaN layers on dissimilar substrates such as sapphire. However, the increase in the high potential density and defects described above hinders the improvement of the light emitting performance of the LED. In addition, the sapphire substrate has a lower thermal conductivity than the GaN substrate and lowers the heat radiation of the device. This causes the long life of the LED or laser diode to be prevented.

한편, 사파이어가 갖는 문제점을 해결하기 위해, 이들 이종 기판을 성장 기판으로 이용하여 GaN층을 성장시킨 후, 2차 기판을 부착하고, 엑시머 레이저를 이용하여 성장 기판인 사파이어와 GaN층의 계면에서 GaN층을 국부적으로 분해하여 사파이어를 제거하는 레이저 리프트 오프 방법이 개발되고 있다.In order to solve the problem of sapphire, on the other hand, after growing the GaN layer using these dissimilar substrates as a growth substrate, a secondary substrate is attached, and using an excimer laser, GaN at the interface between the sapphire and the GaN layer, which is a growth substrate, is grown. Laser lift-off methods have been developed to locally decompose the layer to remove sapphire.

그러나, 앞에서 설명한 바와 같이, 레이저를 이용한 성장 기판의 박리는 방 대한 시간을 필요로 해, 발광 소자의 제조 비용을 상승시킨다. 또한, 사파이어를 통해 레이저를 조사하기 위해서는 사파이어의 레이저 투과도를 높일 필요가 있어, 사파이어의 노출면을 폴리싱해야 한다. 이 때문에, 사파이어의 두께가 얇아져 다시 사용하기에 부적합하게 된다.However, as described above, peeling of the growth substrate using a laser requires a large amount of time, thereby increasing the manufacturing cost of the light emitting element. In addition, in order to irradiate a laser through sapphire, it is necessary to increase the laser transmittance of sapphire and polish the exposed surface of sapphire. For this reason, the thickness of sapphire becomes thin and it is unsuitable to use again.

본 발명이 해결하려고 하는 기술적 과제는, 레이저를 사용함이 없이 성장 기판을 제거할 수 있는 반도체 기판 제조 방법 및 발광 소자 제조 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor substrate manufacturing method and a light emitting device manufacturing method that can remove the growth substrate without using a laser.

본 발명이 해결하고자 하는 기술적 과제는, 성장 기판을 폴리싱할 필요가 없어 성장 기판의 재사용이 가능한 반도체 기판 제조 방법 및 발광 소자 제조 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a semiconductor substrate manufacturing method and a light emitting device manufacturing method capable of reusing the growth substrate without the need to polish the growth substrate.

본 발명의 일 실시 형태에 의하면, 반도체 기판의 제조 방법이 제공된다. 이 방법은 기판상에 제1의 반도체층을 형성하고, 상기 제1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고, 화학 용액을 사용하여 상기 제1 반도체층의 적어도 일부를 식각하여 상기 제2의 반도체층으로부터 상기 기판을 박리하는 것을 포함한다.According to one Embodiment of this invention, the manufacturing method of a semiconductor substrate is provided. The method forms a first semiconductor layer on a substrate, forms a metallic material layer in a pattern shape on the first semiconductor layer, and forms a second semiconductor layer on the first semiconductor layer and on the metallic material layer. And forming a cavity in the first semiconductor layer below the metallic material layer, and etching at least a portion of the first semiconductor layer using a chemical solution to form the substrate from the second semiconductor layer. It includes peeling off.

상기 금속성 재료층은, 상기 제1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고, 상기 제2의 반도체층은, 상기 금속성 재료층을 덮는 두께로 형성한다.The metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, and the second semiconductor layer is formed to a thickness covering the metallic material layer.

또한, 상기 금속성 재료층은, 산화막을 가지며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성하는 것이 바람직하다.In addition, the metallic material layer has an oxide film, and the oxide film preferably forms a mask for the first semiconductor layer.

상기 금속성 재료층은, 상기 제1의 반도체층 및 상기 제2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.The metallic material layer may be formed to a thickness in which a plurality of holes are formed through the first semiconductor layer and the second semiconductor layer.

또한, 상기 금속성 재료층은, 상기 제2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성한다.The metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature when the second semiconductor layer is formed.

또한, 상기 금속성 재료층은, 산화막을 가지며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성함과 함께, 상기 제1의 반도체층 및 상기 제2의 반도체층에 통하는 복수의 구멍을 형성하며, 상기 제2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제1의 반도체층을 상기 금속성 재료층 및 질소와 반응시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성할 수 있다.In addition, the metallic material layer has an oxide film, and the oxide film forms a mask for the first semiconductor layer and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer. And forming the second semiconductor layer by an organometallic vapor phase growth method, reacting the first semiconductor layer below the portion where the metallic material layer is formed with the metallic material layer and nitrogen to form the plurality of holes. Can be evaporated from to form the cavity.

상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 100㎚ 범위 내에 있고, 상기 제1의 반도체층상에 형성 후, 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.The metallic material layer is tantalum and has a film thickness in a range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.

또한, 상기 금속성 재료층은 Ta, Pt, Ni 및 Cr으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.In addition, the metallic material layer may include any one or two or more selected from the group consisting of Ta, Pt, Ni, and Cr.

또한, 상기 기판은, 사파이어 기판 또는 실리콘계 기판일 수 있다.In addition, the substrate may be a sapphire substrate or a silicon-based substrate.

한편, 상기 화학 용액은 KOH, NaOH, H2PO4, HCL 및 H2SO4로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있으며, 상기 화학 용액을 이용하여 제1의 반도체 층을 식각하는 것은 습식 식각, 광 강화 화학 식각(photo enhanced chemical etch) 또는 광전 화학 식각(phot electrochemical etch)일 수 있다.Meanwhile, the chemical solution may include at least one selected from the group consisting of KOH, NaOH, H 2 PO 4 , HCL, and H 2 SO 4 , and etching the first semiconductor layer using the chemical solution is wet. It may be etching, photo enhanced chemical etch or photo electrochemical etch.

본 발명의 일 실시 형태에 의하면, 발광 소자 제조 방법이 제공된다. 이 방법은 제1 기판상에 제1의 반도체층을 형성하고, 상기 제1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고, 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고, 상기 제2의 반도체층상에 제1의 화합물 반도체층을 형성하고, 상기 제1의 화합물 반도체층상에 활성층을 형성하고, 상기 활성층상에 제2의 화합물 반도체층을 형성하고, 상기 제2의 화합물 반도체층상에 제2 기판을 부착하고, 화학 용액을 사용하여 상기 제1 반도체층의 적어도 일부를 식각하여 상기 제2의 반도체층으로부터 상기 기판을 박리하는 것을 포함한다.According to one embodiment of the present invention, a light emitting device manufacturing method is provided. The method comprises forming a first semiconductor layer on a first substrate, forming a metallic material layer in a pattern shape on the first semiconductor layer, and forming a second semiconductor on the first semiconductor layer and the metallic material layer. While forming a layer, a cavity is formed in the first semiconductor layer below the metallic material layer, a first compound semiconductor layer is formed on the second semiconductor layer, and the first compound semiconductor is formed. Forming an active layer on the layer, forming a second compound semiconductor layer on the active layer, attaching a second substrate on the second compound semiconductor layer, and removing at least a portion of the first semiconductor layer using a chemical solution. Etching to peel the substrate from the second semiconductor layer.

상기 금속성 재료층은, 상기 제1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고, 상기 제2의 반도체층은, 상기 금속성 재료층을 덮는 두께로 형성한다.The metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, and the second semiconductor layer is formed to a thickness covering the metallic material layer.

또한, 상기 금속성 재료층은, 산화막을 가지며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성하는 것이 바람직하다.In addition, the metallic material layer has an oxide film, and the oxide film preferably forms a mask for the first semiconductor layer.

상기 금속성 재료층은, 상기 제1의 반도체층 및 상기 제2의 반도체층에 통하는 복수의 구멍이 형성되는 두께로 형성될 수 있다.The metallic material layer may be formed to a thickness in which a plurality of holes are formed through the first semiconductor layer and the second semiconductor layer.

또한, 상기 금속성 재료층은, 상기 제2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성한다.The metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature when the second semiconductor layer is formed.

또한, 상기 금속성 재료층은, 산화막을 가지며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성함과 함께, 상기 제1의 반도체층 및 상기 제2의 반도체층에 통하는 복수의 구멍을 형성하며, 상기 제2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제1의 반도체층을 상기 금속성 재료층 및 질소와 반응시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성할 수 있다.In addition, the metallic material layer has an oxide film, and the oxide film forms a mask for the first semiconductor layer and forms a plurality of holes through the first semiconductor layer and the second semiconductor layer. And forming the second semiconductor layer by an organometallic vapor phase growth method, reacting the first semiconductor layer below the portion where the metallic material layer is formed with the metallic material layer and nitrogen to form the plurality of holes. Can be evaporated from to form the cavity.

상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 100㎚ 범위 내에 있고, 상기 제1의 반도체층상에 형성 후, 상기 탄탈의 표면이 산화탄탈로 감싸져 있을 수 있다.The metallic material layer is tantalum and has a film thickness in a range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum may be wrapped with tantalum oxide.

또한, 상기 금속성 재료층은 Ta, Pt, Ni 및 Cr으로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.In addition, the metallic material layer may include any one or two or more selected from the group consisting of Ta, Pt, Ni, and Cr.

또한, 상기 기판은, 사파이어 기판 또는 실리콘계 기판일 수 있다.In addition, the substrate may be a sapphire substrate or a silicon-based substrate.

한편, 상기 화학 용액은 KOH, NaOH, H2PO4, HCL 및 H2SO4로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있으며, 상기 화학 용액을 이용하여 제1의 반도체층을 식각하는 것은 습식 식각, 광 강화 화학 식각(photo enhanced chemical etch) 또는 광전 화학 식각(phot electrochemical etch)일 수 있다.Meanwhile, the chemical solution may include at least one selected from the group consisting of KOH, NaOH, H 2 PO 4 , HCL, and H 2 SO 4 , and etching the first semiconductor layer using the chemical solution is wet. It may be etching, photo enhanced chemical etch or photo electrochemical etch.

본 발명에 의하면, 성정 기판과 그 위에 형성된 반도체층 사이에 공동을 형성하고 상기 공동을 이용하여 화학 용액으로 반도체층을 식각함으로써 상기 기판을 쉽게 제거할 수 있다. 따라서, 레이저를 이용함이 없이 사파이어 등의 성장 기판을 제거할 수 있어 저비용으로 GaN 기판 등의 반도체 기판 및 발광 소자를 제조할 수 있다.According to the present invention, the substrate can be easily removed by forming a cavity between the growth substrate and the semiconductor layer formed thereon and etching the semiconductor layer with a chemical solution using the cavity. Therefore, growth substrates such as sapphire can be removed without using a laser, and semiconductor substrates such as GaN substrates and light emitting devices can be manufactured at low cost.

이하, 첨부한 도면에 근거하여 본 발명의 실시 형태에 대해 상세하게 설명한다. 또한, 이하에 기재한 실시 형태는 각각 본 발명의 한 형태에 지나지 않고, 본 발명은 이러한 실시 형태로 한정되는 것은 아니다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail based on attached drawing. In addition, embodiment described below is only one form of this invention, respectively, and this invention is not limited to this embodiment.

(실시 형태 1)(Embodiment 1)

도 1은, 실시 형태 1에 따른 반도체 기판(100)의 제조 방법의 개략을 나타내는 도면이다. 도 1의 (A)는 제1의 GaN층을 형성하는 공정을 나타내는 단면도, (B)는 Ta층을 형성하는 공정을 나타내는 단면도, (C)는 제2의 GaN층 및 공동의 형성 도중을 나타내는 단면도, (D)는 완성된 반도체 기판의 단면도이다.FIG. 1: is a figure which shows the outline of the manufacturing method of the semiconductor substrate 100 which concerns on Embodiment 1. As shown in FIG. 1A is a cross-sectional view showing a step of forming a first GaN layer, (B) is a cross-sectional view showing a step of forming a Ta layer, and (C) shows a middle of the formation of a second GaN layer and a cavity. Sectional drawing (D) is sectional drawing of a completed semiconductor substrate.

도 1 (A)에서, 101은 성장 기판으로서 사파이어(Al2O3) 기판이다. 우선, 사파이어 기판(101)상에 2㎛ 두께 정도의 제1의 GaN층(102)을 형성한다. 이 제1의 GaN층의 두께는 일례이며, 한정하는 것은 아니다.In FIG. 1A, 101 is a sapphire (Al 2 O 3 ) substrate as a growth substrate. First, a first GaN layer 102 having a thickness of about 2 μm is formed on the sapphire substrate 101. The thickness of this first GaN layer is an example and is not limited.

다음으로, 도 1 (B)에서, 제1의 GaN층(102)상에 EB(Electron Beam) 증착 및 리프트 오프를 이용해 50nm 두께 정도의 Ta층(금속성 재료층)(103)을 스트라이프 형상으로 5㎛ 폭, 5㎛ 간격으로 형성한다. 이 Ta층(103)의 형상, 두께, 폭, 간격은 일례이며, 한정하는 것은 아니다.Next, in FIG. 1B, a Ta layer (metallic material layer) 103 having a thickness of about 50 nm is formed into a stripe shape by using EB (Electron Beam) deposition and lift-off on the first GaN layer 102. It is formed at intervals of 5 m and 5 m. The shape, thickness, width, and spacing of this Ta layer 103 are examples and are not limited.

다음으로, 도 1 (C)에서, 제1의 GaN층(102)상 및 Ta층(103)상에 유기 금속 기상 성장법(이하, MOCVD법이라고 한다)을 이용해 제2의 GaN층(104)을 형성한다. 이 도 1 (C)는, 제2의 GaN층(104)의 형성 도중 상태를 나타내고 있다. 이 경우, GaN층의 N과 Ta가 결합해 TaN이 생기고, 이것이 다른 물질로 되어, 보다 N이 진한 기상 중으로 상승해 간다. 900℃ 이상에서 TaN은 불안정해 지고, 1000℃ 이상에서는 기화하여, 그 기화에 수반해 구멍이 깊어져 가고, 공동(102a)이 형성된다. GaN의 N은 TaN이 되지만, Ga가 남는다. 이 Ga는, 기상 성장 중에 퇴적하는 Ga와 같은 것이므로, 원료로 사용된다. 그러나 Ta막 위에 GaN를 성장시킨 예가 있다. 상기 비특허 문헌1에서는, Ta층(103)의 표면은 Ta 만이 아니고, 뒤에서 기술하겠지만, 공기 중에서 처리됨에 의해, Ta2O5가 되어 있을 가능성이 있다고 판명되었다.Next, in FIG. 1C, the second GaN layer 104 is formed on the first GaN layer 102 and the Ta layer 103 by using an organometallic gas phase growth method (hereinafter referred to as MOCVD method). To form. FIG. 1C shows a state in which the second GaN layer 104 is formed. In this case, N and Ta of the GaN layer combine to form TaN, which becomes a different material, and the N rises in a darker gas phase. TaN becomes unstable at 900 degreeC or more, vaporizes at 1000 degreeC or more, and a hole deepens with the vaporization, and the cavity 102a is formed. N of GaN becomes TaN, but Ga remains. Since Ga is the same as Ga deposited during gas phase growth, it is used as a raw material. However, there is an example in which GaN is grown on a Ta film. In the non-patent document 1, the surface of the Ta layer 103 is not only Ta but, as will be described later, it has been found that the surface of the Ta layer 103 may be Ta 2 O 5 by being treated in air.

한편, 상기 제2의 GaN층(104)은 Ta층(103)의 1/2배 이상 형성될 수 있으며, 기판으로서의 사용을 위해 1000㎛ 미만으로 형성될 수 있다.On the other hand, the second GaN layer 104 may be formed at 1/2 times or more than the Ta layer 103, and may be formed to be less than 1000 μm for use as a substrate.

다음으로, 도 1 (D)에 있어서, 제2의 GaN층(104)의 형성이 종료하여, 반도체 기판(100)이 완성된다. MOCVD법에 의해 제2의 GaN층(104)의 형성을 진행시키면, 도면 중에 나타나듯이, Ta층(103)의 하층에 있는 제1의 GaN층(102)의 에칭이 진행되어, 공동(102a)의 형성 영역도 거의 사파이어 기판(101)상까지 확대된다. 또, 제2의 GaN층(104)의 성장과 함께, 제1의 GaN층(102)의 성장도 진행되기 때문에, 도 1에 나타나듯이 기판 표면은 평탄화된다. 이 때문에, 본 실시 형태 1의 반도체 기판(100)에서는, 기판 표면을 평탄화하는 공정을 생략하는 것이 가능하다.Next, in FIG. 1D, the formation of the second GaN layer 104 is completed to complete the semiconductor substrate 100. When the formation of the second GaN layer 104 is advanced by the MOCVD method, as shown in the figure, etching of the first GaN layer 102 under the Ta layer 103 proceeds and the cavity 102a is carried out. The formation region of is also enlarged almost on the sapphire substrate 101. In addition, since the growth of the first GaN layer 102 also proceeds with the growth of the second GaN layer 104, the substrate surface is planarized as shown in FIG. 1. For this reason, in the semiconductor substrate 100 of this Embodiment 1, the process of planarizing a substrate surface can be abbreviate | omitted.

다음으로, 도 1 (E)에 있어서, 사파이어 기판(101)을 박리한다. 계속해서 도 1 (F)에 있어서, 박리한 제1의 GaN층(102)을 연마하는 것에 의해, GaN 기판(100)을 얻을 수 있다. 이 GaN 기판(100)의 도면 중 표면 측에 Si나 SiC 등의 실리콘계 기판을 붙여 아래면 측을 평탄 가공하여, 소자 제조용의 반도체 기판으로 해도 좋다. 또한, 사파이어 기판(101)을 박리하는 경우, 제1의 GaN층(102)에 형성된 공동(102a)을 이용하는 것이 가능하다. 사파이어 기판(101)은, 화학 용액을 사용하여 제1의 GaN층(102)의 적어도 일부를 식각함으로써 박리될 수 있다. 공동(102a)이 없는 경우, 사파이어 기판(101)과 제1의 GaN층(102) 계면에 화학 용액이 침투하기 어렵기 때문에, 화학 용액을 이용하여 사파이어 기판(101)을 박리하는 것이 곤란하다. 그러나, 상기 공동(102a)을 통해 화학 용액이 침투할 수 있으므로, 화학 용액을 이용하여 사파이어 기판(101)을 쉽게 박리할 수 있다.Next, in FIG. 1E, the sapphire substrate 101 is peeled off. Subsequently, in FIG. 1F, the GaN substrate 100 can be obtained by polishing the peeled first GaN layer 102. In the drawing of this GaN substrate 100, a silicon-based substrate such as Si or SiC is attached to the surface side, and the bottom surface side may be flattened to form a semiconductor substrate for device manufacturing. In the case where the sapphire substrate 101 is peeled off, it is possible to use the cavity 102a formed in the first GaN layer 102. The sapphire substrate 101 may be peeled off by etching at least a portion of the first GaN layer 102 using a chemical solution. In the absence of the cavity 102a, since the chemical solution does not easily penetrate into the interface between the sapphire substrate 101 and the first GaN layer 102, it is difficult to peel off the sapphire substrate 101 using the chemical solution. However, since the chemical solution may penetrate through the cavity 102a, the sapphire substrate 101 may be easily peeled off using the chemical solution.

상기 화학 용액은 예컨대, KOH, NaOH, H2PO4, HCL 또는 H2SO4를 포함할 수 있다. 이러한 화학 식각재를 이용하여 공동(102a)이 형성된 제1 GaN층(102)을 식각함으로써 사파이어 기판(101)이 제2의 GaN층(104)으로부터 분리된다.The chemical solution may include, for example, KOH, NaOH, H 2 PO 4 , HCL or H 2 SO 4 . The sapphire substrate 101 is separated from the second GaN layer 104 by etching the first GaN layer 102 in which the cavity 102a is formed using the chemical etchant.

상기 화학 용액의 사용과 함께 화학 식각재를 활성화시키기 위해 광이 사용될 수 있다. 즉, 상기 화학 용액을 이용하여 제1의 GaN층(102)을 식각하는 것은 통상적인 습식 식각뿐만 아니라, 광 강화 화학 식각(photo enhanced chemical etch) 또는 광전 화학 식각(phote electrochemical etch)일 수 있다.Light may be used to activate chemical etchant with the use of the chemical solution. In other words, the etching of the first GaN layer 102 using the chemical solution may be not only a conventional wet etching but also a photo enhanced chemical etching or a photochemical chemical etching.

이상과 같이, MOCVD법을 이용해 GaN층을 가지는 반도체 기판(100)을 형성하 는 것에 의해, 공동(102a)을 이용해 제1의 GaN층(102)을 사파이어 기판(101)으로부터 박리하는 것이 쉬워져, 박리한 GaN층을 GaN 기판으로 이용하는 것이 가능해진다. 따라서, 종래의 GaN 기판보다 저비용으로 GaN 기판을 제조하는 것이 가능해진다.As described above, by forming the semiconductor substrate 100 having the GaN layer using the MOCVD method, the first GaN layer 102 can be easily separated from the sapphire substrate 101 using the cavity 102a. It is possible to use the peeled GaN layer as a GaN substrate. Therefore, it becomes possible to manufacture a GaN substrate at a lower cost than a conventional GaN substrate.

(실시예 1)(Example 1)

다음으로, 상기 반도체 기판(100)의 제조 방법의 구체적인 예에 대해, 이하에서 설명한다. 본 실시예 1에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 트리 메틸 갈륨(이하, TMGa라고 한다)을 이용하여 TMGa를 20μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정하고, 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 1에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 50nm의 Ta층(103)을 형성하고 있다.Next, the specific example of the manufacturing method of the said semiconductor substrate 100 is demonstrated below. In the first embodiment, a process of forming the second GaN layer 104 using the MOCVD apparatus will be described. An example in which the growth temperature is set to 1045 ° C. and crystal growth is performed for 5 hours while flowing TMGa at a flow rate of 20 μmol / min using trimethyl gallium (hereinafter referred to as TMGa) as the source gas. In the first embodiment, a Ta layer 103 having a thickness of 50 nm is formed on the first GaN layer 102 in a stripe shape.

상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 반도체 기판(100)을 도 2에 나타낸다. 도 2는, 반도체 기판(100)의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되어 있다. 이 공동(102a)을 포함한 도면 중에 보이는 확대 영역에 대해 에너지 분산형 X선 분광기(이하, EDX라고 한다)를 이용해 분석한 결과를 도 3에 나타낸다.The semiconductor substrate 100 which completed formation of the 2nd GaN layer 104 by the said conditions is shown in FIG. 2 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100. As is apparent from this figure, a cavity 102a is formed in the first GaN layer 102 under the formation region of the Ta layer 103. FIG. 3 shows the results of analysis using an energy dispersive X-ray spectrometer (hereinafter referred to as EDX) for the enlarged region shown in the figure including the cavity 102a.

도 3의 EDX에 의한 스펙트럼도에서 나타나듯이, 제1의 GaN층(102)의 GaN와 사파이어 기판(101)의 Al 및 O가 관측되고 Ta는 대부분 관측되지 않았다. 또, 도 4 (B)~(D)의 EDX도에서 나타나듯이, 제1의 GaN층(102)의 Ga와 사파이어 기판(101)의 Al 및 O가 관측되었지만 Ta는 관측되지 않았다.As shown in the spectral diagram by EDX in FIG. 3, GaN of the first GaN layer 102 and Al and O of the sapphire substrate 101 were observed, and Ta was hardly observed. 4 (B) to (D) As shown in the EDX diagram, Ga of the first GaN layer 102 and Al and O of the sapphire substrate 101 were observed, but Ta was not observed.

이번 실시예 1에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다. 이 Ta층(103)에 형성된 구멍(103a)의 분석 결과를 도 5 및 도 6에서 더 설명한다. 또한, 도 5 및 도 6에서 나타나는 분석 결과는, 상술한 MOCVD 장치를 이용한 제2의 GaN층(104)의 형성 과정을 도중에 멈추어, EDX에 의해 분석한 결과이다.In Example 1, it was observed that the hole 103a was formed in the Ta layer 103 during the formation of the second GaN layer 104. The analysis result of the hole 103a formed in this Ta layer 103 is further demonstrated in FIG. 5 and FIG. In addition, the analysis result shown in FIG. 5 and FIG. 6 is the result of analyzing by EDX, stopping the formation process of the 2nd GaN layer 104 using the above-mentioned MOCVD apparatus in the middle.

도 5에 있어서, (A)는 반도체 기판(100)의 SEM 단면 사진이며, (B)는 반도체 기판(100)의 SEM 표면 사진이다. 도 6에 있어서, (A)는 도 5 (B)의 반도체 기판(100)의 표면으로부터 EDX 분석한 Ga의 EDX도이며, (B)는 도 5 (B)의 반도체 기판(100)의 표면으로부터 EDX 분석한 Ta의 EDX도이다.In FIG. 5, (A) is a SEM cross-sectional photograph of the semiconductor substrate 100, (B) is a SEM surface photograph of the semiconductor substrate 100. In FIG. In FIG. 6, (A) is an EDX diagram of Ga obtained by EDX analysis from the surface of the semiconductor substrate 100 of FIG. 5B, and (B) is from the surface of the semiconductor substrate 100 of FIG. 5B. EDX The EDX of Ta analyzed.

도 5 (A)에 나타내는 반도체 기판(100)의 SEM 단면 사진에서는, Ta층(103)의 하층에 있는 제1의 GaN층(102)이 에칭되어 공동(102a)이 형성된 것을 관측했다. 도 (B)에 나타나는 반도체 기판(100)의 SEM 표면 사진에서는, Ta층(103)의 표면에 구멍(103a)이 형성된 것을 관측했다. 또한, 이 구멍(103a)을 포함한 Ta층(103)의 표면을 EDX법에 의해 Ga, Ta에 대해 분석한 결과를 도 6 (A) 및 (B)에 나타낸다. 이러한 EDX도에 의해, Ta층(103)이 남고, Ta층(103)상에 Ga 및 GaN가 얇게 성장하고 있는 것이 판명되었다.In the SEM cross-sectional photograph of the semiconductor substrate 100 shown in FIG. 5A, it was observed that the first GaN layer 102 under the Ta layer 103 was etched to form a cavity 102a. In the SEM surface photograph of the semiconductor substrate 100 shown in FIG. (B), it was observed that the hole 103a was formed in the surface of the Ta layer 103. In addition, the result of having analyzed the surface of the Ta layer 103 containing this hole 103a about Ga and Ta by EDX method is shown to FIG. 6 (A) and (B). This EDX diagram proved that the Ta layer 103 remained and Ga and GaN were thinly grown on the Ta layer 103.

이상과 같이, 본 실시예 1에 따른 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 상 술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때, 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능해졌다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해진 것이 판명되었다.As described above, in the semiconductor substrate 100 according to the first embodiment, the conditions for forming the second GaN layer 104 are adjusted by using the MOCVD apparatus, and the Ta layer is used in the first GaN layer 102. It was possible to form the cavity 102a by etching. Therefore, when the second GaN layer 104 shown in Embodiment 1 described above is formed, the cavity by etching in the first GaN layer 102 together with the growth of the first GaN layer 102 ( 102a) has become possible. That is, it is possible to form the cavity 102a in the first GaN layer 102 by forming a metallic material layer on the first GaN layer 102 that generates the etching effect as described above. It turned out.

또한, 상기 실시예 1에 나타난 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 1에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.In addition, the setting conditions of the MOCVD apparatus shown in the said Example 1 are an example, What is necessary is just the conditions which can advance the growth of 1st GaN layer mentioned above, and formation of the cavity 102a simultaneously. However, in the growth process of the second GaN layer 104, the growth rate of the first GaN layer 102 is slow compared to the growth rate of the second GaN layer 104, so that in the first embodiment, The setting conditions of the MOCVD apparatus were adjusted in accordance with the growth rate of the first GaN layer 102.

또, 상기 실시 형태 1에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 소자의 예에 대해서는 후술한다.In the first embodiment, although the hole 103a is formed in the Ta layer 103 during the growth process of the second GaN layer 104, for example, the Ta layer 103 is formed. In forming, the Ta layer 103 may be formed using a pattern mask having holes formed in advance. In addition, the shape of the Ta layer 103 is not limited to the above-mentioned stripe shape, and the shape may be changed according to the structure of the element formed on the semiconductor substrate 100, or the like. Examples of the device using the semiconductor substrate 100 will be described later.

또, 상기 실시 형태 1에 나타낸 반도체 기판(100)은 GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE 등에 의해 평탄하게 하면, 상술의 공동을 가지는 GaN층을 형성하는 기판(101)으로서 다시 이용할 수 있다. 따라서, GaN 기판의 제조 비용을 더욱 저감하는 것이 가능하다.In the semiconductor substrate 100 shown in the first embodiment, after the GaN substrate is peeled off, the GaN layer of the sapphire substrate 101 is flattened by RIE or the like to form a GaN layer having the above-mentioned cavity. It can be used again as the substrate 101. Therefore, it is possible to further reduce the manufacturing cost of the GaN substrate.

또, 상기 실시 형태 1에서 사파이어 기판을 성장 기판으로 사용하였지만, 실리콘계 기판 등 GaN층을 성장할 수 있는 기판이면 특별히 한정되지 않는다.In addition, although the sapphire substrate was used as a growth substrate in the first embodiment, the substrate is not particularly limited as long as it is a substrate capable of growing a GaN layer such as a silicon-based substrate.

(실시예 2)(Example 2)

본 실시예 2에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 2에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 30nm의 Ta층(103)을 형성하고 있다.In the second embodiment, a process of forming the second GaN layer 104 using the MOCVD apparatus will be described. An example of performing crystal growth for 5 hours by setting the heating temperature to 1045 ° C. while flowing TMGa at a flow rate of 20 μmol / min using TMGa as the source gas. In the second embodiment, a Ta layer 103 having a thickness of 30 nm is formed on the first GaN layer 102 in a stripe shape.

상기 조건에 의해 제2의 GaN층(104)의 형성이 종료한 반도체 기판(100)을 도 12에 나타낸다. 도 12는, 반도체 기판(100)의 일부분인 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)의 일부에는 공동(102a)이 형성되어 있다. 또, 이번 실시예 2에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.12 shows a semiconductor substrate 100 in which formation of the second GaN layer 104 is completed under the above conditions. 12 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100. As is apparent from this figure, a cavity 102a is formed in a part of the first GaN layer 102 below the formation region of the Ta layer 103. In Example 2, holes 103a were formed in the Ta layer 103 in the process of forming the second GaN layer 104.

본 실시예 2에 따른 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층(103)을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 하였다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때에, 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.In the semiconductor substrate 100 according to the second embodiment, the conditions for forming the second GaN layer 104 are adjusted using the MOCVD apparatus, and the etching is performed in the first GaN layer 102 using the Ta layer 103. It was made possible to form the cavity 102a by. Therefore, when forming the second GaN layer 104 shown in the above-described Embodiment 1, the cavity 102a by etching in the first GaN layer 102 together with the growth of the first GaN layer 102. ) Can be formed. That is, by forming a metallic material layer on the first GaN layer 102 that generates the etching effect as described above, the cavity 102a can be formed in the first GaN layer 102. It turned out.

도 12에 나타난 단면도에서는, Ta층(103)의 바로 아래 전체는 아니고, 각 Ta층(103)의 좌우 양단 부분의 하층에 위치하는 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)이 형성되어 있다. 이것은, 제1의 GaN층(102) 내에 에칭이 각 Ta층(103)의 좌우 양단 부분으로부터 진행하는 것을 나타내고 있다.In the cross-sectional view shown in FIG. 12, the cavity 102a is formed by etching in the first GaN layer 102 positioned below the left and right ends of each Ta layer 103, not directly below the Ta layer 103. Is formed. This indicates that etching in the first GaN layer 102 proceeds from both left and right ends of each Ta layer 103.

또한, 상기 실시예 2에 나타난 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 2에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.In addition, the setting conditions of the MOCVD apparatus shown in the said Example 2 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously. However, in the growth process of the second GaN layer 104, the growth rate of the first GaN layer 102 is slow compared to the growth rate of the second GaN layer 104, so in the second embodiment, The setting conditions of the MOCVD apparatus were adjusted in accordance with the growth rate of the first GaN layer 102.

또, 상기 실시예 2에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 소자의 예에 대해서는 후술한다.In Example 2, although the hole 103a is formed in the Ta layer 103 during the growth process of the second GaN layer 104, for example, the Ta layer 103 is formed. In forming, the Ta layer 103 may be formed using a pattern mask having holes formed in advance. In addition, the shape of the Ta layer 103 is not limited to the above-mentioned stripe shape, and the shape may be changed according to the structure of the element formed on the semiconductor substrate 100, or the like. Examples of the device using the semiconductor substrate 100 will be described later.

또, 상기 실시 형태1에 나타난 반도체 기판(100)은, GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 상술의 공동을 가지는 GaN층을 형성하는 기판(101)으로서 다시 이용할 수 있다. 따라서, GaN 기판의 제조 비용을 더욱 저감하는 것이 가능하다.In the semiconductor substrate 100 shown in the first embodiment, after the GaN substrate is peeled off, the GaN layer having the above-mentioned cavity is formed when the surface on which the GaN is formed on the sapphire substrate 101 is made flat by RIE or the like. It can be used again as the board | substrate 101 to make. Therefore, it is possible to further reduce the manufacturing cost of the GaN substrate.

(실시예 3)(Example 3)

본 실시예 3에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20μmol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다 또, 본 실시예 3에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 50nm인 Ta층(103)을 형성하고 있다.In the third embodiment, a process of forming the second GaN layer 104 using the MOCVD apparatus will be described. An example of performing crystal growth for 5 hours by setting heating temperature to 1045 ° C. while flowing TMGa at a flow rate of 20 μmol / min using TMGa as the source gas is shown. On the first GaN layer 102, in Example 3, A Ta layer 103 having a thickness of 50 nm is formed in a stripe shape.

상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 반도체 기판(100)을 도 13에 나타낸다. 도 13은, 반도체 기판(100)의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되어 있다. 또, 이번 실시예 3에서는, 제2의 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.13 shows a semiconductor substrate 100 in which formation of the second GaN layer 104 is completed under the above conditions. 13 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100. As is apparent from this figure, a cavity 102a is formed in the first GaN layer 102 under the formation region of the Ta layer 103. In Example 3, holes 103a were formed in the Ta layer 103 during the formation of the second GaN layer 104.

본 실시예 3에 따른 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층(103)을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.In the semiconductor substrate 100 according to the third embodiment, the conditions for forming the second GaN layer 104 are adjusted using the MOCVD apparatus, and the etching is performed in the first GaN layer 102 using the Ta layer 103. It was made possible to form the cavity 102a by. Therefore, when forming the second GaN layer 104 shown in Embodiment 1 mentioned above, the cavity 102a by etching in the first GaN layer 102 is accompanied with the growth of the first GaN layer 102. It became possible to form That is, by forming a metallic material layer on the first GaN layer 102 that generates the etching effect as described above, the cavity 102a can be formed in the first GaN layer 102. It turned out.

또한, 상기 실시예 3에 나타난 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 3에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.In addition, the setting conditions of the MOCVD apparatus shown in the said Example 3 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously. However, in the growth process of the second GaN layer 104, the growth rate of the first GaN layer 102 is slower than the growth rate of the second GaN layer 104, so in the third embodiment, The setting conditions of the MOCVD apparatus were adjusted in accordance with the growth rate of the first GaN layer 102.

또, 상기 실시예 3에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 소자의 예에 대해서는 후술한다.In the third embodiment, although the hole 103a is formed in the Ta layer 103 during the growth of the second GaN layer 104, for example, the Ta layer 103 is formed. In forming, the Ta layer 103 may be formed using a pattern mask having holes formed in advance. In addition, the shape of the Ta layer 103 is not limited to the above-mentioned stripe shape, and the shape may be changed according to the structure of the element formed on the semiconductor substrate 100, or the like. Examples of the device using the semiconductor substrate 100 will be described later.

(실시예4)Example 4

본 실시예 4에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMGa를 이용해 TMGa를 20μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다. 또, 본 실시예 4에서는, 제1의 GaN층(102)상에 스트라이프 형상으로 두께가 100nm인 Ta층(103)을 형성하고 있다.In the fourth embodiment, a process of forming the second GaN layer 104 using the MOCVD apparatus will be described. An example of performing crystal growth for 5 hours by setting the heating temperature to 1045 ° C. while flowing TMGa at a flow rate of 20 μmol / min using TMGa as the source gas. In the fourth embodiment, a Ta layer 103 having a thickness of 100 nm is formed on the first GaN layer 102 in a stripe shape.

상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 반도체 기판(100)을 도 14에 나타낸다. 도 14는, 반도체 기판(100)의 일부분의 SEM 단면 사진이다. 이 도면에서 분명히 나타나듯이, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되어 있다. 또, 이번 실시예 4에서는, 제2의 GaN 층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.14 shows a semiconductor substrate 100 in which formation of the second GaN layer 104 is completed under the above conditions. 14 is a SEM cross-sectional photograph of a portion of the semiconductor substrate 100. As is apparent from this figure, a cavity 102a is formed in the first GaN layer 102 under the formation region of the Ta layer 103. In the fourth embodiment, it was observed that holes 103a were formed in the Ta layer 103 during the formation of the second GaN layer 104.

본 실시예 4에 따른 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2의 GaN층(104)을 형성하는 조건을 조정하여, Ta층(103)을 이용해 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 상술의 실시 형태 1에 나타난 제2의 GaN층(104)을 형성할 때, 제1의 GaN층(102)의 성장과 함께, 제1의 GaN층(102) 내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1의 GaN층(102)상의 일부에 상술과 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1의 GaN층(102) 내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.In the semiconductor substrate 100 according to the fourth embodiment, the conditions for forming the second GaN layer 104 are adjusted using the MOCVD apparatus, and the etching is performed in the first GaN layer 102 using the Ta layer 103. It was made possible to form the cavity 102a by. Therefore, when forming the second GaN layer 104 shown in Embodiment 1 described above, the cavity 102a by etching in the first GaN layer 102 with the growth of the first GaN layer 102. ) Can be formed. That is, by forming a metallic material layer on the first GaN layer 102 that generates the etching effect as described above, the cavity 102a can be formed in the first GaN layer 102. It turned out.

또한, 상기 실시예 4에 나타낸 MOCVD 장치의 설정 조건은, 일례이며, 상술의 제1의 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2의 GaN층(104)의 성장 과정에 있어서, 제2의 GaN층(104)의 성장 속도에 비해 제1의 GaN층(102)의 성장 속도는 늦기 때문에, 상기 실시예 4에서는, 제1의 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.In addition, the setting conditions of the MOCVD apparatus shown in the said Example 4 are an example, What is necessary is just the conditions which can advance the growth of the above-mentioned 1st GaN layer, and formation of the cavity 102a simultaneously. However, in the growth process of the second GaN layer 104, the growth rate of the first GaN layer 102 is slower than the growth rate of the second GaN layer 104, so that in the fourth embodiment, The setting conditions of the MOCVD apparatus were adjusted in accordance with the growth rate of the first GaN layer 102.

또, 상기 실시예 4에서는, 제2의 GaN층(104)의 성장 과정에 있어서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또, Ta층(103)의 형상은, 상술의 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 소자의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 소자의 예에 대해서는 후술한다.In the fourth embodiment, the hole 103a is formed in the Ta layer 103 during the growth of the second GaN layer 104. However, for example, the Ta layer 103 is formed. In forming, the Ta layer 103 may be formed using a pattern mask having holes formed in advance. In addition, the shape of the Ta layer 103 is not limited to the above-mentioned stripe shape, and the shape may be changed according to the structure of the element formed on the semiconductor substrate 100, or the like. Examples of the device using the semiconductor substrate 100 will be described later.

(비교예 1)(Comparative Example 1)

다음으로, 상술의 실시예 1에 대한 비교예에 대해 설명한다. 이 비교예에서는, MOCVD 장치의 설정 조건을 변경하여, 반도체 기판(100)의 제2의 GaN층(104)을 형성하는 구체적인 예를 설명한다.Next, the comparative example with respect to Example 1 mentioned above is demonstrated. In this comparative example, a specific example of forming the second GaN layer 104 of the semiconductor substrate 100 by changing the setting conditions of the MOCVD apparatus will be described.

본 비교예 1에서는, 원료 가스로서 TMGa를 이용해 TMGa를 87μmol/min의 유량으로 흐르게 하면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 보여준다.In Comparative Example 1, the heating temperature was set to 1045 ° C. while TMGa was flowed at 87 μmol / min using TMGa as the source gas, and crystal growth was performed for 5 hours.

상기 조건에 의해 제2의 GaN층(104)의 형성이 종료된 반도체 기판(100)을 도 7에 나타낸다. 도 7에서, (A)는 반도체 기판(100)의 일부분의 SEM 단면 사진이며, (B)는 (A)의 표면을 부분적으로 확대한 SEM 표면 사진이다. 이 도면에서 분명히 나타나듯이, 제2의 GaN층(104)의 면상에는, 입상의 물질이 석출되고 있고, Ta층(103)의 형성 영역의 하층에 있는 제1의 GaN층(102)에는 공동(102a)이 형성되고 있다. 입상의 물질은, 이하의 EDX 분석 및 CL분석에 의해 Ga입자, N입자, Ta입자인 것이 판명되었다.The semiconductor substrate 100 which completed formation of the 2nd GaN layer 104 by the said conditions is shown. 7 is shown. In FIG. 7, (A) is a SEM cross-sectional photograph of a part of the semiconductor substrate 100, (B) is a SEM surface photograph which partially enlarged the surface of (A). As is apparent from this figure, a granular material is deposited on the surface of the second GaN layer 104, and the cavity is formed in the first GaN layer 102 under the formation region of the Ta layer 103. 102a) is formed. The granular material was found to be Ga particles, N particles, and Ta particles by the following EDX analysis and CL analysis.

상기 입자 형상 물질의 표면을 EDX 분석한 결과를 도 8에 나타낸다. 도 8에서, (A)는 도 7 (B)의 입상 물질을 EDX 분석한 스펙트럼도이며, (B)는 도 7 (B)의 입상 물질을 EDX 분석한 Ga의 EDX도이며, (C)는 도 7 (B)의 입상 물질을 EDX 분석한 N의 EDX도이다. 도 8 (A)의 스펙트럼도에 나타나듯이 Ga 및 N와 약간의 Ta가 관측되고, 도 8 (B) 및 (C)의 EDX도에 나타나듯이 Ga및 N이 관측되었다.The result of EDX analysis of the surface of the said particulate matter is shown in FIG. In FIG. 8, (A) is the spectral diagram which EDX analyzed the granular material of FIG. 7 (B), (B) is the EDX diagram of Ga which EDX analyzed the granular material of FIG. 7 (B), (C) is It is EDX diagram of N which EDX analyzed the granular material of FIG. Ga and N and some Ta were observed as shown in the spectral diagram of FIG.

더욱이, 입상 물질의 단면을 EDX 분석한 결과를 도 9 및 도 10에 나타낸다. 도 9에서, (A)는 도 7 (B)의 입상 물질로서의 보이드 부분을 확대한 SEM 단면 사진이며, (B)는 (A)의 단면을 EDX 분석한 스펙트럼도이다. 도 10에서, (A)는 도 9 (A)의 단면을 EDX 분석한 Ga의 EDX도이며, (B)는 도 9 (A)의 단면을 EDX 분석한 N의 EDX도이며, (C)는 도 9 (A)의 단면을 EDX 분석한 Ta의 EDX도이다.Moreover, the result of EDX analysis of the cross section of a granular material is shown to FIG. 9 and FIG. In FIG. 9, (A) is the SEM cross-sectional photograph which enlarged the void part as a granular material of FIG. In FIG. 10, (A) is the EDX figure of Ga which EDX analyzed the cross section of FIG. 9 (A), (B) is the EDX figure of N which EDX analyzed the cross section of FIG. 9 (A), (C) is It is EDX figure of Ta which EDX analyzed the cross section of FIG. 9 (A).

도 9 (B)의 스펙트럼도에 나타나듯이, 제2의 GaN층(104) 및 입상 물질의 Ga 및 N, Ta층(103)의 Ta, 사파이어 기판(101)의 Al 및 O가 관측되었다. 또, 도 10 (A)~(C)에 나타나듯이, 보이드 부분에 Ga, N, Ta가 관측되었다.As shown in the spectral diagram of FIG. 9B, Ga and N of the second GaN layer 104 and the particulate matter, Ta of the Ta layer 103, and Al and O of the sapphire substrate 101 were observed. Moreover, as shown to FIG. 10 (A)-(C), Ga, N, Ta was observed in the void part.

이상의 관측 결과로부터 제2의 GaN층(104)의 면상에 석출한 입상 물질은, Ga입자, N입자와 Ta입자인 것이 판명되었다. 즉, 본 비교예 1에서는, 제1의 GaN층(103)의 에칭된 부분의 Ga가 N와의 결합이 끊기고, GaO의 반응과 가스화가 끊겨, Ga입자, N입자 및 Ta입자가 석출된 것이 판명되었다.From the above observation results, it was found that the granular material deposited on the surface of the second GaN layer 104 was Ga particles, N particles, and Ta particles. That is, in Comparative Example 1, it was found that Ga in the etched portion of the first GaN layer 103 was broken with N, GaO reaction and gasification were lost, and Ga particles, N particles, and Ta particles were precipitated. It became.

이상과 같이, 비교예 1의 MOCVD 장치의 설정 조건에서는, TMGa의 유량을 87μmol/min으로 실시예 1보다 많이 설정했기 때문에, 상술과 같은 입상 물질이 기판상에 석출하여, 기판으로서는 사용 불가능한 것이 판명되었다. 따라서, 입상 물질이 기판상에 석출하지 않는 TMGa의 바람직한 유량 X는, X<87μmol/min의 범위인 것이 판명되었다.As described above, in the setting conditions of the MOCVD apparatus of Comparative Example 1, since the flow rate of TMGa was set to 87 μmol / min more than that of Example 1, it was found that the above-mentioned granular material precipitated on the substrate and was not usable as the substrate. It became. Therefore, it turned out that the preferable flow volume X of TMGa which a granular material does not precipitate on a board | substrate is the range of X <87 micromol / min.

(Ta층의 Ta2O5 형성에 대해)(About Ta 2 O 5 formation of Ta layer)

상기 실시예 1 ~ 실시예 4에서는, Ta층(103)의 두께를 30nm, 50nm, 100nm로 변경하는 예를 보여준다. 이와 같이, Ta층(103)의 두께를 변경해도, 제1의 GaN 층(104) 중에는 에칭에 의해 공동(102a)이 형성되는 것을 확인할 수 있다.In Examples 1 to 4, an example of changing the thickness of the Ta layer 103 to 30 nm, 50 nm, and 100 nm is shown. Thus, even if the thickness of the Ta layer 103 is changed, it can be confirmed that the cavity 102a is formed in the 1st GaN layer 104 by etching.

Ta층(103)은, 그 두께에 따라 Ta2O5가 생성되는 영역이 변화하는 것을, 도 15에 모식적으로 나타낸다. 도 15 (A)는, 두께를 5nm의 Ta층(103)이 Ta2O5로 변화한 예를 나타내고, 도 15 (B)는, 두께를 100nm의 Ta층(103)의 표면이 Ta2O5로 변화한 예를 나타낸다. 제1의 GaN층(102)의 표면에 Ta층(103)을 EB 증착 장치로 증착한 후, MOCVD 장치까지 옮기는 동안에 Ta층(103)은 대기 중에 노출된다. 그동안에 Ta와 산소가 반응해 Ta층(103)이 Ta2O5로 변화하고 있는 것이 판명되었다. 이 때문에, 도 15 (A)에 나타나는 Ta층(103)의 두께를 5nm로 했을 경우는 전체가 Ta2O5로 변화하고, 도 15 (B)에 나타내는 Ta층(103)의 두께를 100nm로 했을 경우는 표면이 Ta2O5로 변화하는 것이 판명되었다. 즉, Ta가 실온에서 공기에 접하면, Ta2O5가 생긴다. 도 15 (A)에 두께 5nm의 Ta막이 GaN층상의 횡방향으로 성장하는 예를 모식적으로 나타낸다. 또, 실제로 두께 10nm의 Ta2O5를 기판상의 횡방향으로 성장시킨 예를 도 16에 나타낸다. 양쪽 모두, Ta막 아래의 GaN층이 에칭되는 일 없이 성장이 진행되고 있다. 즉, 두께 5nm의 Ta막을 형성한 기판을, 공기 중에서 MOCVD 장치까지 옮긴 결과, 도 15 (A)에서는 5nm의 Ta2O5가 형성되었다. Ta2O5는 매우 좋은 횡방향으로 성장하는 마스크이다. 한편, 도 15 (B)에 나타내는 두께 100nm의 Ta를 형성했을 경우는 사정이 다르다. Ta를 EB 증착으로 형성하는 경우, 원료의 Ta를 공기 중에서 장 착하기 때문에, Ta 표면에 얇은 산화막이 증착된다. 이것을 더욱 증착하면, 처음에는 Ta2O5가 되지만, 이 상태는 점점 줄어들어 Ta 금속의 증착이 된다. 따라서, GaN층상의 Ta의 Ta2O5의 막 두께는 5nm 이하이며, 부분적으로 Ta인 부분이 포함되어 있다. 이 Ta2O5막으로부터 위층은 Ta이다. 그리고 Ta층 형성 후의 기판을 공기 중에서 MOCVD 장치까지 옮기는 것에 의해, Ta층의 표면에 얇게 Ta2O5막이 형성된다. 그 결과, Ta층의 표면을 얇게 Ta2O5막으로 감싼 형태가 된다. 이 Ta층 가운데, GaN층상의 Ta2O5막은, 부분적으로 Ta가 섞인 층이 된다. 이 모습을 도 15 (B)에 모식적으로 나타내고 있다. GaN층의 N와 Ta층의 Ta는 결합해 TaN이 되지만, Ga는 기상 성장 중에 퇴적하는 Ga와 같은 것이므로, 그대로 원료로서 사용되고 있다.The Ta layer 103 schematically shows in FIG. 15 that a region where Ta 2 O 5 is generated varies with its thickness. 15 (A) shows an example in which the Ta layer 103 having a thickness of 5 nm is changed to Ta 2 O 5 , and FIG. 15 (B) shows that the surface of the Ta layer 103 having a thickness of 100 nm has Ta 2 O. FIG. The example which changed to 5 is shown. After the Ta layer 103 is deposited on the surface of the first GaN layer 102 by the EB deposition apparatus, the Ta layer 103 is exposed to the atmosphere during the transfer to the MOCVD apparatus. In the meantime, it was found that Ta and oxygen reacted to change the Ta layer 103 into Ta 2 O 5 . For this reason, a thickness of 15 Ta layer 103 is Ta layer 103 as shown in, Figure 15, and the total change in Ta 2 O 5 (B), when a thickness of 5nm in that appears in (A) in 100nm If it was found that the surface is changed to Ta 2 O 5. That is, Ta is in contact with air at room temperature, produces the Ta 2 O 5. 15A schematically shows an example in which a Ta film having a thickness of 5 nm grows in the transverse direction on the GaN layer. 16 shows an example in which Ta 2 O 5 having a thickness of 10 nm is actually grown in the transverse direction on the substrate. In both cases, growth is progressing without etching the GaN layer under the Ta film. That is, when a substrate on which a Ta film having a thickness of 5 nm was formed was transferred to the MOCVD apparatus in air, 5 nm Ta 2 O 5 was formed in FIG. 15 (A). Ta 2 O 5 is a very good transverse growth mask. On the other hand, when Ta of 100 nm in thickness shown in Fig. 15B is formed, the circumstances are different. In the case of forming Ta by EB deposition, a thin oxide film is deposited on the surface of Ta because Ta of the raw material is mounted in air. Further deposition of this leads to Ta 2 O 5 at first, but this state gradually decreases to the deposition of Ta metal. Therefore, the thickness of the GaN layer of Ta 2 O 5 is 5nm or less Ta, and is partially contained in the Ta portion. The upper layer from this Ta 2 O 5 film is Ta. Then, the Ta 2 O 5 film is thinly formed on the surface of the Ta layer by transferring the substrate after Ta layer formation to the MOCVD apparatus in air. As a result, the surface of the Ta layer is thinly wrapped with a Ta 2 O 5 film. Among these Ta layers, the Ta 2 O 5 film on the GaN layer becomes a layer in which Ta is partially mixed. This state is shown typically in FIG.15 (B). N in the GaN layer and Ta in the Ta layer combine to form TaN. However, since Ga is the same as Ga deposited during gas phase growth, it is used as a raw material.

상기 실시예 1~실시예 4에 있어서, Ta층(103)이 산화한 Ta2O5 영역은, 제1의 GaN층(104)에 대해서 횡방향으로 성장하여 매우 좋은 에칭 마스크로 작용한다. 이 때문에, 실시예 2에서 도 12에 나타낸 것처럼, 두께가 30nm의 Ta층(103)의 좌우 양단 부분에서는 Ta2O5 영역이 형성되지 않고, 이 부분의 하층에 위치하는 제1의 GaN층(102)으로부터 공동(102a)의 형성이 진행하는 것이 판명되었다. 두께가 50nm, 100nm로 한 Ta층(103)을 형성한 실시예 3 및 4에서도, 그 표면에 Ta2O5 영역이 형성되어 제1의 GaN층(104)에 대해서 에칭 마스크로서 작용하기 때문에, 똑같이 공동(102a)의 형성이 진행된다.In the first to fourth embodiments, the Ta 2 O 5 region oxidized by the Ta layer 103 grows laterally with respect to the first GaN layer 104 to act as a very good etching mask. Therefore, the second embodiment, as in shown in Figure 12, GaN layer of a first to a thickness of the right and left end portions of the Ta layer 103 of 30nm are not forming a Ta 2 O 5 region, is located in the lower layer of the part ( It was found from 102 that the formation of the cavity 102a proceeded. Also in Embodiments 3 and 4 in which Ta layers 103 having thicknesses of 50 nm and 100 nm were formed, since Ta 2 O 5 regions were formed on the surface thereof, and acted as etching masks on the first GaN layer 104, Similarly, formation of the cavity 102a proceeds.

따라서, 에칭 마스크로서 작용시키는 Ta2O5 영역이 형성되는 Ta층(103)의 두께는, 실시예 1~실시예 4에 나타낸 것처럼 20nm~100nm여도 좋다. 또한, 제1의 GaN층상에 두께 5nm의 Ta 마스크를 형성한 예를 나타낸 도 16 (A)에서는, Ta 마스크의 하층에 공동이 형성되지 않았다. 또, Ta2O5 마스크만을 형성한 예를 나타낸 도 16 (B)에서는, Ta2O5 마스크가 GaN층상, 및 InGaAlN상에 형성 가능한 것을 확인했다. 따라서, Ta층(103)의 두께에 의하지 않고 Ta2O5 마스크가 형성되기 때문에, 상기 실시예 1~실시예 4에 나타낸 것처럼, Ta2O5 마스크의 하층에 위치하는 제1의 GaN층(102) 내에 공동(102a)의 형성을 진행시키는 것이 가능하다.Therefore, the thickness of the Ta layer 103 is a region formed of Ta 2 O 5 acts as an etching mask, in Examples 1 to Embodiment 4 may be a 20nm ~ 100nm, as shown in. In addition, in FIG. 16 (A) which shows an example in which a Ta mask having a thickness of 5 nm is formed on the first GaN layer, no cavity is formed under the Ta mask. Further, in the Ta 2 O 16 an illustrative example only and forming a mask 5 (B), it was confirmed that the Ta 2 O 5 capable of forming a mask on the GaN layer, and InGaAlN. Therefore, since the Ta 2 O 5 mask is formed regardless of the thickness of the Ta layer 103, as shown in the above Examples 1 to 4, the first GaN layer (located under the Ta 2 O 5 mask) ( It is possible to advance the formation of the cavity 102a in the 102.

(실시 형태 2)(Embodiment 2)

다음으로, 상기 실시 형태 1에 나타낸 반도체 기판(100)상에 형성한 반도체 소자의 예로서 LED를 형성했을 경우에 대해 도 11을 참조해 설명한다.Next, the case where LED is formed as an example of the semiconductor element formed on the semiconductor substrate 100 shown in the said Embodiment 1 is demonstrated with reference to FIG.

도 11은, 본 실시 형태 2에 따른 LED를 설명하기 위한 부분 단면도이다.11 is a partial cross-sectional view for illustrating the LED according to the second embodiment.

도 11에 있어서, 반도체 기판(100)상에는 복수의 LED(200)가 서로 격리되어 형성된다. 각 LED(200)는, 제1의 도전형 화합물 반도체층으로 된 하부 반도체층(201)과, 활성층(202)과 제2의 도전형 화합물 반도체층으로 된 상부 반도체층(203)을 가진다. 활성층(202)은, 층 및 장벽층을 가지는 단일 또는 다중 양자 우물 구조를 가져도 좋고, 요구되는 발광 파장에 의해, 그 물질 및 조성이 선택된다. 예를 들면, 활성층(202)은, 질화갈륨계의 화합물 반도체로 형성되어도 좋다. 하부 및 상부 반도체층(201, 203)은, 활성층(202)에 비해 밴드 갭이 큰 물질로 형성되고, 질화갈륨계의 화합물 반도체로 형성되어도 좋다.In FIG. 11, a plurality of LEDs 200 are separated from each other on the semiconductor substrate 100. Each LED 200 has a lower semiconductor layer 201 made of a first conductivity type compound semiconductor layer, and an active layer 202 and an upper semiconductor layer 203 made of a second conductivity type compound semiconductor layer. The active layer 202 may have a single or multiple quantum well structure having a layer and a barrier layer, and its material and composition are selected by the required emission wavelength. For example, the active layer 202 may be formed of a gallium nitride compound semiconductor. The lower and upper semiconductor layers 201 and 203 may be formed of a material having a larger band gap than the active layer 202, and may be formed of a gallium nitride compound semiconductor.

이 경우, 반도체 기판(100)상에 형성되는 하부 반도체층(201)은, 제2의 GaN층(104)상에 형성된다. 따라서, 반도체 기판(100)을 이용해 LED(200)를 제조하는 것에 의해, 제조 비용을 저감하는 것이 가능하게 된다.In this case, the lower semiconductor layer 201 formed on the semiconductor substrate 100 is formed on the second GaN layer 104. Therefore, the manufacturing cost can be reduced by manufacturing the LED 200 using the semiconductor substrate 100.

상부 반도체층(203)은, 하부 반도체층(201)의 일부 영역의 상부에 위치하고, 활성층(202)은, 상부 반도체층(203)과 하부 반도체층(201)의 사이에 개재된다. 또, 상부 반도체층(203)상에 상부 전극층(204)을 형성해도 좋다. 상부 전극층(204)은, 투명 전극층, 예를 들면, 인디움틴산화물막(ITO), 또는, Ni/Au 등의 물질로 형성되어도 좋다.The upper semiconductor layer 203 is located above a portion of the lower semiconductor layer 201, and the active layer 202 is interposed between the upper semiconductor layer 203 and the lower semiconductor layer 201. In addition, the upper electrode layer 204 may be formed on the upper semiconductor layer 203. The upper electrode layer 204 may be formed of a transparent electrode layer, for example, an indium tin oxide film (ITO) or a material such as Ni / Au.

또, 상부 전극층(204)상에는, 상부 전극 패드(205)가 형성되고, 하부 반도체층(201)이 노출된 영역에는, 하부 전극(207)이 형성된다.In addition, the upper electrode pad 205 is formed on the upper electrode layer 204, and the lower electrode 207 is formed in the region where the lower semiconductor layer 201 is exposed.

이와 같이, 단일의 반도체 기판(100)상에서 복수의 LED(200)를 형성한 후, 도면 중에 나타내는 절단 위치에서 절단하는 것에 의해, 개개의 LED(200)로 분리하는 것이 가능하다. 이 LED(200)와 같이, 상부 전극(205)과 하부 전극 패드(207)를 수평형으로 배치하는 것만이 아니고, 각 전극을 수직형으로 배치한 LED도 제조 가능하다. 즉, 반도체 기판(100)의 공동(102a)을 이용해 사파이어 기판(101)을 박리하고, 제1의 GaN층(102)의 박리면을 RIE 등에 의해 평탄화한 후, 하부 전극을 형성하는 것에 의해, 수직형 구조의 LED를 제조하는 것이 가능하다.In this manner, after the plurality of LEDs 200 are formed on the single semiconductor substrate 100, the LEDs 200 can be separated into individual LEDs 200 by cutting at the cutting positions shown in the drawing. Like this LED 200, not only the upper electrode 205 and the lower electrode pad 207 are arrange | positioned horizontally, LED which arrange | positioned each electrode vertically can also be manufactured. That is, the sapphire substrate 101 is peeled off using the cavity 102a of the semiconductor substrate 100, and the lower electrode is formed by planarizing the peeling surface of the first GaN layer 102 by RIE or the like. It is possible to manufacture LEDs of vertical structure.

이상과 같이, 반도체 기판(100)상을 이용해 복수의 LED(200)를 제조하는 것 에 의해, LED의 제조 비용을 저감하는 것이 가능하게 된다. 또, 제2의 GaN층(104)상에 LED(200)를 형성할 때에, 제2의 GaN층(104)과 하부 반도체층(201)의 굴절률을 서로 다르게 한 화합물 반도체를 형성하는 것에 의해, 발광 효율의 향상을 꾀할 수 있어 고휘도의 LED 어레이를 구성하는 것도 가능하다. 또, 반도체 기판(100)을 이용해 레이저 다이오드를 형성하면, 사파이어 기판(101)보다 열전도율이 좋은 GaN층상에 형성되기 때문에, 방열 특성을 향상할 수 있어 레이저 다이오드의 장수명화를 꾀하는 일도 가능하다.As described above, by manufacturing the plurality of LEDs 200 on the semiconductor substrate 100, the manufacturing cost of the LEDs can be reduced. In addition, when forming the LED 200 on the second GaN layer 104, by forming a compound semiconductor in which the refractive indexes of the second GaN layer 104 and the lower semiconductor layer 201 are different from each other, It is possible to improve the luminous efficiency and to configure a high brightness LED array. In addition, when the laser diode is formed using the semiconductor substrate 100, since it is formed on the GaN layer having better thermal conductivity than the sapphire substrate 101, the heat dissipation characteristics can be improved and the laser diode can be extended in life.

또한, 상기 실시 형태 2에서는, 반도체 기판(100)의 제2의 GaN층상에 LED(200)를 형성하는 경우를 나타냈지만, 사파이어 기판(101)으로부터 박리한 GaN 기판을 이용해 똑같이 LED(200)를 형성해도 좋다. In the second embodiment, the LED 200 is formed on the second GaN layer of the semiconductor substrate 100, but the LED 200 is similarly used using the GaN substrate separated from the sapphire substrate 101. You may form.

따라서, 반도체 기판(100)을 이용해 LED나 레이저 다이오드 등의 반도체 소자를 형성하는 것에 의해, 고가의 GaN 기판을 이용함이 없이, 저비용으로 고성능의 발광 소자를 용이하게 제조하는 것이 가능하게 된다.Therefore, by forming semiconductor elements such as LEDs and laser diodes using the semiconductor substrate 100, it is possible to easily manufacture high-performance light emitting elements at low cost without using expensive GaN substrates.

(실시 형태 3)(Embodiment 3)

다음으로, 성장 기판 박리를 이용한 발광 소자 제조 방법에 대해 도 17을 참조해 설명한다.Next, the light emitting element manufacturing method using growth substrate peeling is demonstrated with reference to FIG.

도 17은, 본 실시 형태 3에 따른 발광 소자 제조 방법을 설명하기 위한 단면도이다.17 is a cross-sectional view illustrating a method of manufacturing a light emitting device according to the third embodiment.

도 17 (A)에 있어서, 도 1 (A) 내지 (D)를 참조하여 설명한 바와 같이, 제1 기판으로서 사파이어 기판(101) 상에 제1 GaN층(102)을 성장시키고, 제1 GaN 층(102) 상에 Ta층(103)을 형성하여 스트라이프 등의 패턴을 형성한다. 이어서, 상기 제1 GaN층(102) 및 Ta층(103) 상에 제2 GaN층(104)를 형성하며, 이때, 제1 GaN층(102) 내에 공동(102a)을 형성한다. 또한, 제2 GaN층(104)을 형성하는 동안 상기 Ta층(103)에 구멍(103a)이 형성될 수 있으며, 제2 GaN층(104)을 형성하기 전에 패터닝을 통해 구멍(103a)을 미리 형성할 수도 있다.In Fig. 17A, as described with reference to Figs. 1A to 1D, the first GaN layer 102 is grown on the sapphire substrate 101 as the first substrate, and the first GaN layer is formed. Ta layer 103 is formed on 102 to form a pattern such as a stripe. Subsequently, a second GaN layer 104 is formed on the first GaN layer 102 and the Ta layer 103, and a cavity 102a is formed in the first GaN layer 102. In addition, a hole 103a may be formed in the Ta layer 103 while the second GaN layer 104 is formed, and the hole 103a is previously formed through patterning before forming the second GaN layer 104. It may be formed.

도 17 (B)에 있어서, 상기 제2 GaN층(104) 상에 제1 도전형 화합물 반도체층(301)을 형성하고, 상기 제1 도전형 화합물 반도체층 상에 활성층(302)을 형성하고, 상기 활성층 상에 제2 도전형 화합물 반도체층(303)을 형성한다.In FIG. 17B, a first conductivity type compound semiconductor layer 301 is formed on the second GaN layer 104, and an active layer 302 is formed on the first conductivity type compound semiconductor layer. A second conductive compound semiconductor layer 303 is formed on the active layer.

상기 제1 도전형 화합물 반도체층, 활성층 및 제2 도전형 화합물 반도체층은 질화갈륨계열의 화합물 반도체일 수 있으며, 유기 금속 기상 성장법을 이용하여 형성될 수 있다. 상기 활성층(302)은, 단일 또는 다중 양자 우물 구조로 형성될 수 있으며, 요구되는 발광 파장에 의해, 그 물질 및 조성이 선택된다. 상기 제1 및 제2 도전형 화합물 반도체층(301, 303)은, 활성층(202)에 비해 밴드 갭이 큰 물질로 형성된다.The first conductive compound semiconductor layer, the active layer, and the second conductive compound semiconductor layer may be gallium nitride-based compound semiconductors, and may be formed using an organometallic vapor phase growth method. The active layer 302 may be formed in a single or multiple quantum well structure, and its material and composition are selected by the required emission wavelength. The first and second conductivity type compound semiconductor layers 301 and 303 are formed of a material having a larger band gap than the active layer 202.

그 후, 상기 제2 도전형 화합물 반도체층(303) 상에 제2 기판(400)이 부착된다. 상기 제2 기판(400)은 열전도성이 좋은 금속이나 Si 또는 SiC와 같은 실리콘계 기판일 수 있다. 상기 제2 기판(400)은 다양한 방식으로 상기 제2 도전형 화합물 반도체층 상에 부착될 수 있으며, 예컨대 본딩 금속을 이용하여 부착될 수 있다.Thereafter, a second substrate 400 is attached onto the second conductive compound semiconductor layer 303. The second substrate 400 may be a metal having good thermal conductivity or a silicon-based substrate such as Si or SiC. The second substrate 400 may be attached on the second conductive compound semiconductor layer in various ways, for example, using a bonding metal.

도 17 (C)에 있어서, 화학 용액을 이용하여 제1 GaN층(102)을 식각함으로써 사파이어 기판(101)을 제2 GaN층(104)으로부터 분리한다. 사파이어 기판(101)과 제 1 GaN층(102)의 계면에 위치하는 제1 GaN층(102)이 모두 제거된 것으로 도시하였으나, 이에 한정되는 것은 아니고, 그 일부만이 제거될 수도 있다. 상기 화학 용액 및 식각 방법은 도 1을 참조하여 설명한 것과 동일하므로 기재를 생략한다.In FIG. 17C, the sapphire substrate 101 is separated from the second GaN layer 104 by etching the first GaN layer 102 using a chemical solution. Although the first GaN layer 102 positioned at the interface between the sapphire substrate 101 and the first GaN layer 102 is shown as being removed, the present invention is not limited thereto and only a part of the first GaN layer 102 may be removed. Since the chemical solution and the etching method are the same as those described with reference to FIG. 1, description thereof is omitted.

도 17 (D)에 있어서, 상기 사파이어 기판(101)이 박리된 후, RIE 또는 연마에 의해 박리면을 평탄화한다. 이때, 상기 제2 GaN층(104)을 연마 등에 의해 제거하여 제1 도전형 반도체층(301)을 노출시킬 수도 있다. 이와 달리, 상기 제2 GaN층(104)이 제1 도전형인 경우, 상기 제2 GaN층(104)이 잔류할 수도 있다.In FIG. 17D, after the sapphire substrate 101 is peeled off, the peeling surface is planarized by RIE or polishing. In this case, the second GaN layer 104 may be removed by polishing to expose the first conductivity-type semiconductor layer 301. Alternatively, when the second GaN layer 104 is of the first conductivity type, the second GaN layer 104 may remain.

도 17 (E)에 있어서, 상기 제2 기판(400)에 하부 전극 패드(401)를 형성하고, 박리면 측에 상부 전극 패드(402)를 형성한다. 그 후, 개개의 발광 소자로 분리함으로써 도 17 (E)에 도시된 수직형 구조의 발광 소자가 완성된다.In FIG. 17E, the lower electrode pad 401 is formed on the second substrate 400, and the upper electrode pad 402 is formed on the peeling surface side. Thereafter, the light emitting device having the vertical structure shown in Fig. 17E is completed by separating the light emitting devices into individual light emitting devices.

여기서, 상기 제1 도전형 반도체층이 질화갈륨 계열의 n형 화합물 반도체일 수 있으며, 상기 제2 도전형 반도체층이 질화갈륨 계열의 p형 화합물 반도체일 수 있다. 따라서, 박리면, 예컨대 제1 도전형 반도체층(301)의 표면에 광전 화학 식각 등의 기술을 사용하여 거칠어진 면을 형성할 수도 있다.The first conductive semiconductor layer may be a gallium nitride-based n-type compound semiconductor, and the second conductive semiconductor layer may be a gallium nitride-based p-type compound semiconductor. Accordingly, a roughened surface may be formed on the release surface, for example, the surface of the first conductivity type semiconductor layer 301 by using a photochemical etching technique.

본 실시 형태 3에서는 수직형 구조의 발광 소자를 제조하는 방법을 설명하였지만, 실시 형태 2에서 설명한 바와 같이, 사파이어 기판(101)을 박리한 후, 제2 기판(400) 상에서 수평형 구조의 발광 소자를 제조할 수도 있다.In the third embodiment, a method of manufacturing a light emitting device having a vertical structure has been described. However, as described in the second embodiment, after the sapphire substrate 101 is peeled off, the light emitting device having a horizontal structure is formed on the second substrate 400. It may be prepared.

이상과 같이, 사파이어와 같은 성장 기판 상에서 질화갈륨 계열의 화합물 반도체층들을 성장시킨 후, 레이저를 사용하지 않고 성장 기판을 쉽게 박리할 수 있어, LED의 제조 비용을 저감하는 것이 가능하게 된다. 또한, 레이저 리프트 오프 공정을 위해 필요한 사파이어 폴리싱을 수행할 필요가 없어, 사파이어 기판을 재사용하는 것이 가능하다. As described above, after growing the gallium nitride-based compound semiconductor layers on a growth substrate such as sapphire, the growth substrate can be easily peeled off without using a laser, thereby reducing the manufacturing cost of the LED. In addition, it is not necessary to perform the sapphire polishing necessary for the laser lift off process, so that it is possible to reuse the sapphire substrate.

상기 실시 형태들에서는, 금속성 재료층으로서 Ta를 이용한 것에 대해 설명했지만, 이것에 한정되는 것은 아니고, Ta, Pt, Ni, Cr 또는 이들 금속의 합금이나 금속과 반도체 등의 합금 등을 이용해도 좋고, 상술의 제1의 GaN층에 대해서 에칭 작용을 발휘하는 금속성 재료이면 좋다.In the above embodiments, the use of Ta as the metallic material layer has been described, but the present invention is not limited thereto, and may be Ta, Pt, Ni, Cr, or an alloy of these metals, or an alloy such as a metal or a semiconductor. What is necessary is just a metallic material which exhibits an etching effect with respect to said 1st GaN layer.

도 1은 본 발명의 실시 형태 1에 따른 반도체 기판의 제조 방법을 나타내는 도면이며, (A)는 제1의 GaN층을 형성하는 공정을 나타내는 단면도, (B)는 Ta층을 형성하는 공정을 나타내는 단면도, (C)는 제2의 GaN층 및 공동의 형성 도중을 나타내는 단면도, (D)는 제2의 GaN층의 형성의 완료를 나타내는 단면도, (E)는 사파이어 기판을 박리한 단면도, (F)는 완성된 GaN 기판의 단면도이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the manufacturing method of the semiconductor substrate which concerns on Embodiment 1 of this invention, (A) is sectional drawing which shows the process of forming a 1st GaN layer, (B) shows the process of forming a Ta layer. Sectional drawing, (C) is sectional drawing which shows the formation process of a 2nd GaN layer and a cavity, (D) is sectional drawing which shows completion of formation of a 2nd GaN layer, (E) is sectional drawing which peeled a sapphire substrate, (F ) Is a cross-sectional view of the completed GaN substrate.

도 2는 실시예 1에 따른 반도체 기판의 SEM 단면 사진이다.2 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 1. FIG.

도 3은 실시예 1에 따른 EDX의 스펙트럼도이다.3 is a spectral diagram of EDX according to Example 1. FIG.

도 4는 실시예 1에 따른 (A)는 도 2의 확대 영역의 SEM 단면 사진, (B)는 Ga의 EDX도, (C)는 Al의 EDX도, (D)는 O의 EDX도이다.4 is a SEM cross-sectional photograph of the enlarged region of FIG. 2, (B) is an EDX of Ga, (C) is an EDX of Al, and (D) is an EDX diagram of O.

도 5는 실시예 1에 따른 (A)는 반도체 기판의 SEM 단면 사진, (B)는 반도체 기판의 SEM 표면 사진이다.5 is a SEM cross-sectional photograph of a semiconductor substrate, and (B) is a SEM surface photograph of a semiconductor substrate according to Example 1. FIG.

도 6은 실시예 1에 따른 반도체 기판의 EDX도 이며, (A)는 Ga의 EDX도, (B)는 Ta의 EDX도 이다.6 is an EDX diagram of the semiconductor substrate according to Example 1, (A) is an EDX diagram of Ga, and (B) is an ED ′ diagram of Ta.

도 7은 비교예 1에 따른 (A)는 반도체 기판의 SEM 조감 사진, (B)는 반도체 기판의 SEM 표면 사진이다.7 is a SEM photographic image of a semiconductor substrate, and (B) is a SEM surface photograph of a semiconductor substrate according to Comparative Example 1. FIG.

도 8은 비교예 1에 따른 (A)는 도 7 (B)의 EDX의 스펙트럼도, (B)는 도 7 (B)의 Ga의 EDX도, (C)는 도 7 (B)의 N의 EDX도이다.8 is a spectral diagram of EDX of FIG. 7B, (B) is EDX diagram of Ga of FIG. 7B, and (C) is N of FIG. 7B. EDX is also.

도 9는 비교예 1에 따른 (A)는 보이드의 SEM 단면 사진, (B)는 (A)의 EDX 스펙트럼도이다.9 is a SEM cross-sectional photograph of a void according to Comparative Example 1, and (B) is an EDX spectrum diagram of (A).

도 10은 비교예 1에 따른 (A)는 도 9 (A)의 Ga의 EDX도, (B)는 도 9 (A)의 N의 EDX도, (C)는 도 9 (A)의 Ta의 EDX도이다.Fig. 10 is a diagram showing ED ED of Ga of Fig. 9A, (B) according to Comparative Example 1, Fig. 9B shows ED ED of N of Fig. 9A, and Fig. 9C shows Ta of Fig. 9A. EDX is also.

도 11은 본 발명의 실시 형태 2에 따른 LED 어레이의 구성을 나타내는 단면도이다.11 is a cross-sectional view showing the configuration of an LED array according to Embodiment 2 of the present invention.

도 12는 실시예 2에 따른 반도체 기판의 SEM 단면 사진이다.12 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 2. FIG.

도 13은 실시예 3에 따른 반도체 기판의 SEM 단면 사진이다.13 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 3. FIG.

도 14는 실시예 4에 따른 반도체 기판의 SEM 단면 사진이다.14 is a SEM cross-sectional photograph of a semiconductor substrate according to Example 4. FIG.

도 15는 (A)는 두께 5nm의 Ta층이 Ta2O5로 변화한 예를 모식적으로 나타내는 도면, (B)는 두께 100nm의 Ta층의 표면이 Ta2O5로 변화한 예를 모식적으로 나타내는 도면이다.Fig. 15 is a diagram schematically showing an example in which a Ta layer having a thickness of 5 nm is changed to Ta 2 O 5 , and (B) is a diagram schematically illustrating an example in which the surface of a Ta layer having a thickness of 100 nm is changed to Ta 2 O 5 . It is a figure shown normally.

도 16은 (A)는 두께 5nm의 Ta 마스크를 형성한 기판의 SEM 표면 사진이며, (B)는 두께 10nm의 Ta2O5 마스크를 형성한 기판의 SEM 단면 사진이다.Fig. 16 (A) is a SEM surface photograph of a substrate on which a Ta mask having a thickness of 5 nm is formed, and (B) is a SEM cross-sectional photograph of a substrate on which a Ta 2 O 5 mask having a thickness of 10 nm is formed.

도 17은 본 발명의 실시 형태 3에 따른 발광 소자 제조 방법을 설명하기 위한 단면도이다.17 is a cross-sectional view illustrating a method of manufacturing a light emitting device according to Embodiment 3 of the present invention.

Claims (20)

기판상에 제1의 반도체층을 형성하고,Forming a first semiconductor layer on the substrate, 상기 제1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고,Forming a metallic material layer in a pattern shape on the first semiconductor layer, 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고,A second semiconductor layer is formed on the first semiconductor layer and the metallic material layer, and a cavity is formed in the first semiconductor layer below the metallic material layer. 화학 용액을 사용하여 상기 제1 반도체층의 적어도 일부를 식각하여 상기 제2의 반도체층으로부터 상기 기판을 박리하는 것을 포함하는 반도체 기판의 제조 방법.Etching at least a portion of the first semiconductor layer using a chemical solution to peel the substrate from the second semiconductor layer. 청구항 1에 있어서,The method according to claim 1, 상기 금속성 재료층은, 상기 제1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고,The metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, 상기 제2의 반도체층은, 상기 금속성 재료층을 덮는 것을 특징으로 하는 반도체 기판의 제조 방법.The second semiconductor layer covers the metallic material layer. 청구항 1에 있어서,The method according to claim 1, 상기 금속성 재료층은, 상기 제1의 반도체층 상에 형성되되, 상기 제1의 반도체층 상의 상기 금속성 재료층의 표면은 부분적으로 금속을 포함하는 산화막이 형성되고, 상기 금속성 재료층을 형성한 후, 상기 금속성 재료층을 공기 중에 노출시켜 적어도 상기 금속성 재료층의 상부 표면은 산화막이 형성되어 있으며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.The metallic material layer is formed on the first semiconductor layer, and an oxide film including a metal is partially formed on a surface of the metallic material layer on the first semiconductor layer, and then the metallic material layer is formed. And exposing the metallic material layer to air to form an oxide film on at least an upper surface of the metallic material layer, wherein the oxide film forms a mask for the first semiconductor layer. 청구항 3에 있어서,The method of claim 3, 상기 금속성 재료층은, 복수의 구멍이 형성되어 있는 것을 특징으로 하는 반도체 기판의 제조 방법.The metal material layer is a method of manufacturing a semiconductor substrate, characterized in that a plurality of holes are formed. 청구항 1에 있어서,The method according to claim 1, 상기 금속성 재료층은, 상기 제2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.The metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature at the time of forming the second semiconductor layer. 청구항 1에 있어서,The method according to claim 1, 상기 금속성 재료층은, 상기 제1의 반도체층 상에 형성되되, 상기 제1의 반도체층 상의 상기 금속성 재료층의 표면은 부분적으로 금속을 포함하는 산화막이 형성되고, 상기 금속성 재료층을 형성한 후, 상기 금속성 재료층을 공기 중에 노출시켜 적어도 상기 금속성 재료층의 상부 표면은 산화막이 형성되어 있으며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성함과 함께, 복수의 구멍을 형성하며,The metallic material layer is formed on the first semiconductor layer, and an oxide film including a metal is partially formed on a surface of the metallic material layer on the first semiconductor layer, and then the metallic material layer is formed. Exposing the metallic material layer to air, and at least an upper surface of the metallic material layer is formed with an oxide film, the oxide film forms a mask for the first semiconductor layer and forms a plurality of holes, 상기 제2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제1의 반도체층을 상기 금속성 재료층 및 질소와 반응시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.When the second semiconductor layer is formed using the organometallic vapor phase growth method, the first semiconductor layer below the portion where the metallic material layer is formed is reacted with the metallic material layer and nitrogen to evaporate from the plurality of holes. To form the cavity to form a semiconductor substrate. 청구항 1에 있어서,The method according to claim 1, 상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 100㎚ 범위 내에 있고, 상기 제1의 반도체층상에 형성 후, 상기 탄탈의 표면이 산화탄탈로 감싸져 있는 것을 특징으로 하는 반도체 기판의 제조 방법.The metallic material layer is tantalum, and has a film thickness in a range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum is covered with tantalum oxide. Way. 청구항 1에 있어서,The method according to claim 1, 상기 기판은, 사파이어 기판, Si 기판 또는 SiC 기판인 것을 특징으로 하는 반도체 기판의 제조 방법.The substrate is a sapphire substrate, a Si substrate or a SiC substrate, the manufacturing method of a semiconductor substrate. 청구항 1에 있어서,The method according to claim 1, 상기 화학 용액은 KOH, NaOH, H2PO4, HCL 및 H2SO4로 이루어진 일군에서 선택된 적어도 하나를 포함하는 반도체 기판의 제조 방법.The chemical solution is a method of manufacturing a semiconductor substrate comprising at least one selected from the group consisting of KOH, NaOH, H 2 PO 4 , HCL and H 2 SO 4 . 청구항 1에 있어서,The method according to claim 1, 상기 화학 용액을 이용하여 제1의 반도체층을 식각하는 것은 습식 식각, 광 강화 화학 식각 또는 광전 화학 식각인 것을 특징으로 하는 반도체 기판의 제조 방법.And etching the first semiconductor layer using the chemical solution is wet etching, photo-enhanced chemical etching, or photochemical chemical etching. 제1 기판상에 제1의 반도체층을 형성하고,Forming a first semiconductor layer on the first substrate, 상기 제1의 반도체층상에 패턴 형상으로 금속성 재료층을 형성하고,Forming a metallic material layer in a pattern shape on the first semiconductor layer, 상기 제1의 반도체층상 및 상기 금속성 재료층상에 제2의 반도체층을 형성함과 함께, 상기 금속성 재료층보다 하층 부분의 상기 제1의 반도체층에 공동을 형성하고,A second semiconductor layer is formed on the first semiconductor layer and the metallic material layer, and a cavity is formed in the first semiconductor layer below the metallic material layer. 상기 제2의 반도체층상에 제1의 화합물 반도체층을 형성하고,Forming a first compound semiconductor layer on the second semiconductor layer, 상기 제1의 화합물 반도체층상에 활성층을 형성하고,An active layer is formed on the first compound semiconductor layer, 상기 활성층상에 제2의 화합물 반도체층을 형성하고,Forming a second compound semiconductor layer on the active layer, 상기 제2의 화합물 반도체층상에 제2 기판을 부착하고,Attaching a second substrate on the second compound semiconductor layer, 화학 용액을 사용하여 상기 제1 반도체층의 적어도 일부를 식각하여 상기 제2의 반도체층으로부터 상기 기판을 박리하는 것을 포함하는 발광 소자의 제조 방법.At least a portion of the first semiconductor layer is etched using a chemical solution to peel the substrate from the second semiconductor layer. 청구항 11에 있어서,The method of claim 11, 상기 금속성 재료층은, 상기 제1의 반도체층상에 일정한 간격 및 폭으로 스트라이프 형상으로 형성하고,The metallic material layer is formed on the first semiconductor layer in a stripe shape at regular intervals and widths, 상기 제2의 반도체층은, 상기 금속성 재료층을 덮는 것을 특징으로 하는 발광 소자의 제조 방법.The second semiconductor layer covers the metallic material layer. 청구항 11에 있어서,The method of claim 11, 상기 금속성 재료층은, 상기 제1의 반도체층 상에 형성되되, 상기 제1의 반도체층 상의 상기 금속성 재료층의 표면은 부분적으로 금속을 포함하는 산화막이 형성되고, 상기 금속성 재료층을 형성한 후, 상기 금속성 재료층을 공기 중에 노출시켜 적어도 상기 금속성 재료층의 상부 표면은 산화막이 형성되어 있으며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성하는 것을 특징으로 하는 발광 소자의 제조 방법.The metallic material layer is formed on the first semiconductor layer, and an oxide film including a metal is partially formed on a surface of the metallic material layer on the first semiconductor layer, and then the metallic material layer is formed. And exposing the metallic material layer to air to form an oxide film on at least an upper surface of the metallic material layer, the oxide film forming a mask for the first semiconductor layer. 청구항 13에 있어서,14. The method of claim 13, 상기 금속성 재료층은, 복수의 구멍이 형성되어 있는 것을 특징으로 발광 소자의 제조 방법.The metal material layer is formed with a plurality of holes, characterized in that the manufacturing method of the light emitting device. 청구항 11에 있어서,The method of claim 11, 상기 금속성 재료층은, 상기 제2의 반도체층을 형성할 때의 가열 온도보다 고융점의 금속성 재료를 이용해 형성하는 것을 특징으로 하는 발광 소자의 제조 방법.The metallic material layer is formed by using a metallic material having a higher melting point than the heating temperature at the time of forming the second semiconductor layer. 청구항 11에 있어서,The method of claim 11, 상기 금속성 재료층은, 상기 제1의 반도체층 상에 형성되되, 상기 제1의 반도체층 상의 상기 금속성 재료층의 표면은 부분적으로 금속을 포함하는 산화막이 형성되고, 상기 금속성 재료층을 형성한 후, 상기 금속성 재료층을 공기 중에 노출시켜 적어도 상기 금속성 재료층의 상부 표면은 산화막이 형성되어 있으며, 상기 산화막은 상기 제1의 반도체층에 대한 마스크를 형성함과 함께, 복수의 구멍을 형성하며,The metallic material layer is formed on the first semiconductor layer, and an oxide film including a metal is partially formed on a surface of the metallic material layer on the first semiconductor layer, and then the metallic material layer is formed. Exposing the metallic material layer to air, and at least an upper surface of the metallic material layer is formed with an oxide film, the oxide film forms a mask for the first semiconductor layer and forms a plurality of holes, 상기 제2의 반도체층을 유기 금속 기상 성장법을 이용해 형성할 때에, 상기 금속성 재료층이 형성된 부분의 하층의 상기 제1의 반도체층을 상기 금속성 재료층 및 질소와 반응시켜 상기 복수의 구멍으로부터 증발시켜, 상기 공동을 형성하는 것을 특징으로 하는 발광 소자의 제조 방법.When the second semiconductor layer is formed using the organometallic vapor phase growth method, the first semiconductor layer below the portion where the metallic material layer is formed is reacted with the metallic material layer and nitrogen to evaporate from the plurality of holes. To form the cavity to form a light emitting device. 청구항 11에 있어서,The method of claim 11, 상기 금속성 재료층은, 탄탈이며, 그 막 두께가 5nm 내지 100㎚ 범위 내에 있고, 상기 제1의 반도체층상에 형성 후, 상기 탄탈의 표면이 산화탄탈로 감싸져 있는 것을 특징으로 하는 발광 소자의 제조 방법.The metallic material layer is tantalum, and has a film thickness in a range of 5 nm to 100 nm, and after formation on the first semiconductor layer, the surface of the tantalum is covered with tantalum oxide. Way. 청구항 11에 있어서,The method of claim 11, 상기 제1 기판은, 사파이어 기판, Si 기판 또는 SiC 기판인 것을 특징으로 하는 발광 소자의 제조 방법.The said 1st board | substrate is a sapphire substrate, a Si substrate, or a SiC substrate, The manufacturing method of the light emitting element characterized by the above-mentioned. 청구항 11에 있어서,The method of claim 11, 상기 화학 용액은 KOH, NaOH, H2PO4, HCL 및 H2SO4로 이루어진 일군에서 선택된 적어도 하나를 포함하는 발광 소자의 제조 방법.The chemical solution is a method of manufacturing a light emitting device comprising at least one selected from the group consisting of KOH, NaOH, H 2 PO 4 , HCL and H 2 SO 4 . 청구항 11에 있어서,The method of claim 11, 상기 화학 용액을 이용하여 제1의 반도체층을 식각하는 것은 습식 식각, 광 강화 화학 식각 또는 광전 화학 식각인 것을 특징으로 하는 발광 소자의 제조 방법.And etching the first semiconductor layer using the chemical solution is wet etching, light enhanced chemical etching, or photochemical etching.
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