KR101102963B1

KR101102963B1 - Method for forming a contact hole of semiconductor device

Info

Publication number: KR101102963B1
Application number: KR1020050021339A
Authority: KR
Inventors: 안준규
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-03-15
Filing date: 2005-03-15
Publication date: 2012-01-11
Also published as: KR20060099844A

Abstract

본 발명은 반도체 소자의 제조 공정이 복잡해지거나 제조 비용이 증가하는 문제점을 억제하면서, 패드 컨택홀이 형성된 영역에서 노말 컨택홀 형성용 포토레지스트의 도포 불량이 발생하는 것을 방지하여, 하나의 칩 내에 패드용 컨택홀 및 일반 컨택홀을 안정적으로 형성할 수 있는 반도체 소자의 컨택홀 형성방법을 제공하기 위한 것으로, 본 발명에서는 패드 컨택홀이 형성된 반도체 기판을 제공하는 단계와, 액상의 포토레지스트가 담겨진 배쓰를 제공하는 단계와, 상기 패드 컨택홀이 형성된 전체 구조물인 웨이퍼 구조물의 상면이 아래로 향하게 하여 상기 웨이퍼 구조물을 상기 배쓰에 흡착시키는 단계와, 베이크 공정을 실시하여 상기 포토레지스트를 경화시키는 단계와, 상기 웨이퍼 구조물을 상기 배쓰와 분리시키고 상기 웨이퍼 구조물의 상면이 위로 향하게 하는 단계와, 경화된 상기 포토레지스트 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 포토레지스트 및 상기 층간 절연막을 식각하여 상기 패드 컨택홀보다 좁은 노말 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다.The present invention prevents the poor application of the photoresist for forming a normal contact hole in a region where a pad contact hole is formed while suppressing a problem that a manufacturing process of a semiconductor device is complicated or an increase in manufacturing cost, thereby preventing a pad in one chip. The present invention provides a method for forming a contact hole of a semiconductor device capable of stably forming a contact hole and a general contact hole. According to the present invention, there is provided a semiconductor substrate having a pad contact hole, and a bath containing a liquid photoresist. Providing an upper surface of a wafer structure, the entire structure of which the pad contact hole is formed, and adsorbing the wafer structure to the bath; and performing a baking process to cure the photoresist; Separate the wafer structure from the bath and form an image of the wafer structure. Facing up, forming a photoresist pattern on the cured photoresist, and etching the photoresist and the interlayer insulating layer through the photoresist pattern to form a normal contact hole narrower than the pad contact hole. It provides a method for forming a contact hole in a semiconductor device comprising the step of.

컨택홀, 포토레지스트, 도포, 경화. Contact hole, photoresist, coating, curing.

Description

Contact hole formation method of semiconductor device {METHOD FOR FORMING A CONTACT HOLE OF SEMICONDUCTOR DEVICE}

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택홀 형성방법을 설명하기 위해 도시된 공정단면도.1 to 8 are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

10 : 반도체 기판 11: 소자 분리막10: semiconductor substrate 11: device isolation film

12 : N웰 13 : 게이트 절연막12 N well 13 gate insulating film

14 : 게이트 폴리 실리콘 15 : 게이트 전극14 gate polysilicon 15 gate electrode

16 : 스페이서 17a : 제1 소오스/드레인 영역16 spacer 17a first source / drain region

17b : 제2 소오스/드레인 영역 18 : 층간 절연막17b: second source / drain regions 18: interlayer insulating film

19, 25 : 포토레지스트 패턴 20, 26 : 식각공정19, 25: photoresist pattern 20, 26: etching process

21 : 패드 컨택홀 22 : 질화막21 pad contact hole 22 nitride film

23 : 산화막 24 : 포토레지스트23: oxide film 24: photoresist

A : 웨이퍼 구조물 B : 배쓰(bath)A wafer structure B bath

27 : 노말 컨택홀27: normal contact hole

본 발명은 반도체 소자의 컨택홀(contact hole) 형성방법에 관한 것으로, 특히 패키징(packaging) 공정시 패드(pad)로 기능하는 컨택 플러그(contact plug)를 형성하기 위해 상대적으로 큰 직경과 깊이를 갖고 형성되는 패드용 컨택홀과 일반적으로 적층된 반도체 소자의 요소간을 연결하기 위해 패드용 컨택홀보다 작은 직경과 깊이를 갖고 형성되는 일반 컨택홀을 하나의 칩에 형성하기 위한 반도체 소자의 컨택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device. In particular, the present invention has a relatively large diameter and depth to form a contact plug functioning as a pad during a packaging process. Forming a contact hole of a semiconductor device for forming a general contact hole formed on a single chip with a diameter and a depth smaller than that of the pad contact hole to connect between the pad contact hole to be formed and the elements of the stacked semiconductor device It is about a method.

최근에는, 반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었다. 이에 따라 컨택 플러그를 형성하여 상기 적층된 요소들 간의 상하부를 연결하였다. 이러한 컨택 플러그는 반도체 소자의 제조시 다양한 용도로 사용된다.Recently, due to the miniaturization of a pattern due to the high integration of semiconductor devices, various elements constituting the semiconductor devices have a stacked structure. Accordingly, contact plugs were formed to connect the upper and lower parts between the stacked elements. Such contact plugs are used for various purposes in the manufacture of semiconductor devices.

따라서, 종래에는 이와 같이 서로 다른 용도의 컨택 플러그를 하나의 칩 내에 형성하기 위해 서로 다른 크기와 깊이를 갖는 복수의 컨택홀을 하나의 칩 내에 형성하고 있다. 예를 들어, 1.5 내지 2㎛의 직경과 6 내지 10㎛의 깊이를 갖는 패드용 컨택홀(이하, 패드 컨택홀이라 함) 및 0.18㎛의 직경과 1㎛ 내외의 깊이를 갖는 컨택홀(이하, 노말 컨택홀이라 함)을 하나의 칩 내에 형성한다. Accordingly, in order to form contact plugs for different uses in one chip, a plurality of contact holes having different sizes and depths are formed in one chip. For example, a pad contact hole having a diameter of 1.5 to 2 μm and a depth of 6 to 10 μm (hereinafter referred to as a pad contact hole) and a contact hole having a diameter of 0.18 μm and a depth of about 1 μm (hereinafter, A normal contact hole) is formed in one chip.

여기서, 패드 컨택홀은 패키징(packaging) 공정시 패드(pad)로 기능하는 컨 택 플러그를 형성하기 위해 형성되는 것으로 직경과 깊이가 노말 컨택홀에 비해 매우 크다. 그리고, 노말 컨택홀은 일반적으로 적층된 반도체 소자의 요소간을 연결하기 위해 형성되는 것으로 직경과 깊이가 패드 컨택홀보다 매우 작다.Here, the pad contact hole is formed to form a contact plug that functions as a pad during a packaging process, and the diameter and depth of the pad contact hole are much larger than those of the normal contact hole. In addition, a normal contact hole is generally formed to connect elements between stacked semiconductor devices, and has a diameter and a depth smaller than that of a pad contact hole.

따라서, 종래에는 상기와 같이 패드 컨택홀및 노말 컨택홀을 하나의 칩 내에 형성하기 위해, 먼저 패드 컨택홀을 형성한 후 패드 컨택홀을 매립하는 포토레지스트를 도포하고 이를 평탄화한 상태에서 노말 컨택홀을 형성하고 있다.Accordingly, in order to form the pad contact hole and the normal contact hole in one chip as described above, the normal contact hole is formed by first forming a pad contact hole and then applying a photoresist for filling the pad contact hole and flattening it. To form.

그러나, 종래와 같이 반도체 소자의 컨택홀을 형성하는 경우에는, 패드 컨택홀을 매립하는 포토레지스트가 상대적으로 깊은 패드 컨택홀을 충분히 매립하지 못하여 노말 컨택홀을 형성하기 위해 포토레지스트를 도포할 시에 패드 컨택홀이 형성된 영역에서 포토레지스트의 도포 불량이 발생하는 문제점이 있다. However, in the case of forming a contact hole of a semiconductor device as in the prior art, when the photoresist filling the pad contact hole does not sufficiently fill the relatively deep pad contact hole, the photoresist is applied to form a normal contact hole. There is a problem in that a poor coating of the photoresist occurs in the region where the pad contact hole is formed.

이러한 도포 불량의 문제점을 해결하기 위해서는, 집적화의 스킴(scheme)을 변경하거나, 패드 컨택홀을 매립하기 위한 포토레지스트를 매우 두껍게 도포한 후에 이를 별도로 평탄화시켜야 한다.In order to solve the problem of the coating failure, it is necessary to change the scheme of integration or apply a very thick photoresist for filling the pad contact hole and then planarize it separately.

그러나, 이러한 방법은 추가적으로 발생되는 공정이 많아 반도체 제조 공정이 복잡해지는 문제점이 있고, 포토레지스트를 평탄화시키기 위한 평탄화 장비를 추가적으로 사용해야 하므로 제조 비용이 증가하는 문제점이 있다.However, such a method has a problem in that a semiconductor manufacturing process is complicated due to a large number of additional processes, and a manufacturing cost increases because additional flattening equipment for planarizing a photoresist is used.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 제조 공정이 복잡해지거나 제조 비용이 증가하는 문제점을 억 제하면서, 패드용 컨택홀이 형성된 영역에서 일반 컨택홀 형성용 포토레지스트의 도포 불량이 발생하는 것을 방지하여 하나의 칩 내에 패드용 컨택홀 및 일반 컨택홀을 안정적으로 형성할 수 있는 반도체 소자의 컨택홀 형성방법을 제공하기 위한 것이다.Therefore, the present invention has been proposed to solve the above-mentioned problems of the prior art, while forming a general contact hole in a region where pad contact holes are formed while suppressing a problem that a manufacturing process of a semiconductor device is complicated or an increase in manufacturing cost. The present invention provides a method for forming a contact hole in a semiconductor device capable of stably forming a pad contact hole and a general contact hole in one chip by preventing poor coating of a photoresist.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 층간 절연막과 패드 컨택홀이 형성된 반도체 기판을 제공하는 단계와, 액상의 포토레지스트가 담겨진 배쓰를 제공하는 단계와, 상기 패드 컨택홀이 형성된 전체 구조물인 웨이퍼 구조물의 상면이 아래로 향하게 하여 상기 웨이퍼 구조물에 상기 액상의 포토레지스트를 흡착시키는 단계와, 베이크 공정을 실시하여 상기 포토레지스트를 경화시키는 단계와, 상기 웨이퍼 구조물을 상기 배쓰와 분리시키고 상기 웨이퍼 구조물의 상면이 위로 향하게 하는 단계와, 경화된 상기 포토레지스트 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 포토레지스트 및 상기 층간 절연막을 식각하여 상기 패드 컨택홀보다 좁은 노말 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다.According to an aspect of the present invention, there is provided a semiconductor substrate including an interlayer insulating film and a pad contact hole, providing a bath containing a liquid photoresist, and the pad contact hole. Adsorbing the liquid photoresist onto the wafer structure with the upper surface of the formed wafer structure facing down, performing a baking process to cure the photoresist, and separating the wafer structure from the bath. Forming a photoresist pattern on the cured photoresist; etching the photoresist and the interlayer insulating layer through the photoresist pattern to etch the photoresist and the interlayer insulating layer. Forming a narrow normal contact hole A method of forming a contact hole in a semiconductor device is provided.

또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기 패드 컨택홀을 형성한 후, 상기 패드 컨택홀이 형성된 결과물 상부의 단차를 따라 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다. In addition, the present invention according to another aspect for achieving the above-described object, the semiconductor device further comprises the step of forming a barrier film after forming the pad contact hole, the step along the step of the upper part of the resultant product is formed; It provides a method for forming a contact hole.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

실시예Example

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택홀 형성방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 1 내지 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 이하에서는, 설명의 이해를 돕기 위해 CMOS(Complementary Metal Oxide Semiconductor) 소자의 컨택홀 형성방법을 일례로 설명하기로 한다.1 to 8 are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 8 are the same components that perform the same function. Hereinafter, a method of forming a contact hole in a complementary metal oxide semiconductor (CMOS) device will be described as an example to help understand the description.

먼저, 도 1에 도시된 바와 같이, 소정 타입(type)의 반도체 기판(10)에 복수의 소자 분리막(11)을 형성한다. 여기서는, 3족 물질인 붕소(B)와 같은 p형 불순물로 형성된 P 타입(P-Sub)의 반도체 기판(10)을 제공한다. 또한, 소자 분리막(11)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 형성한다.First, as shown in FIG. 1, a plurality of device isolation layers 11 are formed on a semiconductor substrate 10 of a predetermined type. Here, a P type (P-Sub) semiconductor substrate 10 formed of a p-type impurity such as boron (B), which is a Group 3 material, is provided. In addition, the device isolation layer 11 is formed by performing a shallow trench isolation (STI) or a LOCal oxidation of silicon (LOCOS) process.

이어서, 마스크 공정 및 웰 이온주입 공정을 실시하여 PMOS 트랜지스터가 형성될 영역(이하, 제1 영역이라 함; PMOS)에 N웰(N-Well; 12)을 형성한다. 이때, 웰 이온주입 공정은 5족 물질인 인(P), 비소(As)와 같은 n형 불순물을 이용한다.Subsequently, an N well (N-Well) 12 is formed in a region (hereinafter referred to as a first region; PMOS) in which a PMOS transistor is to be formed by performing a mask process and a well ion implantation process. In this case, the well ion implantation process uses n-type impurities such as phosphorus (P) and arsenic (As), which are Group 5 materials.

이어서, 도면에 도시되지는 않았으나, 문턱전압 조절 이온주입 공정을 추가로 실시할 수 있다.Subsequently, although not shown in the figure, a threshold voltage control ion implantation process may be further performed.

이어서, 제1 영역(PMOS) 및 NMOS 트랜지스터가 형성될 영역(이하, 제2 영역 이라 함; NMOS)의 반도체 기판(10) 상에 각각 게이트 전극(15)을 형성한다. 이때, 게이트 전극(15)은 게이트 절연막(13) 및 게이트 폴리 실리콘(14)으로 이루어진다.Subsequently, gate electrodes 15 are formed on the semiconductor substrate 10 in the first region PMOS and the region in which the NMOS transistor is to be formed (hereinafter referred to as a second region; NMOS). At this time, the gate electrode 15 is composed of a gate insulating film 13 and a gate polysilicon 14.

이어서, 게이트 전극(15)의 양측벽에 각각 스페이서(16)를 형성한다. 이때, 스페이서(16)는 산화막 또는 산화막과 질화막을 혼합하여 형성할 수 있다.Subsequently, spacers 16 are formed on both side walls of the gate electrode 15, respectively. In this case, the spacer 16 may be formed by mixing an oxide film or an oxide film and a nitride film.

이어서, 스페이서(16)를 마스크로 이용한 고농도의 소오스/드레인 이온주입 공정을 실시하여 스페이서(16)의 양측으로 노출된 반도체 기판(10)에 소오스/드레인 영역을 형성한다. 이때, 제1 영역(PMOS)에는 P⁺의 제1 소오스/드레인 영역(17a)이 형성되고, 제2 영역(NMOS)에는 N⁺의 제2 소오스/드레인 영역(17b)이 형성된다. 이로써, 제1 영역(PMOS)에는 PMOS 트랜지스터가 완성되고 제2 영역(NMOS)에는 NMOS 트랜지스터가 완성된다.Next, a high concentration source / drain ion implantation process using the spacer 16 as a mask is performed to form source / drain regions in the semiconductor substrate 10 exposed to both sides of the spacer 16. In this case, a first source / drain region 17a of P ⁺ is formed in the first region PMOS, and a second source / drain region 17b of N ⁺ is formed in the second region NMOS. As a result, the PMOS transistor is completed in the first region PMOS, and the NMOS transistor is completed in the second region NMOS.

이어서, PMOS 및 NMOS 트랜지스터가 완성된 결과물 상에 층간 절연막(18)을 증착한다. 이때, 층간 절연막(18)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(18)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.Subsequently, an interlayer insulating film 18 is deposited on the resulting PMOS and NMOS transistors. In this case, the interlayer insulating film 18 is formed of an oxide film-based material. For example, the interlayer insulating film 18 may include a high density plasma (HDP) oxide film, a boron phosphorus silicate glass (BPSG) film, a phosphorus silicate glass (PSG) film, a plasma enhanced tetra thyle ortho silicate (peteos) film, and a plasma enhanced chemical vapor (PECVD) film. A single layer film or a laminate of these layers is laminated using any one of a deposition film, a USG (Un-doped Silicate Glass) film, a FSG (Fluorinated Silicate Glass) film, a carbon doped oxide (CDO) film, and an organosilicate glass (OSG) film Form into a film.

이어서, 도 2에 도시된 바와 같이, 층간 절연막(18) 상에 포토레지스트(미도 시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 패드용 컨택홀(이하, 패드 컨택홀이라 함; 21) 형성을 위한 포토레지스트 패턴(19)을 형성한다.Subsequently, as shown in FIG. 2, a photoresist (not shown) is applied on the interlayer insulating layer 18, and then an exposure and development process using a photomask (not shown) is performed to contact pads for holes (hereinafter, A photoresist pattern 19 for forming a pad contact hole 21 is formed.

이어서, 포토레지스트 패턴(19)을 마스크로 이용한 식각공정(20)을 실시하여 패드 컨택홀(21)이 형성될 영역인 패드 영역(C)에 패드 컨택홀(21)을 형성한다. 이때, 패드 컨택홀(21)은 패키징 공정시 패드 기능을 하는 컨택 플러그를 형성하기 위해 형성되는 것으로, 수 ㎛의 직경을 갖는다. 여기서는, 1 내지 2㎛의 직경을 갖고 형성되며, 반도체 기판(10)을 6 내지 10㎛의 깊이로 식각함으로써 형성된다.Subsequently, an etching process 20 using the photoresist pattern 19 as a mask is performed to form the pad contact hole 21 in the pad region C, which is a region where the pad contact hole 21 is to be formed. In this case, the pad contact hole 21 is formed to form a contact plug which functions as a pad during the packaging process, and has a diameter of several μm. Here, it is formed with a diameter of 1 to 2 μm, and is formed by etching the semiconductor substrate 10 to a depth of 6 to 10 μm.

이어서, 도 3에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(19)을 제거한다.Subsequently, as shown in FIG. 3, a strip process is performed to remove the photoresist pattern 19.

이어서, 패드 컨택홀(21)이 형성된 결과물 상부의 단차를 따라 베리어막(barrier layer)을 형성한다. 이때, 베리어막은 질화막(22)과 산화막(23)을 순차적으로 증착하여 형성한다.Subsequently, a barrier layer is formed along the stepped portion of the upper part of the resultant pad contact hole 21. In this case, the barrier film is formed by sequentially depositing the nitride film 22 and the oxide film 23.

이어서, 도 4에 도시된 바와 같이, 패드 컨택홀(21)이 형성된 결과물 상부의 단차를 따라 베리어막이 형성된 웨이퍼 구조물(A)의 상면을 아래로 향하게 하여 배쓰(bath; B) 내에 담겨있는 액상의 포토레지스트(24)를 웨이퍼 구조물(A)에 흡착시킨다. 이로써, 패드 컨택홀(21) 내에는 그 상부로부터 일정 깊이까지 포토레지스트(24)가 도포된다.Subsequently, as shown in FIG. 4, the upper surface of the wafer structure A on which the barrier film is formed is faced downward along the step of the upper part of the product on which the pad contact hole 21 is formed. Photoresist 24 is adsorbed onto wafer structure A. As a result, the photoresist 24 is applied to the pad contact hole 21 from a top to a predetermined depth.

이어서, 베이크(bake) 공정을 실시하여 포토레지스트(24)를 경화시킨다. 이때, 베이크 공정은 100℃ 내외의 온도 조건에서 실시한다. 이에 따라, 패드 컨택홀 (21)의 일정 깊이까지 채워진 포토레지스트(24)가 고체 상태로 변환된다. Next, a bake process is performed to cure the photoresist 24. At this time, the baking step is carried out at a temperature of about 100 ℃. As a result, the photoresist 24 filled to the predetermined depth of the pad contact hole 21 is converted into a solid state.

이어서, 도 5에 도시된 바와 같이, 도 4의 공정을 거친 웨이퍼 구조물(A)을 배쓰(B)와 분리시킨 후, 웨이퍼 구조물(A)의 상면이 위로 향하도록 한다. 이때, 경화된 포토레지스트(24)는 고체 상태이므로 패드 컨택홀(21) 내에 안정적으로 형성될 수 있다. Subsequently, as shown in FIG. 5, the wafer structure A, which has undergone the process of FIG. 4, is separated from the bath B, and then the top surface of the wafer structure A is faced upward. In this case, since the cured photoresist 24 is in a solid state, it may be stably formed in the pad contact hole 21.

또한, 포토레지스트(24)는 층간 절연막(18)의 상부로부터 일정 깊이까지 패드 컨택홀(21) 내에 형성되어 층간 절연막(18)과의 단차를 없애고, 산화막(23) 상에도 일정 두께로 형성되어 평탄화를 이룬다. 이에 따라, 패드 영역(C)에서 후속 공정을 통해 형성될 노말 컨택홀(27; 도 7 참조)의 형성을 위해 도포되는 포토레지스트의 도포 불량을 방지할 수 있다.In addition, the photoresist 24 is formed in the pad contact hole 21 from the top of the interlayer insulating film 18 to a predetermined depth to eliminate the step with the interlayer insulating film 18, and is formed on the oxide film 23 to have a predetermined thickness. Flattening. Accordingly, a poor coating of the photoresist applied for forming the normal contact hole 27 (see FIG. 7) to be formed through the subsequent process in the pad region C can be prevented.

이어서, 도 6에 도시된 바와 같이, 포토레지스트(24) 상에 일반 컨택홀(27; 도 7 참조)을 형성하기 위한 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(25)을 형성한다. 이때, 포토레지스트 패턴(25)은 제1 소오스/드레인 영역(17a) 및 제2 소오스/드레인 영역(17b)이 오픈(open)된 구조로 형성한다.Subsequently, as shown in FIG. 6, after applying a photoresist (not shown) for forming a general contact hole 27 (see FIG. 7) on the photoresist 24, a photomask (not shown) is used. The photoresist pattern 25 is formed by performing exposure and development processes. In this case, the photoresist pattern 25 has a structure in which the first source / drain region 17a and the second source / drain region 17b are open.

이어서, 도 7에 도시된 바와 같이, 포토레지스트 패턴(25)을 마스크로 이용한 식각공정(26)을 실시하여 제1 소오스/드레인 영역(17a) 및 제2 소오스/드레인 영역(17b)을 노출시키는 컨택홀(27; 이하, 노말 컨택홀이라 함)을 형성한다. 이때, 노말 컨택홀(27)은 0.1 내지 0.3㎛의 직경을 갖는다.Subsequently, as shown in FIG. 7, an etching process 26 using the photoresist pattern 25 as a mask is performed to expose the first source / drain region 17a and the second source / drain region 17b. A contact hole 27 (hereinafter referred to as a normal contact hole) is formed. At this time, the normal contact hole 27 has a diameter of 0.1 to 0.3㎛.

이어서, 도 8에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패 턴(25)및 포토레지스트(24)를 제거한다. 이때, 포토레지스트(24)가 패드 컨택홀(21)의 상부로부터 일정 깊이까지만 형성되어 있으므로 스트립 공정시 그 제거가 용이하다.Subsequently, as shown in FIG. 8, a strip process is performed to remove the photoresist pattern 25 and the photoresist 24. At this time, since the photoresist 24 is formed only from the top of the pad contact hole 21 to a predetermined depth, the photoresist 24 is easily removed during the strip process.

즉, 본 발명의 바람직한 실시예에 따르면, 패드 컨택홀(21)의 상부로부터 일정 깊이까지 포토레지스트(24)를 도포하고 이를 경화시켜 패드 컨택홀(21)을 매립하는 포토레지스트(24)를 안정적으로 형성한 후, 노말 컨택홀(27)을 형성하기 위한 포토레지스트를 도포한다. 따라서, 패드 컨택홀(21)이 형성된 영역에서 노말 컨택홀(27)을 형성하기 위한 포토레지스트의 도포 불량이 발생하는 것을 방지할 수 있다.That is, according to the preferred embodiment of the present invention, the photoresist 24 is applied from the top of the pad contact hole 21 to a predetermined depth and cured to stabilize the photoresist 24 filling the pad contact hole 21. After forming, the photoresist for forming the normal contact hole 27 is applied. Therefore, it is possible to prevent the application failure of the photoresist for forming the normal contact hole 27 in the region where the pad contact hole 21 is formed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면 패드용 컨택홀의 상부로부터 일정 깊이까지 포토레지스트를 형성하고 이를 경화시켜 패드용 컨택홀을 매립하는 포토레지스트를 안정적으로 형성한 후, 일반 컨택홀을 형성하기 위한 포토레지스트를 도포한다. 따라서, 패드용 컨택홀이 형성된 영역에서 일반 컨택홀을 형성하기 위한 포토레지스트의 도포 불량이 발생하는 것을 방지하여 하나의 칩 내에 패드용 컨택홀 및 일반 컨택홀을 안정적으로 형성할 수 있다.As described above, according to the present invention, after forming a photoresist from a top of the pad contact hole to a predetermined depth and curing the photoresist, the photoresist for burying the pad contact hole is stably formed. Apply photoresist. Therefore, the coating defect of the photoresist for forming the general contact hole in the region where the pad contact hole is formed can be prevented from occurring, thereby stably forming the pad contact hole and the general contact hole in one chip.

또한, 본 발명에 의하면 패드용 컨택홀을 매립하는 포토레지스트의 평탄화를 위한 추가적인 평탄화 공정을 진행하지 않고도 하나의 칩 내에 패드용 컨택홀 및 일반 컨택홀을 안정적으로 형성할 수 있다. 따라서, 추가적인 평탄화 공정 및 장비가 필요 없어 반도체 소자의 제조 공정이 단순해지고 제조 비용이 감소하는 효과가 있다.According to the present invention, the pad contact hole and the general contact hole can be stably formed in one chip without performing an additional planarization process for planarization of the photoresist filling the contact hole for the pad. Therefore, no additional planarization process and equipment are required, thereby simplifying the manufacturing process of the semiconductor device and reducing the manufacturing cost.

Claims

Providing a semiconductor substrate having an interlayer insulating film and a pad contact hole;

Providing a bath containing a liquid photoresist;

Adsorbing the liquid photoresist onto the wafer structure with the upper surface of the wafer structure, the entire structure including the pad contact hole, facing downward;

Performing a baking process to cure the photoresist;

Separating the wafer structure from the bath and bringing the top surface of the wafer structure upward;

Forming a photoresist pattern on the cured photoresist; And

Etching the photoresist and the interlayer insulating layer through the photoresist pattern to form a normal contact hole narrower than the pad contact hole;

Contact hole forming method of a semiconductor device comprising a.

The method of claim 1,

After forming the pad contact hole, forming a barrier layer along a step of an upper portion of the resultant product in which the pad contact hole is formed.

The method of claim 2,

The barrier layer may be formed by sequentially depositing a nitride layer and an oxide layer.

The method according to claim 1 or 2,

And the pad contact hole is formed to form a contact plug which functions as a pad during a packaging process.

The method of claim 4, wherein

The pad contact hole may be formed by etching the semiconductor substrate to a depth of 6 to 10 μm.

The method according to claim 1 or 2,

And the normal contact hole is formed to form a contact plug connecting the semiconductor element with an upper element stacked on the interlayer insulating layer.