JP2011044625A

JP2011044625A - Semiconductor device, and method of manufacturing semiconductor device

Info

Publication number: JP2011044625A
Application number: JP2009192723A
Authority: JP
Inventors: Kazuki Yamaguchi; 一樹山口
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-08-24
Filing date: 2009-08-24
Publication date: 2011-03-03

Abstract

<P>PROBLEM TO BE SOLVED: To suppress a leakage current between: a PN junction of source/drain regions; and a contact. <P>SOLUTION: A semiconductor device includes: a semiconductor substrate (1); an STI (Shallow Trench Isolation) structure (2) formed on the semiconductor substrate (1); a diffusion region (12) formed on the semiconductor substrate (1) and adjoining the STI structure (2); a connection contact (20) penetrating an inter-layer insulating film (15) to reach the diffusion region (12) and STI structure (2); and an oxide film (19) formed on a side face of the diffusion region (12) and a side face of the semiconductor substrate (1) below the diffusion region (12) to electrically insulate the connection contact (20) and the side face of the diffusion region (12) and also to electrically insulate the connection contact (20) and the side face of the semiconductor substrate (1). The semiconductor device has an insulating film (oxide film) formed selectively only between STI element isolation and the PN-junction of the source/drain regions. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置、および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

半導体装置の素子間分離を実現する素子分領構造として、ＳＴＩ（Shallow Trench Isolation）構造が提案されている。ＳＴＩ構造は、シリコン基板の分離領域に比較的に浅いトレンチ（深さ：０．２〜０．６μｍ）を形成し、そのトレンチ内をＳｉＯ₂膜で埋めこむことによって形成される。 An STI (Shallow Trench Isolation) structure has been proposed as an element separation structure that achieves isolation between elements of a semiconductor device. The STI structure is formed by forming a relatively shallow trench (depth: 0.2 to 0.6 μm) in the isolation region of the silicon substrate and filling the trench with an SiO ₂ film.

情報処理技術の進歩に伴って、半導体装置の高集積化や高機能化が要求されてきている。そのような要求に対応するために、半導体装置の更なる微細化が要求されている。半導体装置の微細化が進むことに伴って、その半導体装置の製造において、リソグラフィ工程のアライメントの精度に対する要求が厳しくなってきている。 With the progress of information processing technology, higher integration and higher functionality of semiconductor devices have been demanded. In order to meet such demands, further miniaturization of semiconductor devices is required. Along with the miniaturization of a semiconductor device, in the manufacture of the semiconductor device, there is a strict requirement for the alignment accuracy of the lithography process.

図１は、従来の半導体装置の製造工程を示す断面図である。図１の（ａ）は、従来の半導体装置の製造工程において、ソース／ドレイン領域１０４に接続する接続コンタクトを設けるためのコンタクトホール１１２を、層間絶縁膜１０６に形成した状態を示している。その工程では、基板１０１の形成されたＳＴＩ酸化膜１１１によって分離された素子のソース／ドレイン領域１０４に接続するように、層間絶縁膜１０６にコンタクトホール１１２が形成されている。 FIG. 1 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device. FIG. 1A shows a state in which a contact hole 112 for providing a connection contact connected to the source / drain region 104 is formed in the interlayer insulating film 106 in the manufacturing process of the conventional semiconductor device. In that process, a contact hole 112 is formed in the interlayer insulating film 106 so as to be connected to the source / drain region 104 of the element separated by the STI oxide film 111 formed on the substrate 101.

図１の（ｂ）は、従来の半導体装置の製造において、そのコンタクトホールを埋めて接続コンタクトを形成した状態を例示する断面図である。図１の（ｂ）に示すように、層間絶縁膜１０６のコンタクトホール１１２は、タングステンなどの金属プラグ１１３によって埋め込まれる。この金属プラグ１１３は層間絶縁膜１０６上に形成された上層配線とソース／ドレイン領域１０４との間の電気的導通を実現する役割を果たす。 FIG. 1B is a cross-sectional view illustrating a state in which a connection contact is formed by filling the contact hole in manufacturing a conventional semiconductor device. As shown in FIG. 1B, the contact hole 112 of the interlayer insulating film 106 is filled with a metal plug 113 such as tungsten. The metal plug 113 plays a role of realizing electrical conduction between the upper layer wiring formed on the interlayer insulating film 106 and the source / drain region 104.

ここで、図１の（ｂ）に示されているように、ソース／ドレイン領域１０４のｐｎ接合部の一部は、金属プラグ１１３と直接的に接触している。このため、矢印で模式的に示す経路を介して大きな電流リークが発生する。つまり、上述のように、ソース／ドレイン形成後、コンタクト形成において、アライメントズレが生じると、拡散層１０４とＳＴＩ酸化膜１１１とを跨ぐように接続コンタクト１１２が踏み外し、コンタクトエッチング時にＳＴＩ酸化膜１１１がエッチングされる。それにより、ＳＴＩ酸化膜１１１の端部分のソース／ドレイン領域１０４のＰＮ接合領域が露出する。そこにコンタクトホールが形成された後、接続コンタクトとなる金属プラグ１１３が形成されると、接続コンタクトと拡散層との間のリーク電流が発生する。このような電流リークを抑制するための技術が知られている（例えば、特許文献１参照）。 Here, as shown in FIG. 1B, a part of the pn junction portion of the source / drain region 104 is in direct contact with the metal plug 113. For this reason, a large current leak occurs through a path schematically indicated by an arrow. That is, as described above, when an alignment shift occurs in the contact formation after the source / drain formation, the connection contact 112 is stepped off so as to straddle the diffusion layer 104 and the STI oxide film 111, and the STI oxide film 111 is formed during contact etching. Etched. As a result, the PN junction region of the source / drain region 104 at the end of the STI oxide film 111 is exposed. If a metal plug 113 to be a connection contact is formed after a contact hole is formed there, a leak current is generated between the connection contact and the diffusion layer. A technique for suppressing such current leakage is known (see, for example, Patent Document 1).

図２は、特許文献１に記載の半導体装置の製造工程を示す断面図である。図２の（ａ）は、特許文献１に記載の半導体装置の製造において、ソース／ドレイン領域１３４に接続する接続コンタクトを設けるためのコンタクトホール１４８を、層間絶縁膜１３６に形成した状態を示している。 FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device described in Patent Document 1. 2A shows a state in which contact holes 148 for providing connection contacts connected to the source / drain regions 134 are formed in the interlayer insulating film 136 in the manufacture of the semiconductor device described in Patent Document 1. FIG. Yes.

図２の（ｂ）は、そのコンタクトホール１４８に、絶縁性サイドウォールスペーサー１５０を形成した状態を例示している。レジストマスクを除去した後、図２の（ｂ）に示されているように、コンタクトホール１４８の内壁、および段差側面上に、絶縁性サイドウォールスペーサー１５０を形成する。この絶縁性サイドウォールスペーサー１５０は、シリコンナイトライドなどからなる絶縁膜（厚さ：１０〜５０ｎｍ）で、半導体構造物を覆った後、この絶縁膜に対して異方性の強いエッチングを行うことによって形成されている。 FIG. 2B illustrates a state where an insulating sidewall spacer 150 is formed in the contact hole 148. After removing the resist mask, an insulating sidewall spacer 150 is formed on the inner wall of the contact hole 148 and the side surface of the step as shown in FIG. The insulating side wall spacer 150 covers the semiconductor structure with an insulating film (thickness: 10 to 50 nm) made of silicon nitride or the like, and then performs highly anisotropic etching on the insulating film. Is formed by.

図２に示すように、ＳＴＩ素子分離端に露出した半導体基板全体を覆うようにリーク防止膜として機能する絶縁性サイドウォールスペーサー１５０を形成している。リーク防止膜は、ＣＶＤ法により形成されている。特許文献１に記載の技術では、このリーク防止膜によって、ソース／ドレイン領域のＰＮ接合部とコンタクトの接触を防ぎ、リーク電流の低減を実現させている。 As shown in FIG. 2, an insulating sidewall spacer 150 that functions as a leak prevention film is formed so as to cover the entire semiconductor substrate exposed at the STI element isolation end. The leak prevention film is formed by a CVD method. In the technique described in Patent Document 1, this leakage prevention film prevents contact between the PN junction portion of the source / drain region and the contact, thereby realizing a reduction in leakage current.

特開２００１−３５８３３６号公報JP 2001-358336 A

特許文献１に記載の技術の場合、コンタクト開口部の側面全体を覆うようにリーク防止膜が形成される。そのため、コンタクト孔の開口部が狭くなる。図３は、従来の半導体装置の製造において、コンタクト１４９を形成したときの状態を示す断面図である。図３に示されているように、半導体装置の微細化に伴い、コンタクトサイズが小さくなり、コンタクト１４９を成膜した場合、コンタクト孔が閉塞し、閉塞部１２２が形成されることがある。また、コンタクト金属の埋め込み不良により、ボイド１２３が形成されることがある。また、コンタクト１４９とシリサイド上端との接触する面積が小さくなってしまうため、コンタクト１４９の抵抗が大きくなると言う問題も生じる。 In the case of the technique described in Patent Document 1, a leak prevention film is formed so as to cover the entire side surface of the contact opening. Therefore, the opening of the contact hole is narrowed. FIG. 3 is a cross-sectional view showing a state when the contact 149 is formed in the manufacture of the conventional semiconductor device. As shown in FIG. 3, as the semiconductor device is miniaturized, the contact size is reduced, and when the contact 149 is formed, the contact hole may be blocked and the blocked portion 122 may be formed. In addition, voids 123 may be formed due to poor filling of the contact metal. Further, since the contact area between the contact 149 and the upper end of the silicide is reduced, there is a problem that the resistance of the contact 149 is increased.

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 [Means for Solving the Problems] will be described below using the numbers used in [DETAILED DESCRIPTION]. These numbers are added to clarify the correspondence between the description of [Claims] and [Mode for Carrying Out the Invention]. However, these numbers should not be used to interpret the technical scope of the invention described in [Claims].

上記の課題を解決するために、半導体基板（１）と、前記半導体基板（１）に形成されたＳＴＩ（Shallow Trench Isolation）構造（２）と、前記半導体基板（１）に形成され、前記ＳＴＩ構造（２）に隣接する拡散領域（１２）と、層間絶縁膜（１５）を貫通して前記拡散領域（１２）と前記ＳＴＩ構造（２）とに到達する接続コンタクト（２０）と、前記拡散領域（１２）の側面と前記拡散領域（１２）の下の前記半導体基板（１）の側面に形成され、前記接続コンタクト（２０）と前記拡散領域（１２）の側面とを電気的に絶縁し、かつ、前記接続コンタクト（２０）と前記半導体基板（１）の側面とを電気的に絶縁する酸化膜（１９）とを具備する半導体装置を構成する。その半導体装置では、ＳＴＩ素子分離とソース／ドレイン領域のＰＮ接合部分の間のみに選択的に絶縁膜（酸化膜）を形成している。 In order to solve the above problems, a semiconductor substrate (1), an STI (Shallow Trench Isolation) structure (2) formed on the semiconductor substrate (1), the semiconductor substrate (1), and the STI A diffusion region (12) adjacent to the structure (2), a connection contact (20) passing through the interlayer insulating film (15) and reaching the diffusion region (12) and the STI structure (2), and the diffusion Formed on the side surface of the region (12) and the side surface of the semiconductor substrate (1) under the diffusion region (12) to electrically insulate the connection contact (20) from the side surface of the diffusion region (12). And the semiconductor device which comprises the said contact contact (20) and the oxide film (19) which electrically insulates the side surface of the said semiconductor substrate (1) is comprised. In the semiconductor device, an insulating film (oxide film) is selectively formed only between the STI element isolation and the PN junction portion of the source / drain region.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ソース／ドレイン領域のＰＮ接合部とコンタクト間のリーク電流を抑制し、かつ、コンタクト孔の開口部の狭化を防ぐことが可能となる。これによって、低抵抗かつコンタクトの埋め込み不良を防止した半導体装置を構成することが可能となる。 The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described. The leakage current between the PN junction of the source / drain region and the contact is suppressed, and the opening of the contact hole is formed. It becomes possible to prevent narrowing. As a result, it is possible to configure a semiconductor device that has low resistance and prevents contact filling failure.

図１は、従来の半導体装置の製造工程を示す断面図である。FIG. 1 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device. 図２は、従来の半導体装置の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of a conventional semiconductor device. 図３は、従来の半導体装置の製造において、コンタクトを形成したときの状態を示す断面図である。FIG. 3 is a cross-sectional view showing a state when a contact is formed in the manufacture of a conventional semiconductor device. 図４は、本実施形態の半導体装置の構成を例示する断面図である。FIG. 4 is a cross-sectional view illustrating the configuration of the semiconductor device of this embodiment. 図５Ａは、本実施形態の半導体装置の製造の第１工程を例示する断面図である。FIG. 5A is a cross-sectional view illustrating a first step of manufacturing the semiconductor device of this embodiment. 図５Ｂは、本実施形態の半導体装置の製造の第２工程を例示する断面図である。FIG. 5B is a cross-sectional view illustrating a second step of manufacturing the semiconductor device of this embodiment. 図５Ｃは、本実施形態の半導体装置の製造の第３工程を例示する断面図である。FIG. 5C is a cross-sectional view illustrating a third step of manufacturing the semiconductor device of this embodiment. 図５Ｄは、本実施形態の半導体装置の製造の第４工程を例示する断面図である。FIG. 5D is a cross-sectional view illustrating a fourth step of manufacturing the semiconductor device of this embodiment. 図５Ｅは、本実施形態の半導体装置の製造の第５工程を例示する断面図である。FIG. 5E is a cross-sectional view illustrating a fifth step of manufacturing the semiconductor device of this embodiment. 図５Ｆは、本実施形態の半導体装置の製造の第６工程を例示する断面図である。FIG. 5F is a cross-sectional view illustrating a sixth step of manufacturing the semiconductor device of this embodiment. 図５Ｇは、本実施形態の半導体装置の製造の第７工程を例示する断面図である。FIG. 5G is a cross-sectional view illustrating a seventh step of manufacturing the semiconductor device of this embodiment. 図５Ｈは、本実施形態の半導体装置の製造の第８工程を例示する断面図である。FIG. 5H is a cross-sectional view illustrating an eighth step of manufacturing the semiconductor device of this embodiment. 図５Ｉは、本実施形態の半導体装置の製造の第９工程を例示する断面図である。FIG. 5I is a cross-sectional view illustrating a ninth step of manufacturing the semiconductor device of this embodiment. 図５Ｊは、本実施形態の半導体装置の製造の第１０工程を例示する断面図である。FIG. 5J is a cross-sectional view illustrating a tenth step of manufacturing the semiconductor device of this embodiment. 図５Ｋは、本実施形態の半導体装置の製造の第１１工程を例示する断面図である。FIG. 5K is a cross-sectional view illustrating an eleventh step of manufacturing the semiconductor device of this embodiment. 図５Ｌは、本実施形態の半導体装置の製造の第１２工程を例示する断面図である。FIG. 5L is a cross-sectional view illustrating a twelfth step of manufacturing the semiconductor device of this embodiment. 図５Ｍは、本実施形態の半導体装置の製造の第１３工程を例示する断面図である。FIG. 5M is a cross-sectional view illustrating a thirteenth step of manufacturing the semiconductor device of this embodiment. 図５Ｎは、本実施形態の半導体装置の製造の第１４工程を例示する断面図である。FIG. 5N is a cross-sectional view illustrating a fourteenth step of manufacturing the semiconductor device of this embodiment. 図５Ｏは、本実施形態の半導体装置の製造の第１５工程を例示する断面図である。FIG. 5O is a cross-sectional view illustrating a fifteenth step of manufacturing the semiconductor device of this embodiment.

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

図４は、本実施形態の半導体装置２１の構成を例示する断面図である。半導体装置２１は、ＮＭＯＳ領域３１に配置されたＮＭＯＳトランジスタと、ＰＭＯＳ領域３２に配置されたＰＭＯＳトランジスタとを備えている。そのＮＭＯＳ領域３１とＰＭＯＳ領域３２との間には、ＳＴＩ素子分離２が設けられている。換言すると、本実施形態の半導体装置２１は、ＳＴＩ素子分離２によってＮＭＯＳ領域３１とＰＭＯＳ領域３２とが分離されている。 FIG. 4 is a cross-sectional view illustrating the configuration of the semiconductor device 21 of this embodiment. The semiconductor device 21 includes an NMOS transistor disposed in the NMOS region 31 and a PMOS transistor disposed in the PMOS region 32. An STI element isolation 2 is provided between the NMOS region 31 and the PMOS region 32. In other words, in the semiconductor device 21 of the present embodiment, the NMOS region 31 and the PMOS region 32 are separated by the STI element isolation 2.

図４に示されているように、半導体装置２１のＮＭＯＳトランジスタは、ベース酸化膜３と、Ｈｉｇｈ−ｋ絶縁膜５と、メタルゲート電極６と、アモルファスシリコンゲート電極７と、Ｅｘｔｅｎｓｉｏｎ領域１０と、ソース／ドレイン領域１２とを含んでいる。同様に、半導体装置２１のＰＭＯＳトランジスタは、ベース酸化膜３と、Ｈｉｇｈ−ｋ絶縁膜５と、メタルゲート電極６と、アモルファスシリコンゲート電極７と、Ｅｘｔｅｎｓｉｏｎ領域１０と、ソース／ドレイン領域１２とを含んでいる。 As shown in FIG. 4, the NMOS transistor of the semiconductor device 21 includes a base oxide film 3, a high-k insulating film 5, a metal gate electrode 6, an amorphous silicon gate electrode 7, an extension region 10, Source / drain region 12. Similarly, the PMOS transistor of the semiconductor device 21 includes a base oxide film 3, a high-k insulating film 5, a metal gate electrode 6, an amorphous silicon gate electrode 7, an extension region 10, and a source / drain region 12. Contains.

ＮＭＯＳトランジスタとＰＭＯＳトランジスタの各々のアモルファスシリコンゲート電極７の横には、オフセットスペーサー膜９とサイドウォールスペーサー膜１１と、エッチングストッパー膜１４とが設けられている。また、そのアモルファスシリコンゲート電極７の上にはシリサイド膜１３が形成されている。シリサイド膜１３は、導電性プラグ２０に接続されている。同様に、ソース／ドレイン領域１２の上にはシリサイド膜１３が形成され、そのシリサイド膜１３は、導電性プラグ２０に接続されている。また、導電性プラグ２０と層間絶縁膜１５との間には、バリアメタル層２４が形成されている。 Next to the amorphous silicon gate electrode 7 of each of the NMOS transistor and the PMOS transistor, an offset spacer film 9, a sidewall spacer film 11, and an etching stopper film 14 are provided. A silicide film 13 is formed on the amorphous silicon gate electrode 7. The silicide film 13 is connected to the conductive plug 20. Similarly, a silicide film 13 is formed on the source / drain region 12, and the silicide film 13 is connected to the conductive plug 20. A barrier metal layer 24 is formed between the conductive plug 20 and the interlayer insulating film 15.

図４に示されているように、本実施形態の半導体装置２１は、絶縁膜１９を備えている。絶縁膜１９は、ＳＴＩ素子分離２とソース／ドレイン領域１２のＰＮ接合部分の間のみに選択的に形成されている。絶縁膜１９は、ソース／ドレイン領域１２のＰＮ接合部と、導電性プラグ２０と間のリーク電流を抑制し、かつ導電性プラグ２０を形成するためのコンタクト孔の開口部が狭くなることを抑制している。 As shown in FIG. 4, the semiconductor device 21 of this embodiment includes an insulating film 19. The insulating film 19 is selectively formed only between the STI element isolation 2 and the PN junction portion of the source / drain region 12. The insulating film 19 suppresses a leakage current between the PN junction portion of the source / drain region 12 and the conductive plug 20 and suppresses a narrow opening of a contact hole for forming the conductive plug 20. is doing.

以下に、本実施形態の半導体装置２１の製造方法について説明を行う。図５Ａは、本実施形態の半導体装置２１を製造するための第１工程の半導体構造物の構成を例示する断面図である。その第１工程において、半導体基板上１にＳＴＩ素子分離２を形成する。本実施形態において、ＳＴＩ素子分離２の形成方法に制限はない。そのＳＴＩ素子分離２を形成した後、ＮＭＯＳ領域３１にＰｗｅｌｌを形成する。また、ＰＭＯＳ領域３２にＮｗｅｌｌ領域を形成する。 Below, the manufacturing method of the semiconductor device 21 of this embodiment is demonstrated. FIG. 5A is a cross-sectional view illustrating the configuration of the semiconductor structure in the first step for manufacturing the semiconductor device 21 of this embodiment. In the first step, the STI element isolation 2 is formed on the semiconductor substrate 1. In the present embodiment, the method for forming the STI element isolation 2 is not limited. After the STI element isolation 2 is formed, Pwell is formed in the NMOS region 31. Further, an Nwell region is formed in the PMOS region 32.

図５Ｂは、半導体装置２１を製造するための第２工程の半導体構造物の構成を例示する断面図である。その第２工程において、ベースゲート絶縁膜３となる酸化膜を形成する。図５Ｃは、半導体装置２１を製造するための第３工程の半導体構造物の構成を例示する断面図である。その第３工程において、Ｈｉｇｈ−ｋ絶縁膜５を形成する。図５Ｄは、半導体装置２１を製造するための第４工程の半導体構造物の構成を例示する断面図である。その第４行程において、メタルゲート電極６を形成するための金属膜を成膜する。 FIG. 5B is a cross-sectional view illustrating the configuration of the semiconductor structure in the second step for manufacturing the semiconductor device 21. In the second step, an oxide film to be the base gate insulating film 3 is formed. FIG. 5C is a cross-sectional view illustrating the configuration of the semiconductor structure in the third step for manufacturing the semiconductor device 21. In the third step, the high-k insulating film 5 is formed. FIG. 5D is a cross-sectional view illustrating the configuration of the semiconductor structure in the fourth step for manufacturing the semiconductor device 21. In the fourth step, a metal film for forming the metal gate electrode 6 is formed.

図５Ｅは、半導体装置２１を製造するための第５工程の半導体構造物の構成を例示する断面図である。その第５工程において、メタルゲート電極６を形成するための金属膜の上に、アモルファスシリコンゲート電極７を形成するためのアモルファスシリコン膜を成膜する。その後、その上に、ハードマスク８を順番に成膜する。 FIG. 5E is a cross-sectional view illustrating the configuration of the semiconductor structure in the fifth step for manufacturing the semiconductor device 21. In the fifth step, an amorphous silicon film for forming the amorphous silicon gate electrode 7 is formed on the metal film for forming the metal gate electrode 6. Thereafter, a hard mask 8 is sequentially formed thereon.

図５Ｆは、半導体装置２１を製造するための第６工程の半導体構造物の構成を例示する断面図である。その第６工程において、レジストを形成し、ドライエッチングにより、アモルファスシリコンゲート電極７を形成するためのアモルファスシリコン膜、メタルゲート電極６を形成するための金属膜、及び、Ｈｉｇｈ−ｋ絶縁膜５をそれぞれ加工する。その後、レジストマスク、ハードマスク８を除去し、アモルファスシリコンゲート電極７とメタルゲート電極６との積層型のゲート電極を形成する。 FIG. 5F is a cross-sectional view illustrating the configuration of the semiconductor structure in the sixth step for manufacturing the semiconductor device 21. In the sixth step, a resist is formed, and an amorphous silicon film for forming the amorphous silicon gate electrode 7, a metal film for forming the metal gate electrode 6, and the high-k insulating film 5 are formed by dry etching. Process each one. Thereafter, the resist mask and the hard mask 8 are removed, and a laminated gate electrode of the amorphous silicon gate electrode 7 and the metal gate electrode 6 is formed.

図５Ｇは、半導体装置２１を製造するための第７工程の半導体構造物の構成を例示する断面図である。その第７工程において、Ｓｉ_３Ｎ_４膜を形成した後、ドライエッチングにより、オフセットスペーサー膜９を形成する。 FIG. 5G is a cross-sectional view illustrating the configuration of the semiconductor structure in the seventh step for manufacturing the semiconductor device 21. In the seventh step, after the Si ₃ N ₄ film is formed, the offset spacer film 9 is formed by dry etching.

図５Ｈは、半導体装置２１を製造するための第８工程の半導体構造物の構成を例示する断面図である。その第８工程において、レジストマスクを用いて、ＮＭＯＳ領域３１及びＰＭＯＳ領域３２にそれぞれ、Ｅｘｔｅｎｓｉｏｎ領域１０をイオン注入により形成する。 FIG. 5H is a cross-sectional view illustrating the configuration of the semiconductor structure in the eighth step for manufacturing the semiconductor device 21. In the eighth step, the extension regions 10 are formed by ion implantation in the NMOS region 31 and the PMOS region 32, respectively, using a resist mask.

図５Ｉは、半導体装置２１を製造するための第９工程の半導体構造物の構成を例示する断面図である。その第９工程において、Ｓｉ_３Ｎ_４膜、もしくは、ＳｉＯ_２膜を形成し、ドライエッチングにより、サイドウォールスペーサー膜１１を形成する。 FIG. 5I is a cross-sectional view illustrating the configuration of the semiconductor structure in the ninth step for manufacturing the semiconductor device 21. In the ninth step, a Si ₃ N ₄ film or a SiO ₂ film is formed, and the sidewall spacer film 11 is formed by dry etching.

図５Ｊは、半導体装置２１を製造するための第１０工程の半導体構造物の構成を例示する断面図である。その第１０工程において、レジストマスクを用いて、ＮＭＯＳ領域３１及びＰＭＯＳ領域３２にそれぞれ、ソース／ドレイン領域１２をイオン注入により形成する。次いで、熱処理を行い、Ｅｘｔｅｎｓｉｏｎ領域１０及びソース／ドレイン領域１２を活性化させる。 FIG. 5J is a cross-sectional view illustrating the configuration of the semiconductor structure in the tenth step for manufacturing the semiconductor device 21. In the tenth step, the source / drain regions 12 are formed by ion implantation in the NMOS region 31 and the PMOS region 32 using a resist mask. Next, heat treatment is performed to activate the extension region 10 and the source / drain region 12.

図５Ｋは、半導体装置２１を製造するための第１１工程の半導体構造物の構成を例示する断面図である。その第１１工程において、ＮｉＰｔ膜をスパッタ法により形成し、熱処理により、一次シリサイド層を形成する。そして、余剰ＮｉＰｔ膜を王水により除去し、更に熱処理を行うことにより、二次シリサイド層１３を形成する。 FIG. 5K is a cross-sectional view illustrating the configuration of the semiconductor structure in the eleventh step for manufacturing the semiconductor device 21. In the eleventh step, a NiPt film is formed by sputtering, and a primary silicide layer is formed by heat treatment. Then, the surplus NiPt film is removed with aqua regia, and further heat treatment is performed to form the secondary silicide layer 13.

図５Ｌは、半導体装置２１を製造するための第１２工程の半導体構造物の構成を例示する断面図である。その第１２工程において、コンタクトエッチングストッパー膜１４を成膜する。このエッチングストッパー膜１４は、Ｓｉ_３Ｎ_４で形成されることが好ましい。また、その膜厚は、１０ｎｍ以上、１００ｎｍ以下の範囲であることが好ましい。エッチングストッパー膜１４を形成した後、半導体構造物の全体を覆うように層間絶縁膜１５を形成する。層間絶縁膜１５は、ＳｉＯ_２や低誘電率シリコン酸化膜、またはそれらの多層膜であることが好ましい。成膜された層間絶縁膜１５の上面は、ＣＭＰを用いて平坦化する。 FIG. 5L is a cross-sectional view illustrating the configuration of the semiconductor structure in the twelfth step for manufacturing the semiconductor device 21. In the twelfth step, a contact etching stopper film 14 is formed. This etching stopper film 14 is preferably formed of Si ₃ N ₄ . The film thickness is preferably in the range of 10 nm or more and 100 nm or less. After the etching stopper film 14 is formed, an interlayer insulating film 15 is formed so as to cover the entire semiconductor structure. The interlayer insulating film 15 is preferably SiO ₂ , a low dielectric constant silicon oxide film, or a multilayer film thereof. The upper surface of the deposited interlayer insulating film 15 is planarized using CMP.

図５Ｍは、半導体装置２１を製造するための第１３工程の半導体構造物の構成を例示する断面図である。その第１３工程において、リソグラフィ技術を用いて、コンタクト孔の位置と形状を規定するレジストマスク１６を層間絶縁膜１５の上に形成する。 FIG. 5M is a cross-sectional view illustrating the configuration of the semiconductor structure in the thirteenth step for manufacturing the semiconductor device 21. In the thirteenth step, a resist mask 16 that defines the position and shape of the contact hole is formed on the interlayer insulating film 15 by using a lithography technique.

図５Ｎは、半導体装置２１を製造するための第１４工程の半導体構造物の構成を例示する断面図である。その第１４工程において、層間絶縁膜１５をエッチングして、コンタクト孔１７を形成する。このエッチングは、層間絶縁膜１５にコンタクト孔１７を形成するために必要な時間を越えて、さらに、充分に長い時間行われる。それによって、コンタクト孔１７の底面の半導体基板１に、層間絶縁膜１５の残渣が残らないようにする。
そのため、ＳＴＩ２の上に跨ってレジストマスクの開口部が形成されている場合、図５Ｎに示されているように、ＳＴＩ２がエッチングされて基板露出部１８（ソース／ドレイン領域のＰＮ接合部）が形成される。 FIG. 5N is a cross-sectional view illustrating the configuration of the semiconductor structure in the fourteenth step for manufacturing the semiconductor device 21. In the fourteenth step, the interlayer insulating film 15 is etched to form contact holes 17. This etching is performed for a sufficiently long time beyond the time required for forming the contact hole 17 in the interlayer insulating film 15. Thereby, the residue of the interlayer insulating film 15 is not left on the semiconductor substrate 1 on the bottom surface of the contact hole 17.
Therefore, when the opening of the resist mask is formed over the STI 2, the STI 2 is etched to form the substrate exposed portion 18 (PN junction of the source / drain region) as shown in FIG. 5N. It is formed.

図５Ｏは、半導体装置２１を製造するための第１５工程の半導体構造物の構成を例示する断面図である。その第１５工程において、ソース／ドレイン領域１２のシリサイド端から、ＳＴＩ素子分離２の素子分離境界との間の半導体基板１に、選択的に酸化膜１９を形成する。形成条件は、Ｏ_２もしくはＯ_２／Ｎ_２雰囲気、酸化温度２００℃以上、４００℃以下で形成する。好ましくは、２５０℃以上、３５０℃以下である。酸化温度２００℃より低い温度では酸化が進まず生産に適さない。一方、４００℃より高い温度ではシリサイドの凝集またはシリサイド自体の酸化が生じ、抵抗値が上昇する。また、オゾン水により形成することも可能である。Ｏ_３／Ｈ_２Ｏのオゾン濃度は、１ｐｐｍ以上、２０ｐｐｍ以下、好ましくは、３ｐｐｍ以上、１０ｐｐｍ以下である。この上限値および下限値も酸化性能とシリサイドの抵抗値による。この酸化により形成される膜厚は４．５ｎｍ以上２０ｎｍ以下が好ましい。４．５ｎｍ以上とすることにより、リーク電流の防止が可能となり、２０ｎｍ以下とすることによりシリサイド抵抗の上昇を防止することができる。 FIG. 5O is a cross-sectional view illustrating the configuration of the semiconductor structure in the fifteenth step for manufacturing the semiconductor device 21. In the fifteenth step, an oxide film 19 is selectively formed on the semiconductor substrate 1 between the silicide end of the source / drain region 12 and the element isolation boundary of the STI element isolation 2. The formation conditions are an O ₂ or O ₂ / N ₂ atmosphere and an oxidation temperature of 200 ° C. or higher and 400 ° C. or lower. Preferably, they are 250 degreeC or more and 350 degrees C or less. If the oxidation temperature is lower than 200 ° C., oxidation does not proceed and it is not suitable for production. On the other hand, when the temperature is higher than 400 ° C., the agglomeration of silicide or oxidation of the silicide itself occurs, and the resistance value increases. It is also possible to form with ozone water. The ozone concentration of O ₃ / H ₂ O is 1 ppm or more and 20 ppm or less, preferably 3 ppm or more and 10 ppm or less. The upper and lower limits also depend on the oxidation performance and the resistance value of the silicide. The film thickness formed by this oxidation is preferably 4.5 nm or more and 20 nm or less. Leakage current can be prevented by setting it to 4.5 nm or more, and increase in silicide resistance can be prevented by setting it to 20 nm or less.

その後、上述の図４に示すように、コンタクト孔１７の内部にバリアメタル層２４を形成し、導電性プラグ２０を埋め込み、コンタクトを形成する。バリアメタル層２４の材料は、Ｔｉ／ＴｉＮ、埋め込む材料は、Ｗである。この導電性プラグ２０により、ソース／ドレイン１２と上層配線との電気的接触を実現する。同様に、アモルファスシリコンゲート電極７と上層配線との電気的接触を実現する。 Thereafter, as shown in FIG. 4 described above, a barrier metal layer 24 is formed inside the contact hole 17, and the conductive plug 20 is embedded to form a contact. The material of the barrier metal layer 24 is Ti / TiN, and the material to be embedded is W. The conductive plug 20 realizes electrical contact between the source / drain 12 and the upper layer wiring. Similarly, electrical contact between the amorphous silicon gate electrode 7 and the upper layer wiring is realized.

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 The embodiment of the present invention has been specifically described above. The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention.

１…半導体基板
２…ＳＴＩ素子分離
３…ベース酸化膜
５…Ｈｉｇｈ−ｋ絶縁膜
６…メタルゲート電極
７…アモルファスシリコンゲート電極
８…ハードマスク
９…オフセットスペーサー膜
１０…Ｅｘｔｅｎｓｉｏｎ領域
１１…サイドウォールスペーサー膜
１２…ソース／ドレイン領域
１３…シリサイド膜
１４…エッチングストッパー膜
１５…層間絶縁膜
１６…レジストマスク
１７…コンタクト孔
１８…基板露出部
１９…絶縁膜
２０…導電性プラグ
２１…半導体装置
２４…バリアメタル層
３１…ＮＭＯＳ領域
３２…ＰＭＯＳ領域
１２１…リーク防止膜
１２２…閉塞化
１２３…ボイド DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... STI element isolation 3 ... Base oxide film 5 ... High-k insulating film 6 ... Metal gate electrode 7 ... Amorphous silicon gate electrode 8 ... Hard mask 9 ... Offset spacer film 10 ... Extension region 11 ... Side wall spacer Film 12 ... Source / drain region 13 ... Silicide film 14 ... Etching stopper film 15 ... Interlayer insulating film 16 ... Resist mask 17 ... Contact hole 18 ... Substrate exposed part 19 ... Insulating film 20 ... Conductive plug 21 ... Semiconductor device 24 ... Barrier Metal layer 31 ... NMOS region 32 ... PMOS region 121 ... Leak prevention film 122 ... Occlusion 123 ... Void

Claims

A semiconductor substrate;
An STI (Shallow Trench Isolation) structure formed on the semiconductor substrate;
A diffusion region formed in the semiconductor substrate and adjacent to the STI structure;
A connection contact penetrating the interlayer insulating film to reach the diffusion region and the STI structure;
The side surface of the diffusion region and the side surface of the semiconductor substrate below the diffusion region are electrically insulated from the connection contact and the side surface of the diffusion region, and the connection contact and the side surface of the semiconductor substrate And an oxide film that electrically insulates the semiconductor device.

2. The semiconductor device according to claim 1, further comprising:
Comprising silicide formed on the diffusion region;
The oxide film is
A semiconductor device formed between an end of the silicide and the STI structure.

The semiconductor device according to claim 2,
The oxide film is
A semiconductor device having a thickness of 4.5 nm to 20 nm.

(A) forming a semiconductor structure having source / drain regions adjacent to an element isolation region formed on a semiconductor substrate;
(B) forming a contact hole penetrating the interlayer insulating film and exposing the source / drain region;
(C) selectively forming an insulating oxide film on the surface of the semiconductor substrate exposed by the contact hole. A method for manufacturing a semiconductor device.

In the manufacturing method of the semiconductor device according to claim 4,
The step (b)
Simultaneously etching the interlayer insulating film formed on the source / drain regions and the interlayer insulating film formed on the element isolation regions adjacent to the source / drain regions;
A step of partially removing the element isolation region by the etching.

In the manufacturing method of the semiconductor device according to claim 5,
The step (c) includes:
A method of manufacturing a semiconductor device, comprising: forming the insulating oxide film on the surface of the semiconductor substrate exposed by partially removing the element isolation region by the etching.

In the manufacturing method of the semiconductor device according to claim 6,
The step (a) includes:
Forming a silicide between the source / drain regions and the interlayer insulating film;
The step (c) includes:
A method of manufacturing a semiconductor device, comprising: forming the insulating oxide film between an end portion of the silicide and the element isolation region.

In the manufacturing method of the semiconductor device of any one of Claims 4-7,
The step (c) includes:
A method of manufacturing a semiconductor device, comprising: forming a silicon oxide film to be the insulating oxide film by performing a thermal oxidation process on the side surface.

The semiconductor device according to any one of claims 4 to 7,
The step (c) includes:
A method of manufacturing a semiconductor device, comprising: forming a silicon oxide film to be the insulating oxide film by performing an oxidation treatment with ozone water on the side surface.