KR101101432B1 - Fabrication method of semiconductor device and semiconductor device using the same - Google Patents

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Abstract

본 발명은 웨이퍼의 백그라인딩 공정을 용이하게 실시할 수 있고, 관통 전극과 관통홀 사이에 보이드의 발생을 방지할 수 있으며, 관통 전극 또는 솔더층의 형성을 위한 도금 공정에서 도금 씨드층에 대한 제조 비용을 줄일 수 있는 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 관한 것이다. The present invention can be easily carried out the back grinding process of the wafer, can prevent the generation of voids between the through electrode and the through hole, the production of the plating seed layer in the plating process for the formation of the through electrode or the solder layer The present invention relates to a method for manufacturing a semiconductor device capable of reducing costs and a semiconductor device using the same.

본 발명에 따른 반도체 디바이스의 제조 방법은 상면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층이 형성된 웨이퍼의 하면을 백그라인딩한 후, 상기 웨이퍼의 하면에 하부 패시베이션층을 형성하는 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계; 상기 하부 패시베이션층의 하부에 도전층을 형성하고, 상기 도전층의 하부에 제 1 웨이퍼 지지 기판을 부착하는 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계; 상기 본드 패드와 상기 상면과 상기 하면을 수직으로 관통하는 관통홀을 도전성 물질로 채워 관통 전극을 형성하는 관통 전극 형성 단계; 상기 상부 패시베이션층의 상부에 제 2 웨이퍼 지지 기판을 부착하고 상기 제 1 웨이퍼 지지 기판을 상기 웨이퍼로부터 분리하는 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계; 및 상기 도전층을 패터닝하여 도전 패턴층을 형성하고, 상기 제 2 웨이퍼 지지 기판을 상기 웨이퍼로부터 분리하는 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계를 포함하는 것을 특징으로 한다. In the method of manufacturing a semiconductor device according to the present invention, after backgrinding a lower surface of a wafer having a plurality of bond pads formed thereon and an upper passivation layer covering an outer circumference of the bond pads, a lower passivation layer is formed on the lower surface of the wafer. Wafer backgrinding and lower passivation layer formation; Forming a conductive layer under the lower passivation layer and attaching a first wafer support substrate to the lower portion of the conductive layer; A through electrode forming step of forming a through electrode by filling a through hole penetrating the bond pad, the upper surface, and the lower surface vertically with a conductive material; Attaching a second wafer support substrate to the top of the upper passivation layer and separating the first wafer support substrate from the wafer and separating the first wafer support substrate; And forming a conductive pattern layer by patterning the conductive layer, and forming a conductive pattern layer and separating a second wafer support substrate to separate the second wafer support substrate from the wafer.

반도체 디바이스, 관통 전극, 패시베이션층, 관통홀, 반도체 다이 Semiconductor device, through electrode, passivation layer, through hole, semiconductor die

Description

반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스{Fabrication method of semiconductor device and semiconductor device using the same}Fabrication method of semiconductor device and semiconductor device using same

본 발명은 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device using the same.

최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)는 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.Recently, portable electronic devices such as mobile phones and PMPs are required to be highly functional and at the same time small, lightweight and low price. According to this trend, semiconductor packages mounted on portable electronic devices are developing into more innovative and competitively priced 3D packages. As a technology of a 3D semiconductor package, a stacking technology of a semiconductor package using a through silicon via is used. The stacking technology of a semiconductor package using a silicon through electrode is a technology of vertically stacking a semiconductor die or a semiconductor package, and can shorten a connection length between semiconductor dies or semiconductor packages, thereby enabling a higher performance and a smaller semiconductor package. It is attracting attention.

상기 반도체 패키지의 실리콘 관통 전극은 통상적으로 웨이퍼 레벨 상태에서 웨이퍼의 상면과 하면을 관통하는 관통홀(Via hole)을 형성하고, 관통홀에 금속을 채워넣어 형성된다. 이러한 실리콘 관통 전극은 웨이퍼의 뒷면을 기계적 그라인딩 방법에 의해 깍아내는 백그라인딩(back grinding) 공정에 의해 웨이퍼의 하면으로 노출되어 이후 제조 공정에서 회로기판과 부착되고 전기적으로 접속된다. The silicon through electrode of the semiconductor package is typically formed by forming a through hole penetrating the upper and lower surfaces of the wafer at a wafer level, and filling the through hole with a metal. The silicon through electrode is exposed to the lower surface of the wafer by a back grinding process of scraping the back surface of the wafer by a mechanical grinding method, and then attached to and electrically connected to the circuit board in the manufacturing process.

본 발명의 목적은 웨이퍼의 백그라인딩 공정을 용이하게 실시할 수 있고, 관통 전극과 관통홀 사이에 보이드의 발생을 방지할 수 있으며, 관통 전극 또는 솔더층의 형성을 위한 도금 공정에서 도금 씨드층에 대한 제조 비용을 줄일 수 있는 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스를 제공하는 데 있다.An object of the present invention is to facilitate the backgrinding process of the wafer, to prevent the generation of voids between the through electrode and the through hole, and to the plating seed layer in the plating process for the formation of the through electrode or the solder layer. The present invention provides a method for manufacturing a semiconductor device and a semiconductor device using the same.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층이 형성된 웨이퍼의 하면을 백그라인딩한 후, 상기 웨이퍼의 하면에 하부 패시베이션층을 형성하는 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계; 상기 하부 패시베이션층의 하부에 도전층을 형성하고, 상기 도전층의 하부에 제 1 웨이퍼 지지 기판을 부착하는 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계; 상기 본드 패드와 상기 상면과 상기 하면을 수직으로 관통하는 관통홀을 도전성 물질로 채워 관통 전극을 형성하는 관통 전극 형성 단계; 상기 상부 패시베이션층의 상부에 제 2 웨이퍼 지지 기판을 부착하고 상기 제 1 웨이퍼 지지 기판을 상기 웨이퍼로부터 분리하는 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계; 및 상기 도전층을 패터닝하여 도전 패턴층을 형성하고, 상기 제 2 웨이퍼 지지 기판을 상기 웨이퍼로부터 분리하는 도전 패턴층 형성 및 제 2 웨이퍼 지지 기 판 분리 단계를 포함하는 것을 특징으로 한다. In order to achieve the above object, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, after backgrinding a lower surface of a wafer having a plurality of bond pads formed thereon and an upper passivation layer covering an outer circumference of the bond pads, A wafer backgrinding and lower passivation layer forming step of forming a lower passivation layer on a lower surface of the wafer; Forming a conductive layer under the lower passivation layer and attaching a first wafer support substrate to the lower portion of the conductive layer; A through electrode forming step of forming a through electrode by filling a through hole penetrating the bond pad, the upper surface, and the lower surface vertically with a conductive material; Attaching a second wafer support substrate to the top of the upper passivation layer and separating the first wafer support substrate from the wafer and separating the first wafer support substrate; And forming a conductive pattern layer by patterning the conductive layer, and forming a conductive pattern layer and separating a second wafer support substrate to separate the second wafer support substrate from the wafer.

상기 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계는 상기 도전층을 형성하기 전에 상기 하부 패시베이션층의 하부에 본딩층을 형성하는 과정을 포함할 수 있다. 이 경우, 상기 관통 전극 형성 단계에서 상기 본딩층은 상기 관통홀의 형성에 의해 상기 관통홀의 내부로 노출될 수 있다. 그리고, 상기 도전 패턴층 형성 및 상기 제 2 웨이퍼 지지 기판 분리 단계에서 상기 도전층과 함께 상기 본딩층이 포토리소그래피 공정에 의해 패터닝됨으로써 본딩 패턴층이 형성될 수 있다.The forming of the conductive layer and attaching the first wafer support substrate may include forming a bonding layer under the lower passivation layer before forming the conductive layer. In this case, the bonding layer may be exposed to the inside of the through hole by forming the through hole in the through electrode forming step. In addition, a bonding pattern layer may be formed by patterning the bonding layer together with the conductive layer by a photolithography process in the conductive pattern layer formation and the second wafer support substrate separation step.

상기 관통 전극 형성 단계는 상기 관통홀을 상기 도전성 물질로 채우기 전에 상기 관통홀의 내측벽에 측부 패시베이션층을 형성하는 과정을 포함할 수 있다.The forming of the through electrode may include forming a side passivation layer on an inner wall of the through hole before filling the through hole with the conductive material.

상기 관통 전극 형성 단계에서 상기 도전성 물질은 상기 도전층과 상기 본드 패드를 이용한 전해 도금 방법에 의해 상기 관통홀의 하부부터 채워질 수 있다.In the through electrode forming step, the conductive material may be filled from the bottom of the through hole by an electroplating method using the conductive layer and the bond pad.

상기 관통 전극 형성 단계는 상기 본드 패드 및 상기 관통 전극과 접촉하는 솔더층을 형성하는 과정을 포함할 수 있다. 상기 솔더층은 전해 도금 방법에 의해 형성될 수 있다.The forming of the through electrode may include forming a solder layer in contact with the bond pad and the through electrode. The solder layer may be formed by an electroplating method.

상기 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계는 상기 제 2 웨이퍼 지지 기판을 부착한 후에 상기 제 1 웨이퍼 지지 기판이 분리되는 것일 수 있다. Attaching the second wafer support substrate and separating the first wafer support substrate may include detaching the first wafer support substrate after attaching the second wafer support substrate.

상기 도전 패턴층 및 제 2 웨이퍼 지지 기판 분리 단계에서 상기 도전 패턴층은 포토리소그래피 공정에 의해 상기 도전층을 패터닝함으로써 형성될 수 있다.In the separating of the conductive pattern layer and the second wafer support substrate, the conductive pattern layer may be formed by patterning the conductive layer by a photolithography process.

상기 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계 이후 상기 웨이퍼가 낱개로 소잉되어 반도체 다이가 될 수 있다.After forming the conductive pattern layer and separating the second wafer support substrate, the wafers may be sawed individually to become a semiconductor die.

상기 제 1 웨이퍼 지지 기판 및 상기 제 2 웨이퍼 지지 기판은 글래스 또는 실리콘 웨이퍼일 수 있다.The first wafer support substrate and the second wafer support substrate may be glass or silicon wafers.

상기 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스에서, 상기 하부 패시베이션층의 하면과 상기 관통 전극의 하면이 동일 평면을 이룰 수 있다. 또한, 상기 하부 패시베이션층은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 물질로 형성될 수 있다. 또한, 상기 본드 패드의 상면, 상기 측부 패시베이션층의 상면, 및 상기 관통 전극의 상면이 동일 평면을 이룰 수 있다. 또한, 상기 도전층은 금, 은, 구리 및 텅스텐 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 상기 본딩층은 티타늄(Ti), 티타늄나이트라이드(TiN), 티타늄-텅스텐(TiW) 또는 그 등가물 중 선택된 어느 하나의 물질로 형성될 수 있다. 또한, 상기 도전 패턴층의 직경은 상기 관통 전극의 직경 이상일 수 있다.In the semiconductor device manufactured by the method of manufacturing the semiconductor device, the lower surface of the lower passivation layer and the lower surface of the through electrode may form the same plane. In addition, the lower passivation layer may be formed of any one material selected from an oxide film, a nitride film, a polyimide, or an equivalent thereof. In addition, an upper surface of the bond pad, an upper surface of the side passivation layer, and an upper surface of the through electrode may form the same plane. In addition, the conductive layer may be formed of any one or a combination of gold, silver, copper, and tungsten. In addition, the bonding layer may be formed of any one material selected from titanium (Ti), titanium nitride (TiN), titanium-tungsten (TiW), or an equivalent thereof. In addition, the diameter of the conductive pattern layer may be greater than or equal to the diameter of the through electrode.

본 발명의 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 웨이퍼에 관통 전극을 형성하기 전에 웨이퍼의 하면을 먼저 백그라인딩함으로써 웨이퍼의 백그라인딩 공정이 용이하게 이루어지게 할 수 있다. In the semiconductor device manufacturing method and the semiconductor device using the same according to the embodiment of the present invention, the backgrinding process of the wafer may be easily performed by backgrinding the lower surface of the wafer before the through electrode is formed on the wafer.

또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용 한 반도체 디바이스는 도전층과 본드 패드를 이용한 도금 방법에 의해 도전성 물질을 관통홀의 하부부터 채워 관통 전극을 형성함으로써, 관통 전극과 관통홀 사이에 보이드(void)가 형성되는 것을 방지할 수 있으며, 관통홀에 도금 공정을 위한 별도의 도금 씨드층의 형성을 필요로 하지 않아 제조 비용을 줄일 수 있다. In addition, a method of manufacturing a semiconductor device and a semiconductor device using the same according to an embodiment of the present invention form a through electrode by filling a conductive material from a lower portion of a through hole by a plating method using a conductive layer and a bond pad, thereby forming a through electrode and a through electrode. Voids can be prevented from being formed between the holes, and a manufacturing cost can be reduced because a separate plating seed layer for the plating process is not required in the through holes.

또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 전해 도금 방법에 의해 관통 전극 위에 바로 솔더층을 형성함으로써, 솔더층의 도금 공정을 위한 별도의 도금 씨드층의 형성을 필요로 하지 않아 제조 비용을 줄일 수 있다. In addition, the semiconductor device manufacturing method and the semiconductor device using the same according to an embodiment of the present invention by forming a solder layer directly on the through electrode by the electroplating method, thereby forming a separate plating seed layer for the plating process of the solder layer This eliminates the need for manufacturing costs.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 대해 상세히 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor device and a semiconductor device using the same according to the present invention will be described in detail with reference to the accompanying drawings and embodiments.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계(S1)와, 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계(S2)와, 관통 전극 형성 단계(S3)와, 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계(S4)와, 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계(S5)를 포함할 수 있다.Referring to FIG. 1, a method of manufacturing a semiconductor device according to an embodiment of the present invention may include a wafer backgrinding and lower passivation layer forming step S1, a conductive layer forming step, and a first wafer supporting substrate attaching step S2; The through electrode forming step S3, the second wafer supporting substrate attaching and the first wafer supporting substrate separating step S4, and the conductive pattern layer forming and the second wafer supporting substrate separating step S5 may be included.

도 2a는 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계를 설명하기 위한 단면도이다.2A is a cross-sectional view illustrating a wafer backgrinding and lower passivation layer forming step.

도 2a를 참조하면, 상기 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계(S1)는 상면(110a')에 다수의 본드 패드(111)와 상기 본드 패드(111)의 외주연을 덮도록 상부 패시베이션층(112)이 형성된 웨이퍼(110')의 하면(110b')을 백그라인딩한 후, 백그라인딩 처리된 상기 웨이퍼(110')의 하면(110b')에 하부 패시베이션층(113)을 형성하는 단계이다.Referring to FIG. 2A, the wafer backgrinding and lower passivation layer forming step S1 may include a plurality of bond pads 111 and an outer passivation layer of the bond pads 111 on the upper surface 110a ′. After backgrinding the lower surface 110b 'of the wafer 110' on which the 112 is formed, the lower passivation layer 113 is formed on the lower surface 110b 'of the wafer 110' which has been backgrinded.

상기 웨이퍼(110')는 실리콘 재질로 구성될 수 있으며, 상기 상면(110a')과 하면(110b')은 평평하게 형성될 수 있다. 상기 본드 패드(111)는 도전성 물질로 형성될 수 있다. 상기 상부 패시베이션층(112)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 상부 패시베이션층(112)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 이러한 상부 패시베이션층(112)은 증착 후, 식각 과정을 통해 상기 본드 패드(111)를 상기 상부 패시베이션층(112)의 외부로 노출시킬 수 있다.The wafer 110 ′ may be formed of a silicon material, and the upper surface 110a ′ and the lower surface 110b ′ may be formed flat. The bond pad 111 may be formed of a conductive material. The upper passivation layer 112 may be formed of any one insulating material selected from an oxide film, a nitride film, a polyimide, or an equivalent thereof, and the present invention is not limited thereto. The upper passivation layer 112 may be formed by any one of chemical vapor deposition or the like. After the deposition, the upper passivation layer 112 may expose the bond pad 111 to the outside of the upper passivation layer 112 through an etching process.

상기 하부 패시베이션층(113)은 상기 웨이퍼(110)의 하면(110b')에 전면적으로 형성될 수 있다. 상기 하부 패시베이션층(113)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 하부 패시베이션층(113)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 여기서, 원하 는 두께의 웨이퍼(110')를 구현하기 위해 상기 하부 패시베이션층(113)이 상기 웨이퍼(110')의 하면(110')에 형성되기 전에, 웨이퍼(110')의 하면(110b')을 기계적으로 깍는 백그라인딩(back grinding) 공정이 이루어진다. 상기 웨이퍼(110')의 두께는 대략 50 내지 100㎛ 일 수 있으나, 이로써 본 발명을 한정하는 것은 아니다.The lower passivation layer 113 may be formed on the entire surface of the lower surface 110b ′ of the wafer 110. The lower passivation layer 113 may be formed of any one insulating material selected from an oxide film, a nitride film, a polyimide, or an equivalent thereof, and the present invention is not limited thereto. The lower passivation layer 113 may be formed by any one method of chemical vapor deposition or the like. Here, before the lower passivation layer 113 is formed on the bottom surface 110 'of the wafer 110' to realize the wafer 110 'having a desired thickness, the bottom surface 110b' of the wafer 110 '. The back grinding process is performed by mechanically grinding the blade). The thickness of the wafer 110 ′ may be about 50 μm to about 100 μm, but the present invention is not limited thereto.

도 2b는 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계를 설명하기 위한 단면도이다.2B is a cross-sectional view for explaining the conductive layer formation and the step of attaching the first wafer support substrate.

도 2b를 참조하면, 상기 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계(S2)는 상기 하부 패시베이션층(113)의 하부에 도전층(130)을 형성하고, 상기 도전층(130)의 하부에 제 1 웨이퍼 지지 기판(140)을 부착하는 단계이다. 또한, 상기 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계(S2)는 상기 도전층(130)을 형성하기 전에 상기 하부 패시베이션층(113)의 하부에 본딩층(120)을 형성할 수 있다. Referring to FIG. 2B, in the forming of the conductive layer and attaching the first wafer support substrate (S2), the conductive layer 130 is formed below the lower passivation layer 113, and below the conductive layer 130. Attaching the first wafer support substrate 140 is performed. In addition, in the forming of the conductive layer and attaching the first wafer support substrate (S2), the bonding layer 120 may be formed under the lower passivation layer 113 before the conductive layer 130 is formed.

상기 도전층(130)은 도전성 물질, 예를 들어 금, 은, 구리 및 텅스텐 중에서 선택된 어느 하나 또는 이들의 조합으로 형성되는 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 도전층(130)은 스퍼터링 등의 방법에 의해 형성될 수 있다. 상기 도전층(130)은 후술되는 관통 전극 형성 단계(S3)에서 관통 전극(170)의 형성시 실시되는 전해 도금 공정에서 도금을 위한 하나의 전극으로서 사용될 수 있다. 여기서, 실리콘 재질로 형성되는 웨이퍼(110')와 도전층(130)의 접촉이 용이하지 않기 때문에, 미리 웨이퍼(110')의 하면(110b')에 본딩층(120)이 형성된다. 상기 본딩층(120)은 본딩 성능이 좋은 티타늄(Ti), 티타늄나 이트라이드(TiN), 티타늄-텅스텐(TiW) 또는 그 등가물 중 선택된 어느 하나의 물질로 형성될 수 있다. 상기 본딩층(120)은 스퍼터링 등의 방법에 의해 형성될 수 있다. The conductive layer 130 may be formed of a conductive material, for example, a material formed of any one or a combination of gold, silver, copper, and tungsten, and the present invention is not limited thereto. The conductive layer 130 may be formed by a method such as sputtering. The conductive layer 130 may be used as one electrode for plating in the electroplating process performed at the time of forming the through electrode 170 in the through electrode forming step S3 to be described later. Here, since the contact between the wafer 110 'formed of a silicon material and the conductive layer 130 is not easy, the bonding layer 120 is formed on the bottom surface 110b' of the wafer 110 'in advance. The bonding layer 120 may be formed of any one material selected from titanium (Ti), titanium or nitride (TiN), titanium-tungsten (TiW), or equivalent thereof having good bonding performance. The bonding layer 120 may be formed by a method such as sputtering.

상기 제 1 웨이퍼 지지 기판(140)은 접착제(미도시)를 이용하여 상기 도전층(130)의 하부에 부착된다. 상기 웨이퍼 지지 기판(140)은 상기 웨이퍼(110')의 두께가 얇기 때문에 후속 공정에서 웨이퍼(110')의 용이한 핸들링을 위해 필요하며, 분리 가능하다. 상기 제 1 웨이퍼 지지 기판(140)은 글래스(glass) 또는 실리콘 웨이퍼로 구성될 수 있지만, 이러한 구성으로 상기 제 1 웨이퍼 지지 기판(140)을 한정하는 것은 아니다. 한편, 상기 제 1 웨이퍼 지지 기판(140)을 상기 도전층(130)의 하부에 부착시키는 데 사용되는 접착제는 웨이퍼(110')로부터 상기 제 1 웨이퍼 지지 기판(140)가 분리될 수 있도록 일정한 열이나 압력에 의해 접착력이 약해지는 것일 수 있다.The first wafer support substrate 140 is attached to the lower portion of the conductive layer 130 using an adhesive (not shown). Since the wafer support substrate 140 is thin, the wafer support substrate 140 is required for easy handling of the wafer 110 'in a subsequent process and is detachable. The first wafer support substrate 140 may be made of glass or silicon wafer, but this configuration does not limit the first wafer support substrate 140. On the other hand, the adhesive used to attach the first wafer support substrate 140 to the lower portion of the conductive layer 130 is a constant row so that the first wafer support substrate 140 can be separated from the wafer 110 '. In addition, the adhesion may be weakened by pressure.

도 2c 내지 도 2e는 관통 전극 형성 단계를 설명하기 위한 단면도이다.2C to 2E are cross-sectional views for describing a through electrode forming step.

도 2c 내지 도 2e를 참조하면, 상기 관통 전극 형성 단계(S3)는 상기 본드 패드(111)와 상기 상면(110a')과 상기 하면(110b')을 수직으로 관통하는 관통홀(150)을 도전성 물질로 채워 관통 전극(170)을 형성하는 단계이다. 또한, 상기 관통 전극 형성 단계(S3)는 상기 관통홀(150)을 도전성 물질로 채우기 전에 상기 관통홀(150)의 내측벽에 형성된 측부 패시베이션층(160)을 형성하는 과정을 포함할 수 있다. 또한, 상기 관통 전극 형성 단계(S3)는 상기 본드 패드(111) 및 상기 관 통 전극(170)과 접촉하는 솔더층(180)을 형성하는 과정을 포함할 수 있다.Referring to FIGS. 2C through 2E, the through electrode forming step S3 conducts the through hole 150 vertically penetrating the bond pad 111, the upper surface 110a ′, and the lower surface 110b ′. Filling with a material to form the through electrode 170. In addition, the through electrode forming step S3 may include forming the side passivation layer 160 formed on the inner wall of the through hole 150 before filling the through hole 150 with a conductive material. In addition, the through electrode forming step S3 may include forming a solder layer 180 in contact with the bond pad 111 and the through electrode 170.

도 2c에 도시된 바와 같이, 상기 관통홀(150)은 레이저 드릴링 또는 플라즈마 식각과 같은 방법에 의해 상기 본딩 패드(111)로부터 상기 웨이퍼(110')의 상면(110a')을 거쳐 하면(110b') 방향으로 형성된다. 여기서, 상기 관통홀(150)의 형성으로 인해, 상기 본딩층(120)은 상기 관통홀(150)의 내부로 노출된다.As shown in FIG. 2C, the through hole 150 has a lower surface 110b 'from the bonding pad 111 through the upper surface 110a' of the wafer 110 'by a method such as laser drilling or plasma etching. ) Is formed in the direction. Here, due to the formation of the through hole 150, the bonding layer 120 is exposed to the inside of the through hole 150.

상기 도 2d에 도시된 바와 같이, 상기 측부 패시베이션층(160)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 측부 패시베이션층(160)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다.As shown in FIG. 2D, the side passivation layer 160 may be formed of any one insulating material selected from an oxide film, a nitride film, a polyimide, or an equivalent thereof, and the material is not limited to the present invention. . The side passivation layer 160 may be formed by any one of chemical vapor deposition or the like.

도 2e에 도시된 바와 같이, 상기 관통 전극(170)은 전해 도금 방법에 의해 형성될 수 있다. 앞에서 언급한 바와 같이 상기 도전층(130)은 상기 관통 전극(170)의 형성시 실시되는 전해 도금 공정에서 도금을 위한 하나의 전극으로 이용될 수 있다. 그리고, 상기 본드 패드(111)는 상기 전해 도금 공정에서 상기 도전층(130)의 극성과 다른 또하나의 전극으로 이용될 수 있다. 이와 같이 상기 도전층(130)과 본드 패드(112)를 이용한 전해 도금 공정에 의해, 도전성 물질이 관통홀(150)의 하부부터 채워질 수 있다. 이에 따라, 관통홀의 내측벽에 별도의 도금 씨드층(pating seed layer)을 형성하여 도금 방법에 의해 관통 전극을 형성하는 경우 도전성 물질이 관통홀의 내측벽부터 채워져 관통홀과 관통 전극 사이에 생길 수 있는 보이드 현상이 방지될 수 있다. 또한, 관통홀의 내측벽에 형성되는 도금 씨드 층을 형성할 필요가 없으므로 제조 비용이 줄어들 수 있다. As shown in FIG. 2E, the through electrode 170 may be formed by an electroplating method. As mentioned above, the conductive layer 130 may be used as one electrode for plating in the electroplating process performed when the through electrode 170 is formed. In addition, the bond pad 111 may be used as another electrode different from the polarity of the conductive layer 130 in the electrolytic plating process. As described above, the conductive material may be filled from the lower portion of the through hole 150 by the electrolytic plating process using the conductive layer 130 and the bond pad 112. Accordingly, when a through electrode is formed by a plating method by forming a separate plating seed layer on the inner wall of the through hole, a conductive material may be filled from the inner wall of the through hole, which may occur between the through hole and the through electrode. Void phenomenon can be prevented. In addition, since it is not necessary to form a plating seed layer formed on the inner wall of the through hole, the manufacturing cost can be reduced.

상기 솔더층(180)은 전해 도금 또는 무전해 주석 도금 방법 등에 의해 솔더 물질로 형성될 수 있다. 여기서, 상기 솔더층(180)이 전해 도금 방법에 의해 형성되는 경우, 상기 관통 전극(170)의 형성 후 관통 전극(170) 위에 바로 형성될 수 있다. 이에 따라, 상기 솔더층(180)을 형성하기 위해 별도의 도금 씨드층을 형성할 필요가 없으므로 제조 비용이 줄어들 수 있다.The solder layer 180 may be formed of a solder material by an electroplating method or an electroless tin plating method. In this case, when the solder layer 180 is formed by the electroplating method, the solder layer 180 may be formed directly on the through electrode 170 after the formation of the through electrode 170. Accordingly, since the plating seed layer does not need to be formed to form the solder layer 180, manufacturing cost may be reduced.

도 2f는 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계를 설명하기 위한 단면도이다.2F is a cross-sectional view for explaining a step of attaching a second wafer support substrate and removing the first wafer support substrate.

도 2f를 참조하면, 상기 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계(S4)는 상기 상부 패시베이션층(112)의 상부에 제 2 웨이퍼 지지 기판(190)을 부착하고 상기 제 1 웨이퍼 지지 기판(140)을 상기 웨이퍼(110')로부터 분리하는 단계이다.Referring to FIG. 2F, the attaching the second wafer support substrate and separating the first wafer support substrate (S4) attach the second wafer support substrate 190 to the upper passivation layer 112 and attach the first wafer. The supporting substrate 140 is separated from the wafer 110 ′.

상기 제 2 웨이퍼 지지 기판(190)은 상기 제 1 웨이퍼 지지 기판(140)과 같이 구성될 수 있으며, 접착제(미도시)를 이용하여 상기 상부 패시베이션층(112)과 솔더층(180)의 상부에 부착된다. 상기 제 2 웨이퍼 지지 기판(190)은 도전층(130)의 패터닝을 위해 상기 제 1 웨이퍼 지지 기판(140)이 분리될 웨이퍼(110')를 홀딩하는 역할을 한다. 한편, 얇은 두께를 가지는 웨이퍼(110')의 핸들링이 용이하지 않으므로, 상기 제 2 웨이퍼 지지 기판(190)의 부착이 상기 제 1 웨이퍼 지지 기판(140)의 분리가 이루어지기 전에 이루어지는 것이 바람직하다. 상기 제 1 웨이퍼 지지 기판(140)의 분리는 상기 제 1 웨이퍼 지지 기판(140)과 도전층(130) 사이에 위치하는 접착제에 일정한 열 또는 압력을 가하여 접착제의 접착력을 약화시킴으로써 이루어질 수 있다. The second wafer support substrate 190 may be configured like the first wafer support substrate 140, and may be formed on the upper passivation layer 112 and the solder layer 180 using an adhesive (not shown). Attached. The second wafer support substrate 190 serves to hold the wafer 110 ′ from which the first wafer support substrate 140 is to be separated for the patterning of the conductive layer 130. On the other hand, since the handling of the wafer 110 ′ having a thin thickness is not easy, the attachment of the second wafer support substrate 190 is preferably performed before the separation of the first wafer support substrate 140 is performed. Separation of the first wafer support substrate 140 may be performed by applying a constant heat or pressure to the adhesive disposed between the first wafer support substrate 140 and the conductive layer 130 to weaken the adhesive force of the adhesive.

도 2g 및 도 2h는 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계를 설명하기 위한 단면도이다. 2G and 2H are cross-sectional views illustrating the steps of forming the conductive pattern layer and separating the second wafer support substrate.

도 2g 및 도 2h를 참조하면, 상기 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계(S5)는 상기 도전층(130)을 패터닝하여 도전 패턴층(135)을 형성하고, 상기 제 2 웨이퍼 지지 기판(190)을 상기 웨이퍼(110')로부터 분리하는 단계이다. 또한, 상기 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계(S5)는 상기 본딩층(120)을 패터닝하여 본딩 패턴층(125)을 형성하는 과정을 포함할 수 있다.2G and 2H, in the forming of the conductive pattern layer and separating the second wafer support substrate (S5), the conductive layer 130 is patterned to form the conductive pattern layer 135, and the second wafer is supported. The substrate 190 is separated from the wafer 110 ′. In addition, forming the conductive pattern layer and separating the second wafer support substrate (S5) may include forming the bonding pattern layer 125 by patterning the bonding layer 120.

도 2g에 도시된 바와 같이, 상기 도전 패턴층(135)은 도전층(130)을 포토리소그래피 공정 등을 이용하여 패터닝함으로써 형성될 수 있다. 또한, 본딩 패턴층(125)은 도전층(130)와 함께 본딩층(120)을 포토리소그래피 공정 등을 이용하여 패터닝됨으로써 형성될 수 있다. As illustrated in FIG. 2G, the conductive pattern layer 135 may be formed by patterning the conductive layer 130 using a photolithography process or the like. In addition, the bonding pattern layer 125 may be formed by patterning the bonding layer 120 together with the conductive layer 130 using a photolithography process or the like.

도 2h에 도시된 바와 같이, 상기 도전 패턴층(135)과 본딩 패턴층(125)이 형성된 이후에는 상기 제 2 웨이퍼 지지 기판(190)과 상부 패시베이션층(112) 및 솔더층(180) 사이에 위치하는 접착제에 일정한 열 또는 압력이 가해져 접착제의 접착력이 약해짐으로써 상기 제 2 웨이퍼 지지 기판(190)이 상기 웨이퍼(110')로부터 분리되며, 이후 블레이드를 통해 상기 웨이퍼(110')가 낱개로 소잉(sawing)됨으로 써 반도체 다이(도 3의 110)가 제조될 수 있다. As shown in FIG. 2H, after the conductive pattern layer 135 and the bonding pattern layer 125 are formed, between the second wafer support substrate 190, the upper passivation layer 112, and the solder layer 180. The second wafer supporting substrate 190 is separated from the wafer 110 'by applying a constant heat or pressure to the adhesive to be positioned, thereby weakening the adhesive strength of the adhesive. Then, the wafer 110' is individually separated through a blade. By being sawed, a semiconductor die (110 in FIG. 3) can be manufactured.

다음은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조되는 반도체 디바이스에 대해 설명하기로 한다. Next, a semiconductor device manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.3 is a cross-sectional view of a semiconductor device manufactured by a method of manufacturing a semiconductor device in accordance with one embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스(100)는 반도체 다이(110)와, 관통 전극(170)과, 도전 패턴층(135)과, 솔더층(180)을 포함한다. 또한, 상기 반도체 디바이스(100)는 본딩 패턴층(125)을 더 포함할 수 있다. Referring to FIG. 3, a semiconductor device 100 manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention may include a semiconductor die 110, a through electrode 170, a conductive pattern layer 135, and a semiconductor device 100. And a solder layer 180. In addition, the semiconductor device 100 may further include a bonding pattern layer 125.

상기 반도체 다이(110)는 평평한 상면(110a)과 하면(110b)을 가지며, 상면(110a)에 형성된 다수의 본드 패드(111)와 본드 패드(111)의 외주연을 덮는 상부 패시베이션층(112)을 포함할 수 있다. 상기 본드 패드(111)는 상기 반도체 다이(110)의 상면(110a) 중 가장 자리 또는 중앙 부분에 형성될 수 있다. 상기 상부 패시베이션층(112)을 보호하는 역할을 한다. 또한, 상기 반도체 다이(110)는 하면(110b)에 전면적으로 형성되는 하부 패시베이션층(113)을 더 포함할 수 있다. 상기 하부 패시베이션층(113)은 상기 반도체 다이(110)의 하면(110a)을 보호하는 역할을 한다.The semiconductor die 110 has a flat upper surface 110a and a lower surface 110b, and a plurality of bond pads 111 formed on the upper surface 110a and an upper passivation layer 112 covering outer peripheries of the bond pads 111. It may include. The bond pad 111 may be formed at an edge or a center portion of the upper surface 110a of the semiconductor die 110. It serves to protect the upper passivation layer 112. In addition, the semiconductor die 110 may further include a lower passivation layer 113 formed entirely on the bottom surface 110b. The lower passivation layer 113 serves to protect the bottom surface 110a of the semiconductor die 110.

상기 관통 전극(170)은 상기 본드 패드(111)가 형성된 영역에서 상기 반도체 다이(110)를 수직으로 관통하도록 형성된다. 상기 관통 전극(170)은 상기 본드 패 드(111)로부터 상기 반도체 다이(110)의 하면(110b)에 이르는 전기적인 통로를 형성하며 상기 반도체 다이(110)와 외부 회로 간의 전기적인 접속을 용이하게 하는 역할을 한다. 한편, 상기 관통 전극(170)과 상기 반도체 다이(110) 사이에는 측부 패시베이션층(140)이 형성될 수 있다. 상기 측부 패시베이션층(140)은 상기 반도체 다이(110)와 상기 관통 전극(170)을 절연하는 역할을 하며, 반도체 다이(110)와 관통 전극(170) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시키는 역할도 할 수 있다. 여기서, 상기 관통 전극(170)의 상면은 상기 측부 패시베이션층(140)의 상면과 본드 패드(111)의 상면과 동일 평면을 이룰 수 있다. 그리고, 상기 관통 전극(170)의 하면은 상기 하부 패시베이션층(113)의 하면과 동일 평면을 이룰 수 있다. The through electrode 170 is formed to vertically penetrate the semiconductor die 110 in the region where the bond pad 111 is formed. The through electrode 170 forms an electrical passage from the bond pad 111 to the bottom surface 110b of the semiconductor die 110 and facilitates electrical connection between the semiconductor die 110 and an external circuit. It plays a role. Meanwhile, a side passivation layer 140 may be formed between the through electrode 170 and the semiconductor die 110. The side passivation layer 140 insulates the semiconductor die 110 and the through electrode 170 and relieves stress due to a difference in thermal expansion coefficient between the semiconductor die 110 and the through electrode 170. It can also play a role. Here, the top surface of the through electrode 170 may be coplanar with the top surface of the side passivation layer 140 and the top surface of the bond pad 111. In addition, a bottom surface of the through electrode 170 may be coplanar with a bottom surface of the lower passivation layer 113.

상기 도전 패턴층(135)은 상기 반도체 다이(110)의 하부에 상기 관통 전극(170)과 전기적으로 연결되게 형성된다. 여기서, 도전 패턴층(135)의 직경은 도전 패턴층(135)과 관통 전극(170)의 접촉 면적을 넓히고 수직으로 적층되는 반도체 디바이스 간 전기적인 접촉 면적을 넓히기 위해, 상기 관통 전극(170)의 직경 이상일 수 있다. 한편, 본딩 패턴층(125)은 반도체 다이(110)와 도전 패턴층(135) 사이에 형성되며, 상기 하부 패시베이션층(113), 상기 관통 전극(170) 및 상기 도전 패턴층(135)과 접촉한다. 이러한 본딩 패턴층(125)은 실리콘 재질로 형성되는 반도체 다이(110)와 도전 패턴층(135)의 본딩 효과를 높이는 역할을 한다. 여기서, 본딩 패턴층(125)의 직경은 상기 관통 전극(170)의 직경 이상일 수 있다.The conductive pattern layer 135 is formed to be electrically connected to the through electrode 170 under the semiconductor die 110. Here, the diameter of the conductive pattern layer 135 is to increase the contact area between the conductive pattern layer 135 and the through electrode 170 and to increase the electrical contact area between the semiconductor devices stacked vertically. It may be larger than the diameter. The bonding pattern layer 125 is formed between the semiconductor die 110 and the conductive pattern layer 135 and contacts the lower passivation layer 113, the through electrode 170, and the conductive pattern layer 135. do. The bonding pattern layer 125 serves to increase the bonding effect of the semiconductor die 110 and the conductive pattern layer 135 formed of a silicon material. Here, the diameter of the bonding pattern layer 125 may be equal to or greater than the diameter of the through electrode 170.

상기 솔더층(180)은 상기 본드 패드(111) 및 상기 관통 전극(170)에 접촉하 도록 형성된다. 상기 솔더층(180)은 본드 패드(111)와 관통 전극(170)을 전기적으로 연결시키며, 하나의 반도체 디바이스를 다른 반도체 디바이스 또는 외부 회로 기판에 스택시킬 때 용융되어 반도체 디바이스 간 또는 반도체 디바이스와 외부 회로 기판 간 전기적 및 기계적 접촉을 용이하게 할 수 있다. The solder layer 180 is formed to contact the bond pad 111 and the through electrode 170. The solder layer 180 electrically connects the bond pads 111 and the penetrating electrodes 170 and is melted when one semiconductor device is stacked on another semiconductor device or an external circuit board. It can facilitate electrical and mechanical contact between circuit boards.

상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 웨이퍼(110')에 관통 전극(170)을 형성하기 전에 웨이퍼(110')의 하면(110b')을 먼저 백그라인딩함으로써, 기존에 웨이퍼에 관통 전극을 먼저 형성하고 웨이퍼의 하면을 백그라인딩 하는 경우에 비해 백그라인딩의 공정이 용이하게 이루어지게 할 수 있다. As described above, the semiconductor device manufacturing method and the semiconductor device 100 using the same according to an embodiment of the present invention, the lower surface 110b of the wafer 110 'before the through electrode 170 is formed on the wafer 110'. By backgrinding '), the backgrinding process can be made easier than in the case of forming the through electrode on the wafer first and backgrinding the lower surface of the wafer.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 상기 도전층(130)과 본드 패드(111)를 이용한 전해 도금 방법에 의해 도전성 물질을 관통홀(150)의 하부부터 채워 관통 전극(170)을 형성함으로써, 기존에 관통홀의 내측벽에 형성된 별도의 도금 씨드층을 이용한 도금 방법에 의해 관통 전극을 형성하는 경우 관통 전극과 관통홀 사이에 보이드(void)가 형성되는 것을 방지할 수 있으며, 더불어 별도의 도금 씨드층의 형성을 필요로 하지 않아 제조 비용을 줄일 수 있다. In addition, the semiconductor device manufacturing method and the semiconductor device 100 using the same according to an embodiment of the present invention through the conductive material by the electroplating method using the conductive layer 130 and the bond pad 111 through-hole 150 By forming the through electrode 170 by filling the bottom of the bottom), a void is formed between the through electrode and the through hole when the through electrode is formed by a plating method using a separate plating seed layer formed on the inner wall of the through hole. Can be prevented from forming, and in addition, it is not necessary to form a separate plating seed layer, thereby reducing manufacturing costs.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 전해 도금 방법에 의해 관통 전극(170) 위에 바로 솔더층(180)을 형성함으로써, 솔더층(180)의 도금 공정을 위한 별도의 도금 씨드층의 형성을 필요로 하지 않아 제조 비용을 줄일 수 있다. In addition, in the method of manufacturing the semiconductor device and the semiconductor device 100 using the same according to an embodiment of the present invention, the solder layer 180 is formed by directly forming the solder layer 180 on the through electrode 170 by an electroplating method. It is not necessary to form a separate plating seed layer for the plating process of the manufacturing cost can be reduced.

본 발명은 상술한 일 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다. The present invention is not limited to the above-described embodiment, and any person skilled in the art to which the present invention pertains can make various modifications without departing from the gist of the present invention as claimed in the claims. Of course, such changes are intended to fall within the scope of the claims.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a는 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계를 설명하기 위한 단면도이다.2A is a cross-sectional view illustrating a wafer backgrinding and lower passivation layer forming step.

도 2b는 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계를 설명하기 위한 단면도이다.2B is a cross-sectional view for explaining the conductive layer formation and the step of attaching the first wafer support substrate.

도 2c 내지 도 2e는 관통 전극 형성 단계를 설명하기 위한 단면도이다.2C to 2E are cross-sectional views for describing a through electrode forming step.

도 2f는 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계를 설명하기 위한 단면도이다.2F is a cross-sectional view for explaining a step of attaching a second wafer support substrate and removing the first wafer support substrate.

도 2g 및 도 2h는 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계를 설명하기 위한 단면도이다. 2G and 2H are cross-sectional views illustrating the steps of forming the conductive pattern layer and separating the second wafer support substrate.

도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스의 단면도이다.3 is a cross-sectional view of a semiconductor device manufactured by a method of manufacturing a semiconductor device in accordance with one embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100: 반도체 디바이스 110: 반도체 다이100: semiconductor device 110: semiconductor die

111: 본드 패드 112: 상부 패시베이션층111: bond pad 112: upper passivation layer

113: 하부 패시베이션층 125: 본딩 패턴층113: lower passivation layer 125: bonding pattern layer

135: 도전 패턴층 160: 측부 패시베이션층135: conductive pattern layer 160: side passivation layer

170: 관통 전극 180: 솔더층170: through electrode 180: solder layer

Claims (19)

상면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층이 형성된 웨이퍼의 하면을 백그라인딩한 후, 상기 웨이퍼의 하면에 하부 패시베이션층을 형성하는 웨이퍼 백그라인딩 및 하부 패시베이션층 형성 단계;Forming a lower passivation layer on the lower surface of the wafer after backgrinding the lower surface of the wafer having a plurality of bond pads and an upper passivation layer covering the outer circumference of the bond pads; 상기 하부 패시베이션층의 하부에 도전층을 형성하고, 상기 도전층의 하부에 제 1 웨이퍼 지지 기판을 부착하는 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계;Forming a conductive layer under the lower passivation layer and attaching a first wafer support substrate to the lower portion of the conductive layer; 상기 본드 패드와 상기 상면과 상기 하면을 수직으로 관통하는 관통홀을 도전성 물질로 채워 관통 전극을 형성하는 관통 전극 형성 단계;A through electrode forming step of forming a through electrode by filling a through hole penetrating the bond pad, the upper surface, and the lower surface vertically with a conductive material; 상기 상부 패시베이션층의 상부에 제 2 웨이퍼 지지 기판을 부착하고 상기 제 1 웨이퍼 지지 기판을 상기 웨이퍼로부터 분리하는 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계; 및Attaching a second wafer support substrate to the top of the upper passivation layer and separating the first wafer support substrate from the wafer and separating the first wafer support substrate; And 상기 도전층을 패터닝하여 도전 패턴층을 형성하고, 상기 제 2 웨이퍼 지지 기판을 상기 웨이퍼로부터 분리하는 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.Forming a conductive pattern layer by patterning the conductive layer, and forming a conductive pattern layer for separating the second wafer support substrate from the wafer and separating the second wafer support substrate. 제 1 항에 있어서,The method of claim 1, 상기 도전층 형성 및 제 1 웨이퍼 지지 기판 부착 단계는 상기 도전층을 형성하기 전에 상기 하부 패시베이션층의 하부에 본딩층을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법. And forming the conductive layer and attaching the first wafer support substrate comprises forming a bonding layer under the lower passivation layer before forming the conductive layer. 제 2 항에 있어서,The method of claim 2, 상기 관통 전극 형성 단계에서 상기 본딩층은 상기 관통홀의 형성에 의해 상기 관통홀의 내부로 노출되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.And the bonding layer is exposed to the inside of the through hole by forming the through hole in the through electrode forming step. 제 2 항에 있어서,The method of claim 2, 상기 도전 패턴층 형성 및 상기 제 2 웨이퍼 지지 기판 분리 단계에서 상기 도전층과 함께 상기 본딩층이 포토리소그래피 공정에 의해 패터닝됨으로써 본딩 패턴층이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.And a bonding pattern layer is formed by patterning the bonding layer together with the conductive layer by a photolithography process in the conductive pattern layer formation and the second wafer support substrate separation step. 제 1 항에 있어서,The method of claim 1, 상기 관통 전극 형성 단계는The through electrode forming step 상기 관통홀을 상기 도전성 물질로 채우기 전에 상기 관통홀의 내측벽에 측부 패시베이션층을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.Forming a side passivation layer on an inner wall of said through hole prior to filling said through hole with said conductive material. 제 1 항에 있어서,The method of claim 1, 상기 관통 전극 형성 단계에서 상기 도전성 물질은 상기 도전층과 상기 본드 패드를 이용한 전해 도금 방법에 의해 상기 관통홀의 하부부터 채워지는 것을 특징 으로 하는 반도체 디바이스의 제조 방법.And in the through electrode forming step, the conductive material is filled from the bottom of the through hole by an electroplating method using the conductive layer and the bond pad. 제 1 항에 있어서,The method of claim 1, 상기 관통 전극 형성 단계는 The through electrode forming step 상기 본드 패드 및 상기 관통 전극과 접촉하는 솔더층을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.Forming a solder layer in contact with said bond pad and said through electrode. 제 7 항에 있어서,The method of claim 7, wherein 상기 솔더층은 전해 도금 방법에 의해 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The solder layer is formed by an electroplating method. 제 1 항에 있어서,The method of claim 1, 상기 제 2 웨이퍼 지지 기판 부착 및 제 1 웨이퍼 지지 기판 분리 단계는 상기 제 2 웨이퍼 지지 기판을 부착한 후에 상기 제 1 웨이퍼 지지 기판이 분리되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The attaching of the second wafer support substrate and separating the first wafer support substrate may include detaching the first wafer support substrate after attaching the second wafer support substrate. 제 1 항에 있어서The method of claim 1 상기 도전 패턴층 및 제 2 웨이퍼 지지 기판 분리 단계에서 상기 도전 패턴층은 포토리소그래피 공정에 의해 상기 도전층을 패터닝함으로써 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.And in the separating of the conductive pattern layer and the second wafer support substrate, the conductive pattern layer is formed by patterning the conductive layer by a photolithography process. 제 1 항에 있어서,The method of claim 1, 상기 도전 패턴층 형성 및 제 2 웨이퍼 지지 기판 분리 단계 이후 상기 웨이퍼가 낱개로 소잉되어 반도체 다이가 되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.And after the conductive pattern layer forming step and the second wafer supporting substrate separation step, the wafers are individually sawed to become semiconductor dies. 제 1 항에 있어서,The method of claim 1, 상기 제 1 웨이퍼 지지 기판 및 상기 제 2 웨이퍼 지지 기판은 글래스 또는 실리콘 웨이퍼인 것을 특징으로 하는 반도체 디바이스의 제조 방법.And the first wafer support substrate and the second wafer support substrate are glass or silicon wafers. 제 1 항 내지 제 12 항 중 어느 한 항의 제조 방법에 의해 제조된 반도체 디바이스.The semiconductor device manufactured by the manufacturing method of any one of Claims 1-12. 제 13 항에 있어서,The method of claim 13, 상기 하부 패시베이션층의 하면과 상기 관통 전극의 하면이 동일 평면을 이루는 것을 특징으로 하는 반도체 디바이스.And a bottom surface of the lower passivation layer and a bottom surface of the through electrode are coplanar. 제 13 항에 있어서,The method of claim 13, 상기 하부 패시베이션층은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 물질로 형성되는 것을 특징으로 하는 반도체 디바이스.And the lower passivation layer is formed of any one material selected from an oxide film, a nitride film, a polyimide, or an equivalent thereof. 제 5 항의 제조 방법에 의해 제조된 반도체 디바이스에 있어서,A semiconductor device manufactured by the manufacturing method of claim 5, 상기 본드 패드의 상면, 상기 측부 패시베이션층의 상면, 및 상기 관통 전극의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 디바이스.And a top surface of the bond pad, a top surface of the side passivation layer, and a top surface of the through electrode are coplanar. 제 13 항에 있어서,The method of claim 13, 상기 도전층은 금, 은, 구리 및 텅스텐 중에서 선택된 어느 하나 또는 이들의 조합으로 형성되는 것을 특징으로 하는 반도체 디바이스.And the conductive layer is formed of any one or a combination of gold, silver, copper and tungsten. 제 2 항 내지 제 4 항 중 어느 한 항의 제조 방법에 의해 제조된 반도체 디바이스에 있어서,In the semiconductor device manufactured by the manufacturing method of any one of Claims 2-4, 상기 본딩층은 티타늄(Ti), 티타늄나이트라이드(TiN), 티타늄-텅스텐(TiW) 또는 그 등가물 중 선택된 어느 하나의 물질로 형성되는 것을 특징으로 하는 반도체 디바이스.And the bonding layer is formed of any one material selected from titanium (Ti), titanium nitride (TiN), titanium-tungsten (TiW), or an equivalent thereof. 제 13 항에 있어서,The method of claim 13, 상기 도전 패턴층의 직경은 상기 관통 전극의 직경 이상인 것을 특징으로 하는 반도체 디바이스.A diameter of the conductive pattern layer is greater than or equal to the diameter of the through electrode.
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