KR101100144B1

KR101100144B1 - 정보처리장치

Info

Publication number: KR101100144B1
Application number: KR1020097025988A
Authority: KR
Inventors: 류이치 스나야마
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2007-06-19
Filing date: 2007-06-19
Publication date: 2011-12-29
Also published as: EP2159686A4; CN101715576A; JP5104861B2; WO2008155794A1; EP2159686B1; JPWO2008155794A1; CN101715576B; US8151097B2; US20100082952A1; KR20100007996A; EP2159686A1

Abstract

동시 멀티 스레드(simultaneous multi-thread)(SMT)방식의 정보처리장치에 있어서, 예를 들면, 2개의 스레드(스트랜드)를 병렬적으로 실행할 경우, 명령제어장치의 분기 레저베이션 스테이션(branch reservation station)의 엔트리를 스트랜드0용의 엔트리와, 스트랜드1용의 엔트리로 나누어 사용한다. 스트랜드0의 데이터와 스트랜드1의 데이터를 각각의 엔트리로 나누는 것은 선택회로를 전환하는 것에 의한다. 또한, 분기 레저베이션 스테이션으로부터 엔트리를 해제할 경우에는 하나의 스트랜드 내의 분기명령의 해제가 인 오더(in order)가 되도록, 선택회로에서 스트랜드를 전환하여 엔트리를 해제하도록 한다.

정보처리장치, 스레드(thread), 엔트리, 스트랜드(strand)

Description

정보처리장치{INFORMATION PROCESSOR}

본 발명은 정보처리장치에 관한 것으로서, 특히 아웃 오브 오더(out-of-order) 처리로 명령제어를 수행하고, 또한, SMT(Simultaneous Multi Thread)로 불리는 멀티 스레드(multi-thread) 처리방식에 의한 명령제어를 수행하는 정보처리장치에 관한 것이다.

IT기술이 급속하게 진보하고 서버 등의 범용 컴퓨터가 사회 인프라의 일부로서 인식되면서, 컴퓨터에 대한 성능 향상이나 전력 절약운용에 대한 시장의 요구는 점점 더 커지고 있다. 이 요구는, 컴퓨터 내의 CPU(중앙연산처리장치)에 대하여도 그러하다.

종래부터, 명령 처리를 인 오더(in-order) 방식으로부터 아웃 오브 오더(out-of-order) 방식으로 개량하거나, 반도체기술의 진보에 따른 명령 처리 회로의 개량 또는 동작 속도의 고주파수화를 행함으로써 CPU의 성능향상을 도모해 왔다. 그러나, 반도체 기술의 미세화가 진행됨에 따라 동작 소비전력에 대한 요건이 엄격해지고 있는 것과, 증가하는 트랜지스터 수에 대한 성능향상비의 둔화 등으로부터 종래의 연장선상에서의 방법으로는 문제해결이 어려워지고 있다.

이러한 상황에서, CPU 내의 코어수를 복수로 하는 것이나, 하나의 코어 내에 서 복수의 명령 스레드를 처리할 수 있게 하는 등의 방법이 취해지고 있다. 코어 내에서 복수의 명령 스레드를 처리하는 방법으로서 VMT(Vertical Multi Thread), SMT(Simultaneous Multi Thread, 동시 multi-thread)라고 하는 방식이 있다.

VMT는 비교적 적은 트랜지스터 수의 추가로 복수의 명령 스레드를 처리할 수 있다는 이점이 있지만, 동시에 복수 스레드를 처리할 수 없기 때문에, 스레드 전환이 발생했을 경우에 페널티(penalty)가 발생한다.

SMT는 VMT와 같이 스레드 전환은 발생하지 않지만 트랜지스터 수의 증가가 큰 것과, 트랜지스터 수를 적게 하기 위해 스레드간에 공유하는 회로를 가진 경우에 한쪽의 스레드의 처리 지연이 다른쪽의 스레드의 처리에 영향을 주게 되는 스레드간의 영향이 나타나는 경우가 있다. 특히, SMT의 경우에는 트랜지스터 수의 증대는 피할 수 없어서 증대한 트랜지스터 수를 어떻게 효율적으로 사용할지가 과제가 되고 있다.

특허문헌 1에는 멀티 스레드(multi-thread) 프로세서에서의 스테이트 머신(state machine)에 관한 기술이 기재되어 있다. 특허문헌 2에는 멀티 스레드(multi-thread)에 대응한 메모리에 대해서 기재되어 있다. 특허문헌 3 및 4에는, 멀티 스레드 컴퓨터에서 하자가 있는 스레드로의 억세스를 불능으로 하는 기술이 개시되어 있다.

특허문헌 1: 일본국 공표특허공보 제2003-516570호

특허문헌 2: 일본국 공개특허공보 평10-97461호

특허문헌 3: 일본국 공개특허공보 제2002-108630호

특허문헌 4: 일본국 공개특허공보 제2002-123402호

본 발명의 과제는 정보처리장치, 특히 SMT방식의 정보처리장치에서 하드웨어 자원을 유효하게 사용할 수 있는 명령제어장치를 제공하는 것이다.

본 발명의 제 1 명령제어장치는, 단일의 스레드(thread) 또는 복수의 스레드를 실행가능한 정보처리장치의 명령제어장치에 있어서, 실행하고 있는 스레드의 수를 검출하는 스레드 수 검출수단과, 실행하고 있는 스레드의 수에 따라 엔트리를 스레드 수 만큼으로 그룹핑(grouping)하고, 각 엔트리 군(群)을 각 스레드에 대응시켜 스레드마다 독립하여 아웃 오브 오더(out-of-order)로 엔트리에 저장되어 있는 분기명령의 처리를 행하고, 각 스레드 내에서 엔트리의 해제가 인 오더(in-order)가 되도록 엔트리 군을 선택하여 엔트리의 해제를 행하는 분기 레저베이션 스테이션(branch reservation station) 수단을 구비하는 것을 특징으로 한다.

본 발명의 제 2 명령제어장치는, 단일의 스레드 또는 동시에 복수의 스레드를 실행가능한 정보처리장치의 명령제어장치에 있어서, 실행하고 있는 스레드의 수를 검출하는 스레드 수 검출수단과, 실행하고 있는 스레드의 수에 따라 엔트리를 스레드 수 만큼으로 그룹핑하고, 각 엔트리 군(群)을 각 스레드에 대응시켜 스레드마다 독립하여 아웃 오브 오더로 엔트리에 저장되어 있는 분기명령의 처리를 행하고, 각 스레드 내에서 엔트리의 해제가 인 오더가 되도록 엔트리 군을 선택하여 엔트리의 해제를 행하는 지연명령 스택(delay instruction stack) 수단을 구비하는 것을 특징으로 한다.

본 발명의 제 3 명령제어장치는, 단일의 스레드 또는 동시에 복수의 스레드를 실행가능한 정보처리장치의 명령제어장치에 있어서, 실행하고 있는 스레드의 수를 검출하는 스레드 수 검출수단과, 실행하고 있는 스레드의 수에 따라 엔트리를 스레드 수 만큼으로 그룹핑하고, 각 엔트리 군(群)을 각 스레드에 대응시켜 스레드마다 독립하여 분기처 어드레스(branch target address)를 저장하고, 엔트리 군을 선택하여 엔트리의 해제를 행하는 분기처 어드레스 버퍼 수단을 구비하는 것을 특징으로 한다.

도 1은 본 발명의 실시예의 명령제어장치의 전체 블록도.

도 2는 일반적인 분기 레저베이션 스테이션(branch reservation station)의 동작에 대해 설명하는 도면.

도 3은 본 발명의 실시예에 따른 분기 레저베이션 스테이션의 동작에 대해 설명하는 도면(그 1).

도 4는 본 발명의 실시예에 따른 분기 레저베이션 스테이션에 대해 설명하는 도면(그 2).

도 5는 본 발명의 실시예에 따른 분기 레저베이션 스테이션의 동작에 대해 설명하는 도면(그 3).

도 6은 본 발명의 실시예에 따른 분기 레저베이션 스테이션의 동작에 대해 설명하는 도면(그 4).

도 7은 지연명령 스택(delay instruction stack)을 설명하는 도면.

도 8은 분기처 어드레스 버퍼의 동작을 설명하는 도면(그 1).

도 9는 분기처 어드레스 버퍼의 동작을 설명하는 도면(그 2).

도 10은 RSBR의 사용 엔트리(entry) 수의 제어에 대해 설명하는 도면(그 1).

도 11은 RSBR의 사용 엔트리 수의 제어에 대해 설명하는 도면(그 2).

도 12는 RSBR의 사용 엔트리 수의 제어에 대해 설명하는 도면(그 3).

도 13은 RSBR의 사용 엔트리 수의 제어에 대해 설명하는 도면(그 4).

도 14는 우선 신호(priority signal)를 생성하는 회로의 게이트 도면(그 1).

도 15는 우선 신호를 생성하는 회로의 게이트 도면(그 2).

도 16은 우선 신호를 생성하는 회로의 게이트 도면(그 3).

도 17은 스트랜드(strand)가 n개인 경우의 RSBR의 구성예를 나타낸 도면.

본 발명의 실시예에서는 분기명령 제어를 위해 분기 레저베이션 스테이션(branch reservation station)을 보유하고, 코어 내에서 단일 스레드를 실행하는 것도 복수 스레드를 동시 실행하는 것도 가능한 정보처리장치를 고려한다. 분기 레저베이션 스테이션에서는 실행 파이프라인(pipeline)에 투입된 분기명령을 제어하여 동시에 복수의 분기명령을 각각 제어한다. 분기명령은 1 명령을 제어하는데 분기 레저베이션 스테이션의 엔트리 1개를 소비한다. 동시에 제어할 수 있는 분기명령 수는, 분기 레저베이션 스테이션의 엔트리 수에 의해 결정된다.

본 발명의 실시예에서는 단일 스레드 실행의 경우에는 분기 레저베이션 스테이션의 모든 엔트리를 분기 제어용으로 배정하고, 복수 스레드 실행의 경우에는 모 든 엔트리를 각각의 스레드에 배정하도록 한다. 분기 레저베이션 스테이션 내에서는 단일 스레드, 복수 스레드 모두 전체 엔트리가 분배 가능하므로, 설치되어 있는 자원을 남김없이 사용할 수 있다. 또한, 복수 스레드 실행시에는 각각의 스레드의 분기명령이 독립하여 제어되므로, 스트랜드간 조정을 위한 제어회로에서도 성능영향이 나타나지 않는다. 멀티 스레드 처리와는 별도로, 이벤트 발생에 기인하여 분기 레저베이션 스테이션 내에서 사용하는 엔트리 수에 제한을 가할 수 있다.

이 제어회로는 멀티 스레드를 위한 제어회로와 공통 회로를 사용한다.

본 실시예에 의한 정보처리장치에서는 SPARC-V9 아키텍처를 채용하고, 명령제어장치는 아웃 오브 오더 처리(out-of-order executing)에서 SMT라고 불리는 동시 멀티 스레드 방식을 채용하는 것으로 한다. 이하에서는, 멀티 스레드 실효시의 최대 스레드수를 2 스레드로하여 설명하지만, 3 스레드 이상의 경우에도 동일한 회로로 실현가능하다. 또한, 레저베이션 스테이션 등의 엔트리 수에 대해서도, 이하의 실시예에 기재해 있는 수가 아니더라도 임의의 수로 좋다.

도 1은 본 발명의 실시예의 명령제어장치의 전체의 블록도이다.

명령제어장치는 분기예측기구로서 분기예측회로(branch history : BRHIS)(10)를 보유하고, 분기명령을 제어하기 위한 회로로서 분기명령제어회로(branch control : BRCTL)(11)를 보유한다. 분기명령제어회로(11)는 분기명령을 제어하기 위한 분기 레저베이션 스테이션(reservation station for branch : RSBR)과 분기지연명령(instruction in the delay slot 또는 delay instruction)을 제어하기 위한 지연명령 스택(delay slot stack : DSS)을 가진다. 분기명령제어회 로(11)에서는 분기 판정, 분기처 어드레스의 관리, 분기 예측의 성부(成否) 판정, 분기 예측 실패시의 재명령페치(fetch) 요구, 분기 예측 실패시의 분기지연명령의 명령디코더(12)로의 재투입이라고 하는 처리가 행해진다. 분기처 어드레스의 관리는 분기명령제어회로(11) 내에서의 제어와 분기명령제어회로(11)의 제어하로부터 벗어나 분기명령완료까지 사이의 제어로 나눌 수 있다. 후자의 제어를 위해 분기처 어드레스 버퍼(target address buffer)(13)를 보유한다.

분기처 어드레스 버퍼(13)는 복수의 엔트리로 이루어지고, 관리되는 것은 분기 판정이 완료된 명령이 분기될 경우의 분기처 어드레스이다. 이외에, 분기처 어드레스 계산을 행하는 명령 상대 분기 어드레스 생성회로(14), 연산기 유닛(15), 명령페치제어회로(16), 명령버퍼(17), 명령디코더(12), 명령 커밋 제어회로(18), 프로세스 머신 체크 회로(19), 캐시부(20)가 명령제어장치에 설치되어 있다.

명령페치제어회로(16)로부터의 명령페치 명령이 캐시부(20)에 제공되고, 페치된 명령이 명령버퍼(17)에 저장된 후, 명령디코더(12)에서 페치된 명령이 디코딩(decoding)된다. 명령 상대 분기 어드레스 생성회로(14)는 상대 분기명령(relative branch instruction)의 분기처 어드레스를 생성한다. 명령디코더(12)로 디코딩된 명령이 분기명령일 경우에는, 분기명령이 분기명령제어회로(11)에 등록되어 실행된다.

연산 유닛(15)은 분기명령의 분기처 어드레스를 연산한다. 분기예측회로(10)는 분기명령제어회로(11)에 있는 분기명령에 대하여, 명령의 분기처의 예측을 행하고, 예측된 분기처 어드레스를 명령페치제어회로(16)에 제공하여 분기처 명령의 프 리 페치를 행하게 한다.

명령 커밋 제어회로(18)는 디코딩된 명령 중 실행완료 대기 명령을 관리한다. 분기처 어드레스 버퍼(13)는 확정된 분기명령의 분기처 어드레스를 관리한다. 프로그램 카운터(21), 넥스트 프로그램 카운터(22)는 실행중인 명령의 어드레스(또는 번지) 번호 및 다음 명령의 어드레스(또는 번지) 번호를 카운트하는 카운터이다. 이들 카운터의 카운트의 계기(契機)는 명령 커밋 제어회로(18)로부터 제공된다. 프로세스 머신 체크 회로(19)는 명령버퍼(17), 명령디코더(12), 분기명령 제어회로(11), 연산 유닛(15), 명령 커밋 제어회로(18)에서 병렬로 실행되는 스트랜드의 수를 관리하고 현재의 스트랜드 수를 이들에 지시한다. 분기처 어드레스 버퍼(13)의 엔트리가 풀(full)로 되어 있는 경우, 분기명령제어회로(11)에 TGT_BUFF_BUSY가 입력된다. RSBR_PLID는 분기명령제어회로(11)에, 다음에 처리해야 할 명령문의 ID를 통지하는 것이다. 분기처 어드레스 버퍼(13)는 분기처 어드레스로 나아갈 필요가 있을 경우에 넥스트 프로그램 카운터(22)을 갱신한다.

도 2는 일반적인 분기 레저베이션 스테이션의 동작에 대해 설명하는 도면이다.

도 2에서는 7개의 분기 레저베이션 스테이션(RSBR)이 나타나 있다. RSBR0으로부터 RSBR6을 향해 순차적으로 새로운 명령이 셋트된다. 즉, RSBR0에 가장 오래된 명령이 셋트된다. 새로운 엔트리는, 명령 디코딩 사이클(instruction decoding cycle)에서 RSBR에 셋트된다. 새로운 엔트리의 작성은 최대 2 명령이 가능하다. RSBR 내의 엔트리는 인 오더(in-order)로 제어되고, 분기 판정, 분기 예측의 성부 (成否) 판정·명령 재페치 요구의 제어가 행해진다. 제어 종료 후의 엔트리 해제는 인 오더로 행해지고, 오래된 쪽으로부터 최대 2 명령이 가능해 지고 있다. 또한, 명령 재페치는 오래된 쪽으로부터 최대 3 명령이 가능하게 되어 있다. 도 2에서는, 엔트리를 버블 업 방식(bubble-up system)으로 관리하고 있고, 해제된 엔트리만큼 엔트리가 버블 업한다. 버블 업(bubble-up) 순서는 RSBR6->RSBR5->RSBR4->RSBR3->RSBR2->RSBR1->RSBR0이 된다. 따라서, RSBR2 이후에 엔트리가 존재할 경우에는, RSBR0, RSBR1의 VALID는 그대로가 될 경우도 있다. 엔트리 데이터는 버블 업 처리에 의해 바꿔 쓸 수 있다. 새로운 엔트리는 명령에 의해 코드 사이클(D 사이클)로 레저베이션 스테이션의 엔트리에 저장된다. 명령 재페치 요구는 분기 예측이 실패했을 경우에 레저베이션 스테이션에 대해 발행되고, 엔트리의 해제는 명령 커밋 제어회로(18)에서 명령의 완료 처리가 종료했을 경우에 행해진다.

1) 분기명령제어회로로의 명령 투입 및 분기명령제어회로에서의 엔트리 작성에 대해

명령버퍼(17)로부터 명령디코더(이후 디코더)(12)에 대하여 명령 데이터가 공급되면, 디코더(12)에 의해 명령이 디코딩되어 명령버퍼(17)로부터 공급된 명령 종별이 판별된다. 디코더(12)는 명령버퍼(17)로부터 공급된 명령 중에 분기명령을 발견하면, 분기명령의 제어를 분기명령제어회로(11)에 배정한다. 실행 파이프라인에 투입된 모든 명령은 명령 커밋 제어회로(18)에서 명령 완료까지 제어된다. 명령 커밋 제어회로(18)에서는 명령 순서 보장 및 레지스터 갱신 제어가 행해진다. 디코 더(12)는 최대 4 명령의 동시 디코딩이 가능하지만, 분기명령제어회로(11)에서는 회로의 제한에 의해 최대 2 명령의 분기명령이 투입된다. 디코더(12)로부터 분기명령제어회로(11)로는, 제어에 필요한 데이터나 태그(tag)와 함께 +D_RSBR_USE, +D_IID[5:0], +D_STRAND_ID, +D_REL이라고 하는 신호가 송신된다. 이들 신호는 분기명령 1 명령에 대해서 1 세트 송신된다.

여기서, +D_RSBR_USE는 실행 파이프라인에 투입된 명령이 RSBR를 사용하는 명령인 것을 나타내는 신호이다. +D_IID는 실행 파이프라인에 투입된 명령의 명령 순서를 나타내는 신호이다. 이하, IID를 명령ID라고 부른다. +D_STRAND_ID는 실행 파이프라인에 투입된 명령의 스트랜드 ID를 나타내는 신호이다. +D_REL은 실행 파이프라인에 명령이 투입될 때 1이 되는 신호이다.

도 3∼도 6은 본 발명의 실시예에 따른 분기 레저베이션 스테이션의 동작에 대해 설명하는 도면이다.

도 3에 나타낸 예에서, RSBR은 합계 14 엔트리로 구성되어 있다. 이들 엔트리는 7 엔트리씩 두개의 그룹으로 나눌 수 있다. 여기서는 제 1 그룹을 RSBRL(RSBR0, RSBR1, …, RSBR6, 스트랜드0), 제 2 그룹을 RSBRH(RSBR10, RSBR11, …, RSBR16, 스트랜드1)라고 한다.

실행 파이프라인에서 실행되고 있는 스레드 수를 판별하기 위해서, 단일 스레드인지 멀티 스레드인지를 나타내는 상태 신호(status signal)가 프로세스 머신 체크 회로(19)로부터 레저베이션 스테이션으로 송신된다. 여기서는, 스레드 수는 2 스레드이고, 각각 스트랜드 0,1로 구별하기로 한다. 이러한 「0」과「1」이 스트랜 드 ID이다. 스트랜드의 구별은 명령제어장치 내에서 판별하기 쉽도록 호칭을 붙이고 있을 뿐이다.

계속해서, 멀티 스레드 실행시에 대해 설명한다. 디코더로부터 명령이 투입되면 +D_REL=1이 되고, 그 명령이 분기명령인 경우에는 동시에 +D_RSBR_USE=1이 된다. 투입된 분기명령이 스트랜드0인 경우에는RSBRL측에, 스트랜드1인 경우에는RSBRH측에 엔트리가 배정되고, 비어 있는 엔트리에 신규 엔트리가 작성된다. 이 스트랜드의 배정은 역으로도 상관없다. 단, 동일 그룹 내의 엔트리는 모두 동일 스트랜드가 아니면 안된다.

각 그룹 내의 엔트리는 디코딩 순으로 관리되고 있고, 예를 들면 RSBRL의 경우, RSBR0으로부터 순차적으로 RSBR1,2,3,4,5,6로 엔트리가 작성되어 간다. 신규 엔트리가 작성되면 그 엔트리가 현재 유효(사용중)인 것을 나타내는 신호가 +RSBR_VALID=1이 된다. 또한, 엔트리에는 제어에 필요한 데이터나 태그(tag)와 함께 신호 +RSBR_IID[5:0], +RSBR_STRAND_ID가 등록된다. 여기에서, +RSBR_VALID는 RSBR 엔트리가 유효한 것을 나타내는 신호이다. +RSBR_IID는 등록되어 있는 엔트리(분기명령)의 명령 ID를 나타내는 신호이다. +RSBR_STRAND_ID는 등록되어 있는 엔트리(분기명령)의 스트랜드 ID를 나타내는 신호이다. 이들 신호는, 분기명령제어회로에서의 제어가 종료할 때까지 유지된다.

각 그룹 내에서 비어있는 엔트리가 없어진 경우, 그 그룹이 속해 있는 스트랜드의 신규명령 투입을 중지하기 위해서 분기명령제어회로로부터 디코더에 대해 신호 +RSBR_PLID=1이 송신된다. 이 신호가 보내지면, 디코더는 그 스트랜드의 명령 디코딩을 일시적으로 중지한다. 스트랜드0의 분기명령을 관리하고 있는 RSBRL이 풀(Full) 상태가 되면 +RSBR_PLID_STRAND_0=1, 스트랜드1의 분기명령을 관리하고 있는 RSBRH가 풀(Full) 상태가 되면 +RSBR_PLID_STRAND_1=1이 된다. 이 신호는 스트랜드마다 송신되고, 모든 스트랜드에서 신호가 1이 되면 디코더는 일시적으로 정지한다.

분기명령제어회로에서의 분기명령제어가 종료하면, 종료한 엔트리는 해제되어 빈 엔트리를 생성하기 위해서 +RSBR_PLID=0이 되어 디코딩이 재개된다. +RSBR_PLID는 분기명령제어회로 내에 빈 엔트리가 없다는 것을 나타내는 신호이다. +RSBR_PLID_STRAND_0은 스트랜드0의 RSBR이 풀(Full)인 것을 나타내는 신호, +RSBR_PLID_STRAND_1은 스트랜드1의 RSBR이 풀(Full)인 것을 나타내는 신호이다.

도 5를 참조하여 단일 스레드 실행시에 대해 설명한다. 먼저 RSBRL, RSBRH 모두 엔트리가 없는 상태로 가정한다. 디코더로부터 분기명령이 투입되면, RSBRL에 신규 엔트리가 배정된다(RSBRH로도 상관없다). RSBR0,1,2,3,4,5,6으로 엔트리가 작성되어 RSBRL이 풀(Full) 상태가 되면 계속해서 RSBRH에 신규 엔트리가 배정된다. 이 때, RSBRL로부터 RSBRH로의 그룹에 걸쳐 엔트리가 작성되는 경우에도, 디코더는 정지하지 않는다.

RSBRH에서 RSBR10,11,12,13,14,15,16로 엔트리가 작성되어 풀(Full) 상태가 되면 디코더에 대해 +RSBR_PLID=1이 송신된다. 송신된 신호는 멀티 스트랜드(multi-strand) 시와 마찬가지로 스트랜드마다이고, 스트랜드0이 단일 스레드로 실행되고 있는 경우에는+RSBR_PLID_STRAND_0=1이 된다(반대의 경우도 있을 수 있 다). +RSBR_PLID=1은 RSBRL의 엔트리가 없어질 때까지 계속된다. RSBRL에 엔트리가 없어지면 +RSBR_PLID=0이 되어 디코딩이 재개되고, RSBR 0,1,2,3,4,5,6로 엔트리가 작성되어 간다. 단일 스레드의 경우는 이 반복으로, RSBRL->RSBRH->RSBRL->RSBRH 순서로 엔트리가 작성되어 간다. 등록되는 엔트리 데이터는 멀티 스레드 시에도 단일 스레드 시에도 같다.

분기명령제어회로는 분기명령을 제어하기 위한 RSBR 이외에, 분기지연명령을 제어하기 위한 DSS(지연명령 스택: Delay Slot Stack)을 보유한다.

도 7은 지연명령 스택을 설명하는 도면이다.

DSS(Delay Slot Stack)도 RSBR와 동수(同數)의 엔트리, 즉, 본 실시예의 경우, 합계 14 엔트리로 구성되어 있다. 이와 같이, 레저베이션 스테이션 RSBR와 DSS는 1대1로 대응하고 있다. DSS의 엔트리는 7 엔트리씩, 두개의 그룹으로 나눌 수 있다. 제 1 그룹을 DSSL(DSS0, DSS1, …, DSS6), 제 2 그룹을 DSSH(DSS10, DSS11, …, DSS16)라고 한다. 디코더로부터 분기명령제어회로로는, 제어에 필요한 데이터나 태그와 함께 +D_DELAY_SLOT, +D_STRAND_ID, +D_REL라고 하는 신호가 보내진다. 이들 신호는 분기지연명령 1 명령에 대해서 1 세트 송신된다. 여기에서, +D_DELAY_SLOT는 실행 파이프라인에 투입된 명령이 DSS를 사용하는 명령인 것을 나타낸다.

분기지연명령은 분기명령의 다음에 투입된 명령을 나타내기 위해서, 그 IID는 반드시 [분기명령 IID]+1이 된다. 신규 엔트리 작성은 RSBR의 경우와 동일한 방법에 따르지만, RSBR과 같이 디코딩을 정지시키기 위한 제어는 행하지 않는다.

분기명령, 분기지연명령은 스트랜드에 관계없이, 동일 스트랜드에서의 명령 순서만 지키면 어떻게 명령 투입해도 상관없다.

2) 분기명령제어회로의 엔트리 소거에 대해

분기명령제어회로의 엔트리는 그 분기명령의 분기 제어가 종료하면 엔트리로부터 해제된다. 분기 제어란, 분기 판정·분기처 어드레스 확정·분기 예측의 성부(成否)판정·명령 재페치 요구와 그 어드레스 확정의 각 제어이다. 엔트리로부터 해제된다는 것은, 그 분기명령이 분기명령제어회로의 제어하로부터 벗어난 것이며, 그 때 엔트리는 소거된다. 엔트리가 소거되는 조건으로서, 이외에 가로채기 처리(interrupting process)나, 선행 명령이 명령 재페치 요구를 제출한 때 등이 있다.

분기 제어 종료시의 엔트리 해제에 대해 설명한다. 분기명령제어회로에서, 각각의 엔트리의 분기 제어는 독립하여 수행된다. 엔트리의 해제에 대해서는 분기명령제어회로에서, 동일 스트랜드에서의 분기명령 순서를 지키지 않으면 안된다. 스트랜드 사이에서는 그러한 제약은 전혀 없다. 본 실시예에서, 분기명령제어회로로부터의 엔트리 해제는 동일 스트랜드에 의해 최대 2 명령을 동시에 해제할 수 있다. 복수 스트랜드의 엔트리를 동시에 해제하는 것도 가능하지만, 설치 배선량이나 트랜지스터 수가 증대하기 때문에 본 실시예에서는 행하지 않고 있다.

도 4를 참조하여 멀티 스레드 실행시에 대해 설명한다. 분기명령제어회로는 1)에서 기술한 바와 같이 디코딩 순서로 엔트리를 작성하여 관리하고 있기 때문에, 엔트리에서는 명령 순서가 항상 보장되어 있다. 따라서, RSBRL이면 RSBR0, RSBR1으 로부터, RSBRH이면 RSBR10, RSBR11로부터 엔트리가 해제된다. 도 4의 예에서는 상이한 스트랜드의 엔트리를 동시에 해제하지 않기 때문에, 항상 어느쪽 그룹으로부터 엔트리를 해제할지를 결정할 필요가 있다. 이 처리는 RSBR의 그룹마다 그 우선권을 결정하는 것이며, 어느쪽의 그룹에 어느 스레드가 배정되어 있는지는 전혀 상관하지 않는다.

여기서, RSBRL에서 RSBR0의 해제 조건이 성립한 것으로 가정한다. 해제 조건이 성립하면 +RSBR0_COMPLETE_OR=1이 된다. 이 때, RSBRH에서 RSBR10의 해제 조건이 성립하지 않는 경우에는, 항상 RSBRL측이 선택되고, +RSBR10_COMPLETE_PRIORITY=0(우선 신호가 0)이 된다. 이 신호는, RSBRL, RSBRH 어느쪽의 그룹에 엔트리 해제의 우선권이 있는지를 나타내는 것으로, +RSBR10_COMPLETE_PRIORITY=0의 경우에는 RSBRL에, +RSBR10_COMPLETE_PRIORITY=1의 경우에는 RSBRH에 우선권이 있다는 것을 나타낸다. 여기에서, +RSBR_COMPLETE_OR는 RSBR 엔트리의 해제 조건이 성립하고 있다는 것을 나타내는 신호이다. 이 우선 신호가 2개의 선택 회로에 입력됨으로써, RSBRL과 RSBRH 중 어느 엔트리를 해제할지가 선택된다. 선택 회로0으로부터는 RSBR0 또는 RSBR10의 엔트리가 BR0_COMP로서 출력되고, 선택 회로1로부터는 RSBR1 또는 RSBR11의 엔트리가 BR1_COMP로서 출력된다.

엔트리의 해제 조건이 성립하지 않는다는 것은, 분기 판정이 종료되지 않거나, 분기처 어드레스가 확정되지 않거나, 명령 재페치가 필요한 경우에 페치 요구를 제출할 수 없거나, 엔트리에 대응하는 분기지연명령이 발행되지 않고 있거나, 엔트리가 존재하지 않거나, 분기되는 엔트리에서 분기처 어드레스 버퍼가 비어있지 않은 경우 중 어느 하나의 경우이다. +RSBR0_COMPLETE_OR=1과 +RSBR10_COMPLETE_OR=1이 동시에 성립한 경우에는, 전(前) 사이클에서 RSBRL로부터 엔트리가 해제되어 있지 않으면 +RSBR10_COMPLETE_PRIORITY=0이 되고, RSBRL에 우선권이 제출된다. 이 경우, 다음 사이클에서는 반드시 +RSBR10_COMPLETE_PRIORITY=1이 되고, RSBRH에 우선권이 제출된다. RSBRL, RSBRH에서 해제 조건이 동시에 성립하고 있는 사이에는, RSBRL, RSBRH, RSBRL, RSBRH…의 순으로 우선권이 이동한다. RSBRH가 우선권을 획득할 수 있는 것은 RSBRL에서 해제 조건이 성립하지 않거나, 또는 전(前) 사이클에서 RSBRL로부터 엔트리가 해제되어 있을 때이다. 그 이외의 경우에는 RSBRL에 우선권이 있다.

+RSBR_COMPLETE_OR=1이고, +RSBR_COMPLETE_PRIOITY=1 이라면 엔트리를 해제할 수 있다. 엔트리의 해제시에 동일 스트랜드에서의 분기명령 순서를 지키지 않으면 안되기 때문에, RSBR1은 RSBR0과, RSBR11은 RSBR10과 동시에 밖에 엔트리의 해제는 행해지지 않는다. 엔트리의 해제와 동시에 분기명령제어회로는 그 엔트리를 소거한다. 엔트리의 소거란, +RSBR_VALID를 1→0으로 하는 것이다. 예를 들면, RSBR0과 RSBR1이 동시에 해제된 경우에는, +RSBR0_VALID=1->0, +RSBR1_VALID=1->0이 된다.

본 실시예에서는 엔트리를 버블 업 방식(bubble-up system)으로 관리하고 있고, 해제된 엔트리 만큼만 엔트리가 버블 업 한다. 버블 업 순서는 RSBR6->RSBR5->RSBR4->RSBR3->RSBR2->RSBR1->RSBR0이 된다. RSBRH도 동일하다. 따 라서, RSBR2 이후에 엔트리가 존재하는 경우에는 RSBR0, RSBR1의 VALID는 그대로가 될 경우도 있다. 엔트리 데이터는, 버블 업 처리에 의해 바꿔 쓸 수 있다. 분기명령제어회로로부터 엔트리가 해제됨과 동시에, 그 정보가 명령 커밋 제어회로에 통지된다. 분기명령제어회로로부터 해제된 분기명령은 명령 커밋 제어회로에 의해 제어된다.

도 6을 참조하여 싱글 스레드(single thread)시의 처리에 대해 설명한다. 엔트리의 해제에 대해서는, 분기명령제어회로에서 동일 스트랜드에서의 분기명령 순서를 지키지 않으면 안된다는 점은 바뀌지 않는다. 싱글 스레드시에는 스트랜드 선택은 발생하지 않지만, 1)에서 기술한 바와 같이 RSBRL, RSBRH의 양쪽에 엔트리가 존재할 경우가 있다. 동일 그룹 내에서는 명령 순서가 보장되어 있지만, RSBRL, RSBRH의 어느쪽이 선행 명령 그룹일지를 판별할 필요가 있다. 이것을 판별하기 위해 전술한 +RSBR10_COMPLETE_PRIORITY(우선 신호)를 사용한다. 이 우선 신호가 2개의 선택 회로에 입력됨으로써, RSBRL과 RSBRH 중 어느 엔트리를 해제할지가 선택된다. 선택 회로0으로부터는 RSBR0 또는 RSBR10의 엔트리가 BR0_COMP으로서 출력되고, 선택 회로1로부터는 RSBR1 또는 RSBR11의 엔트리가 BR1_COMP로서 출력된다.

RSBRL에 엔트리가 있고 RSBRH에 엔트리가 없는 경우에는, +RSBR10_COMPLETE_PRIORITY=0이라고 한다. 한편, RSBRH에 엔트리가 있고 RSBRL에 엔트리가 없는 경우에는, RSBR10_COMPLETE_PRIORITY=1이라고 한다. RSBRL, RSBRH의 양쪽에 엔트리가 있는 경우에는, 선행 명령 그룹을 지정한다. 예를 들면, RSBRL, RSBRH의 양쪽에 엔트리가 있고, RSBRL을 선행 명령 그룹으로 가정한다. RSBRL이 선 행 명령 그룹이므로, +RSBR10_COMPLETE_PRIORITY=0이 된다. RSBRL의 최후의 엔트리가 해제되면 +RSBR10_COMPLETE_PRIORITY=1이 된다. 그 후에는 이 반복으로, RSBRL, RSBRH, RSBRL, RSBRH…의 순서로 우선권이 이동한다. 우선권의 이동은 반대 그룹의 엔트리가 없어지면 발생한다. 그 밖의 동작에 관해서는 싱글(single)시와 멀티(multi)시에서 동일동작이다.

해제의 우선권을 나타내는 신호로서, 상기 실시예에서는 +RSBR10_COMPLETE_PRIORITY 라고 하는 1개의 신호로 설명하고 있지만, 명령제어 장치로 3 스레드 이상 동시에 실행하는 경우에는, 이 신호를 실행하는 스레드 수에 따라 신호수를 늘리면 좋다. 구체적으로 설명하면, 본 실시예에서 +RSBR10_COMPLETE_PRIORITY는 포인터(pointer)와 같은 개념으로 설계되어 있으므로, 2 스레드이면 1비트로 족하다. 스레드 수가 3 스레드 또는 4 스레드이면, 1비트 추가하여 2비트로 설계 가능하고, [1:0]의 형태로 하여, 00:스레드 0, 01:스레드 1, 10:스레드 2, 11:스레드 3이라고 하면 된다.

3) 분기처 어드레스의 관리에 대해

분기명령은 분기처 어드레스의 계산 방법에서 2종류로 나눌 수 있다. 분기명령 어드레스로부터 오퍼레이션 코드(operation code)로 지정된 명령수 분의 어드레스를 계산해서 분기처 어드레스로 하는 명령 상대 분기, 오퍼레이션 코드에서 지정된 레지스터를 참조해서 분기처 어드레스를 계산하는 레지스터 상대 분기이다. 본 실시예에서, 명령 상대 분기는 명령 상대 분기 어드레스 생성회로에 의해, 레지스터 상대 분기는 연산 유닛에 의해 분기처 어드레스가 계산된다. 명령 상대 분기는 디코딩 사이클(decoding cycle)에 의해 어드레스 계산되고, 디코더로부터 분기명령이 투입됨과 동시에 분기처 어드레스가 분기명령제어회로에 제출된다. 이 때, 분기 예측이 행해져 있던 경우에는 분기 예측 어드레스와 계산된 분기처 어드레스가 비교되고, 그 결과가 분기명령제어회로에 통지된다. 레지스터 상대 분기는 디코딩 후의 연산 사이클로 계산하여, 분기처 어드레스를 분기명령제어회로에 제출한다. 분기 예측이 행해져 있던 경우에는 분기 예측 어드레스와 계산된 분기처 어드레스가 분기명령제어회로에서 비교된다. 분기명령이 분기명령제어회로 하에 있는 사이, 분기처 어드레스는 엔트리 마다 엔트리 데이터로서 관리된다.

분기명령제어가 종료하여 엔트리가 해제됨과 동시에, 분기처 어드레스가 분기처 어드레스 버퍼에 제출된다. 제출되는 어드레스는 분기 판정후에 분기되는 명령의 분기처 어드레스만이다.

도 8 및 도 9는 분기처 어드레스 버퍼의 동작을 설명하는 도면이다.

본 실시예에서는 설치 배선량, 트랜지스터 수를 절약하기 위해서, 분기처 어드레스에 제출되는 데이터는 1 명령분으로 하고 있다. 분기처 어드레스 버퍼로는, 분기처 어드레스 이외에 +COMPLETE_RSBR_IID [5:0], +COMPLETE_RSBR_STRAND_ID 가 제출된다. 여기에서, +COMPLETE_RSBR_IID는 분기처 어드레스 버퍼에 제출되는 어드레스의 명령 ID를 나타내는 신호이다. +COMPLETE_RSBR_STRAND_ID는 분기처 어드레스 버퍼에 제출되는 어드레스의 스트랜드 ID를 나타내는 신호이다.

분기처 어드레스 버퍼는 분기명령이 분기명령제어회로로부터 해제된 후, 명령이 커밋(명령 완료)되고, PC(프로그램 카운터), nPC(넥스트 프로그램 카운터)가 갱신될 때까지 분기처 어드레스를 관리한다. 분기되는 명령이 커밋되면, 명령 커밋 제어회로(instruction commit control circuit)로부터 +LOAD_TARGET_TO_NPC, +COMMIT_STRAND_ID가 송신된다. 분기처 어드레스 버퍼는 이 정보를 기초로 nPC갱신과 엔트리 소거를 한다. 엔트리가 소거되는 조건으로서, 이외에 선행 명령에 의한 가로채기 처리(interrupt process) 등이 있다. 본 실시예에서, 분기되는 분기명령에 의한 nPC 갱신은 1사이클에 1스트랜드 1명령만으로 하고 있다. 여기에서, +LOAD_TARGET_TO_NPC는 분기된 명령이 커밋되고, 분기처 어드레스 버퍼로부터 nPC로의 갱신을 나타내는 신호이다. +COMMIT_STRAND_ID는 커밋된 명령의 스트랜드 ID를 나타낸다.

분기처 어드레스 버퍼가 풀(Full) 상태로 결정되면 +RSBR_TGT_BUFF_BUSY=1이 되고, 분기명령제어회로로부터 분기되는 명령이 해제되지 않게 된다. 분기되지 않은 명령에 대해서는 해제되지만, 2)에서 기술한 바와 같이, 엔트리의 해제에 대해서는, 분기명령제어회로에 의해 동일 스트랜드에서의 분기명령 순서를 지키지 않으면 안된다는 제약이 있기 때문에, 머지 않아 해제 처리가 일시 정지할 가능성이 있다. 분기처 어드레스 버퍼가 풀(Full) 상태로 결정되는 것은, 분기되는 명령의 선행 명령의 커밋 처리가 늦는 것에 따른 영향이다. 여기에서, +RSBR_TGT_BUFF_BUSY는 분기처 어드레스 버퍼에 빈 엔트리가 없어진 것을 나타내는 신호이다.

분기처 어드레스 버퍼는 합계 4 엔트리로 구성되어 있고, 각각 TGT_BUFF_0, TGT_BUFF_1, TGT_BUFF_2, TGT_BUFF_3이라고 한다. 분기처 어드레스 버퍼도 RSBR 등과 마찬가지로, 엔트리는 버블 업 방식으로 2 그룹(TGT_BUFF_0,1과 TGT_BUFF_2,3) 으로 나눌 수 있다.

멀티 스트랜드시(도 8)에는, TGT_BUFF_0,1에 스트랜드0, TGT_BUFF_2,3에 스트랜드1의 분기처 어드레스가 배정되고, 버블 업은 TGT_BUFF_1->TGT_BUFF_0, TGT_BUFF_3->TGT_BUFF_2의 순서이다. 넥스트 프로그램 카운터(nPC)는 각 스트랜드에 설치되어 있고, LOAD_TARGET_TO_NPC 신호가 입력되면, TGT_BUFF_0의 어드레스가 스트랜드0용의 nPC를 갱신하는데 이용되고, TGT_BUFF_2의 어드레스가 스트랜드1용의 nPC을 갱신하는데 이용된다.

싱글 스트랜드(single strand)시(도 9)에는, TGT_BUFF_0,1,2,3에 분기처 어드레스가 배정되고, 버블 업(bubble-up)은 TGT_BUFF_3->TGT_BUFF_2->TGT_BUFF_1->TGT_BUFF_0의 순서이다. 넥스트 프로그램 카운터(nPC)는 각 스트랜드에 설치되어 있지만, 싱글 스트랜드시에는 스트랜드1용의 nPC는 사용되지 않는다. LOAD_TARGET_TO_NPC 신호가 입력되면, TGT_BUFF_0의 어드레스가 스트랜드0용의 nPC를 갱신하는데 사용된다.

이상이, 멀티 스레드시와 싱글 스레드시의 엔트리 제어 방법이다. 이외에, 이벤트 발생시에 사용하는 엔트리 수에 제한을 가할 수 있다.

구체적으로는 RSBR, DSS, TGT_BUFF의 엔트리 수에 제한을 가할 수 있다. RSBR, DSS는 +PLID_RSBR, TGT_BUFF는 +RSBR_TGT_BUFF_BUSY를 1로 하는 엔트리의 풀(Full) 상태 조건을 변경하는 것이 가능하다. 보통은 명령 처리장치의 성능 확보 때문에 모든 엔트리를 다 사용하는 것을 전제로 하고 있지만, 특정 조건하에서 사용하는 엔트리 수를 삭감하고 싶은 경우에 사용할 수 있다. 이벤트는 어떤 것이라 도 상관없지만, 예로서 성능을 삭감하고 싶은 경우나 전력을 삭감하고 싶은 경우 등이 고려된다.

도 10∼도 13은 RSBR의 사용 엔트리 수의 제어에 대해 설명하는 도면이다.

도 10은 스트랜드가 2개이고, RSBR의 사용 엔트리 수를 각각 4개씩으로 한정한 도면이다. RSBR0∼RSBR3은 스트랜드0(1)을 사용하고, RSBR10∼RSBR13은 스트랜드1(0)을 사용하고 있다. RSBR4∼RSBR6과 RSBR14∼RSBR16은 미사용의 엔트리이다. 도 11은 RSBR의 모든 엔트리를 사용한 경우의 도면이다. RSBR0∼RSBR6이 스트랜드0(1)에 의해 사용되고, RSBR10∼RSBR16이 스트랜드1(0)에 의해 사용되고 있다. 도 12는 스트랜드가 1개이고, RSBR의 사용 엔트리 수를 7개로 제한한 경우의 도면이다. RSBR0∼RSBR6이 사용되고 있지만, RSBR10∼RSBR16은 사용되지 않고 있다. 도 13은 스트랜드가 1개이고, RSBR의 사용 엔트리 수를 제한하지 않고 있는 경우를 나타낸다. 14개의 모든 엔트리가 사용된다.

도 14∼도16은 우선 신호(priority signal)를 생성하는 회로의 게이트 도면을 나타낸다.

이들 회로는, 분기명령제어회로(11) 내에 설치되는 회로이다. 스트랜드가 2개인 경우의 회로(도 14, 15)와 스트랜드가 1개인 경우의 회로(도 16)는 병렬로 설치되고, 스트랜드의 수에 따라 어느 한쪽이 동작한다.

도 14, 15가 스트랜드가 2개인 경우이며, 도 16이 스트랜드가 1개인 경우이다.

이하는, 도 14∼도 16에서 나타낸 신호 이름과 그 설명이다.

+RSBR0_VALID: RSBR0의 엔트리 유효인 것을 나타낸다.

+RSBR0_RESOLVED: RSBR0의 분기 판정이 확정되어 있는 것을 나타낸다.

+RSBR0_TAV: RSBR0의 분기처 어드레스가 확정되어 있는 것을 나타낸다.

+TWO_STRAND_MODE: 프로세스 머신 체크 회로로부터의 지시 신호로 실행 파이프라인이 2 스레드 실행(멀티 스레드 실행)을 하고 있는 것을 나타낸다.

+RSBR0_TAKEN: RSBR0의 분기 판정이 확정되어, 분기되는 것을 나타낸다.

+RSBR0_TGT_BUFF_BUSY: RSBR0이 사용하는 분기처 어드레스 버퍼에 빈 엔트리가 존재하지 않고 있다는 것을 나타낸다.

+RSBR0_COMPLETE: RSBR0의 엔트리 해제가 발생하고 있는 것을 나타낸다.

+RESET_RSBR0_VALID: RSBR0의 엔트리를 리셋하지 않으면 안되는 것을 나타낸다. 리셋 조건은 실행 파이프라인 클리어(clear) 지시(프로세스 머신 체크 회로가 지시), 엔트리 해제이다. RSBR10의 신호에 대해서도 동일하다.

또한, RSBR의 뒤의 숫자는 RSBR의 엔트리 번호를 나타낸다. 따라서, RSBR0_VALID는 RSBR0에 관한 신호이지만, RSBR10_VALID는 RSBR10에 관한 신호이다.

도 14에 있어서,

ㆍ2 스트랜드 실행중이고, RSBR0 엔트리의 분기명령의 해제 조건이 갖추어져 있지 않다.

ㆍ2 스트랜드 실행중이고, RSBR0 엔트리가 분기되는 명령이며 또한 RSBRO(RSBRL측)을 사용할 수 있는 분기처 어드레스 버퍼에 빈 엔트리가 존재하지 않아서, 엔트리 해제를 할 수 없다.

ㆍ2 스트랜드 실행중이고, RSBR0 엔트리의 분기명령이 해제되었다. 이 조건에 의해 스트랜드0,1 모두에 해제 조건이 일치하고 있는 때에, 0,1을 교대로 해제하는 것이 가능해 진다.

ㆍRSBR0 엔트리의 리셋 요구가 수신되고 있다.

상기 어느 하나의 조건이 성립했을 때에 +RSBR10_COMP_PRIO_TERM=1이 된다.

도 15에 있어서,

ㆍ2 스트랜드 실행중이고, RSBR10 엔트리의 분기명령의 해제 조건이 갖추어져 있다.

ㆍ+RSBR10_COMP_PRIO_TERM=1이다.

상기 모든 조건이 갖추어졌을 때에 +SET_RSBR10_COMPLETE_PRIORITY=1이 된다.

이 신호는 전술한 +RSBR10_COMPLETE_PRIORITY(우선 신호)의 세트 신호이다. RSBR의 스트랜드를 선택하는 신호인 +RSBR10_COMPLETE_PRIORITY는, +SET_RSBR10_COMPLETE_PRIORITY의 값을 래치(latch)(플립-플롭)에 의해 래칭하고, 출력한 것이다.

도 16은 스트랜드가 1개인 경우의 회로를 나타낸다. 도 16의 신호에서, 상기에서 설명되지 않은 신호의 의미는 이하와 같다.

+ONE_STRAND_MODE: 프로세스 머신 체크 회로로부터의 지시 신호에서 실행 파이프라인이 싱글 스레드 실행하고 있는 것을 나타낸다.

도 16에 있어서,

ㆍ싱글 스레드 실행중이고, RSBR0에 엔트리가 존재하지 않고 있다.

ㆍ싱글 스레드 실행중이고, +RSBR10_COMPLETE_PRIORITY가 이미 1이다.

ㆍRSBR0 엔트리의 리셋 요구가 수신되어 있다.

상기 어느 하나의 조건이 갖추어지고, 또한 RSBR10에 엔트리가 존재하고 있을 때에, 전술한 +SET_RSBR10_COMPLETE_PRIORITY=1이 된다.

이 신호는 +RSBR10_COMPLETE_PRIORITY(우선 신호)의 세트 신호이다. +RSBR10_COMPLETE_PRIORITY는, +SET_RSBR10_COMPLETE_PRIORITY의 값을 래치(플립-플롭)로 래칭하고, 출력한 것이다.

도 17은 스트랜드가 n개인 경우의 RSBR의 구성예를 나타낸 도면이다.

RSBR_COMPLETE_PRIORITY[x:0]은, 어떤 스트랜드의 분기명령을 우선적으로 해제할지를 지시하는 포인터(pointer)이다. x는 2^ (x+1)≥n 에 의해 결정된다. 분기명령을 레저베이션 스테이션으로부터 해제하는 경우에는, 분기명령제어가 완료되어 있고 포인터(pointer)가 지시하는 스트랜드로부터 우선적으로 선택되어 해제된다. 명령 디코더로부터 명령이 투입되면, D 사이클에서 스트랜드 ID가 선택 회로에 제공되고, 스트랜드 ID에 대응한 스트랜드의 엔트리에 명령이 저장된다. 명령 커밋 제어회로로부터, RSBR0∼RSBRn0중 어느 하나에 대해 분기명령제어가 완료했다고 통지된 경우에는, RSBR_COMPLETE_PRIORITY[x:0](선택 신호)에 의해, 선택 회로가 해제하는 스트랜드의 엔트리를 선택하고, 해제된 엔트리를 BR_COMP로서 출력한다. 도 17에서는, 스레드 수를 n개로 하고 있다.

또한, 실행 파이프라인상에서 우선적으로 실행하는 스트랜드가 프로세스 머 신 체크 회로로부터 지시된다. 지시되는 것은 싱글 스레드 실행인지 2 스레드 실행(멀티 스레드 실행)인지, 싱글 스레드 실행인 경우에는 스트랜드0 또는 스트랜드1의 어느쪽을 실행할지이다. 싱글 스레드 실행인지 멀티 스레드 실행인지를 결정하는 것은 프로세스 머신 체크 회로이지만, 고려되는 제어로서는 실행 프로그램으로부터의 지시에 의한 것과, 하드웨어의 고장에 의해 멀티 스레드 실행이 곤란해진 경우 등이 고려된다. 싱글 스레드 실행인지 멀티 스레드 실행인지를 결정하는 요인에 대해서는, 전술하고 있는 요인 이외라도 좋다. 싱글 스레드 실행⇔멀티 스레드 실행의 전환시에는, 실행 파이프라인상의 명령이 일시적으로 클리어되고, 명령페치로부터 재실행이 이루어진다.

또한, 이상에 있어서 스레드 수(스트랜드 수)의 변경이 있는 경우에는 이것을 프로세스 머신 체크 회로가 검출하고, 분기 레저베이션 스테이션, 지연명령 스택, 분기처 어드레스 버퍼에 스트랜드 수를 설정함으로써 동적으로 스레드 수의 변경에 대응할 수 있다.

이상과 같이, 복수 스레드를 동시에 실행할 경우에는 분기 레저베이션 스테이션, 지연명령 스택, 분기처 어드레스 버퍼의 엔트리를 스레드 수로 그룹핑하여, 각각의 스레드에서 독립하여 엔트리를 사용하도록 하고, 단일 스레드의 때는 이들 엔트리를 그룹핑하지 않고 해당 스레드에서 사용하도록 한다. 단일 스레드인 경우와 복수 스레드인 경우에서 엔트리를 적절하게 그룹핑하여 사용하는 것에 의해, 낭비로 미사용이 되고 있는 엔트리의 수를 감소시킴으로써 정보처리장치가 가지고 있는 하드웨어 자원의 유효이용을 행할 수 있다.

Claims

단일의 스레드(thread) 또는 복수의 스레드를 실행가능한 정보처리장치에 있어서,

실행하고 있는 스레드의 수를 검출하는 스레드 수 검출수단과,

실행하고 있는 스레드의 수에 따라 엔트리를 스레드 수 만큼으로 그룹핑(grouping)하고, 각 엔트리 군(群)을 각 스레드에 대응시켜 스레드마다 독립하여 엔트리에 저장되어 있는 분기명령의 처리를 투입된 명령의 순서와 무관하게 행하는 방식인 아웃 오브 오더(out-of-order)로 행하고, 각 스레드 내에서 엔트리의 해제가 투입된 명령의 순서대로 차례로 행하는 방식인 인 오더(in-order)가 되도록 엔트리 군을 선택하여 엔트리의 해제를 행하는 분기 레저베이션 스테이션(branch reservation station) 수단을 구비하는 것을 특징으로 하는 정보처리장치.
제 1 항에 있어서,

상기 분기 레저베이션 스테이션 수단은, 일부분의 엔트리를 사용 불가로 하는 것을 특징으로 하는 정보처리장치.
제 1 항에 있어서,

상기 스레드 수의 변화에 따라, 동적으로 상기 분기 레저베이션 스테이션 수단의 엔트리의 그룹핑을 행하는 것을 특징으로 하는 정보처리장치.
단일의 스레드 또는 복수의 스레드를 실행가능한 정보처리장치에 있어서,

실행하고 있는 스레드의 수를 검출하는 스레드 수 검출수단과,

실행하고 있는 스레드의 수에 따라 엔트리를 스레드 수 만큼으로 그룹핑하고, 각 엔트리 군(群)을 각 스레드에 대응시켜 스레드마다 독립하여 엔트리에 저장되어 있는 분기명령의 처리를 투입된 명령의 순서와 무관하게 행하는 방식인 아웃 오브 오더로 행하고, 각 스레드 내에서 엔트리의 해제가 투입된 명령의 순서대로 차례로 행하는 방식인 인 오더가 되도록 엔트리 군을 선택하여 엔트리의 해제를 행하는 지연명령 스택(delay instruction stack) 수단을 구비하는 것을 특징으로 하는 정보처리장치.
제 4 항에 있어서,

상기 지연명령 스택 수단은, 일부분의 엔트리를 사용 불가로 하는 것을 특징으로 하는 정보처리장치.
제 4 항에 있어서,

상기 스레드 수의 변화에 따라, 동적으로 상기 지연명령 스택 수단의 엔트리의 그룹핑을 행하는 것을 특징으로 하는 정보처리장치.
단일의 스레드 또는 복수의 스레드를 실행가능한 정보처리장치에 있어서,

실행하고 있는 스레드의 수를 검출하는 스레드 수 검출수단과,

실행하고 있는 스레드의 수에 따라 엔트리를 스레드 수 만큼으로 그룹핑하 고, 각 엔트리 군(群)을 각 스레드에 대응시켜 스레드마다 독립하여 분기처 어드레스(branch target address)를 저장하고, 엔트리 군을 선택하여 엔트리의 해제를 행하는 분기처 어드레스 버퍼 수단을 구비하는 것을 특징으로 하는 정보처리장치.
제 7 항에 있어서,

상기 분기처 어드레스 버퍼 수단은, 일부분의 엔트리를 사용 불가로 하는 것을 특징으로 하는 정보처리장치.
제 7 항에 있어서,

상기 스레드 수의 변화에 따라, 동적으로 상기 분기처 어드레스 버퍼 수단의 엔트리의 그룹핑을 행하는 것을 특징으로 하는 정보처리장치.