KR101095397B1 - 소스 드라이버 칩들간의 스큐를 감소시키는 평판 디스플레이 장치 - Google Patents

소스 드라이버 칩들간의 스큐를 감소시키는 평판 디스플레이 장치 Download PDF

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Abstract

소스 드라이버 칩들간의 스큐를 감소시키는 평판 디스플레이 장치가 개시된다. 본 발명의 평판 디스플레이 장치에서는, 각자의 라인 그룹에 해당하는 데이터 라인들을 구동하는 소스 드라이버 블락들을 포함하는 다수개의 소스 드라이버 칩들이 구비된다. 상기 소스 드라이버 칩들은 하나의 라인 프레임에서의 데이터 라인들의 구동완료 후, 구동 동기 신호의 활성화에 응답하여, 다음 라인 프레임에서의 데이터 라인의 구동을 위하여 인에이블된다. 이때, 구동 동기 신호는 중에서 마지막으로 데이터 라인의 구동이 완료되는 소스 드라이버 칩의 리셋신호를 기준으로 대기 시간이 경과한 후에 활성화된다. 상기와 같은 본 발명의 평판 디스플레이 장치에 의하면, 매 라인 프레임마다 각 소스 드라이버 칩들을 동기시킴으로써, 전체적으로 소스 드라이버 칩들 간의 스큐가 현저히 감소된다. 또한, 구동 동기 신호의 활성화가 특정의 소스 드라이버 칩이 아닌 마지막에 구동 완료되는 소스 드라이버 칩을 기준으로 활성화됨으로써, 대기 시간을 최소화하여 전체적인 동작 속도가 향상된다. 그리고, 상기와 같은 본 발명의 평판 디스플레이 장치는 인쇄회로 기판 상에는 배선과 저항만을 배치함으로써, 구현이 가능하다. 그러므로, 본 발명의 평판 디스플레이 장치는 인쇄회로기판의 두께가 현저히 감소되며, 결과적으로 전체적인 부피가 현저히 감소된다.

Description

소스 드라이버 칩들간의 스큐를 감소시키는 평판 디스플레이 장치{FLAT DISPLAY DEVICE FOR REDUCEING THE SKEW IN SOURCE DRIVER CHIPS}
본 발명은 평판 디스플레이 장치에 관한 것으로서, 특히 노이즈 영상 방지 기능을 가지는 평판 디스플레이 장치에 관한 것이다.
디지털 데이터의 입력 화상 데이터를 이용하여 영상을 표시하는 다양한 종류의 평판 표시 장치가 개발되고 있다. 평판 표시장치의 예로는, 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 있다.
이러한 평판 디스플레이 장치는 고품질 영상을 표시하기 위하여, 점점 고해상도화 및 대형화되고 있으며, 이에 따라, 하나의 평판 디스플레이 장치에는 다수개의 소스 드라이빙 칩들을 포함하여 구동된다.
한편, 평판 디스플레이 장치는 '노이즈 영상 방지 기능'을 가지도록 구성되는 것이 일반적이다. 평판 디스플레이 장치에서 '노이즈 영상 방지 기능'이란, 외부의 시스템으로부터 비정상적인 입력 화상 데이터가 수신될 때, 이를 인식하여 입력 화상 데이터가 아닌 미리 약속된 예비 영상을 디스플레이하도록 처리하는 기능을 말한다. 이러한, 노이즈 영상 방지 기능에 의하여, 평판 디스플레이 장치는 비정상적인 입력 화상 데이터에 따른 노이즈 영상이 디스플레이되는 것을 방지할 수 있다. 이때, 양질의 예비 영상을 디스플레이하기 위해서는, 평판 디스플레이 장치의 각 소스 드라이버 칩들 간의동작 타이밍에 대한 스큐가 최소화되는 것이 요구된다.
도 1은 종래의 평판 디스플레이 장치를 나타내는 도면이다. 도 1에는, 설명의 간략화를 위하여, 3개의 소스 드라이버 칩들만이 도시된다. 그러나, 실제의 소스 드라이버 칩들의 수는 4개의 이상으로 확장될 수 있다.
도 1에 평판 디스플레이 장치에서, 비정상적인 입력 화상 데이터가 수신되는 경우, 마스터 발생회로(10)는 기준 신호로 작용하는 마스터 클락(XMAS)을 발생한다. 그리고, 소스 드라이빙 블락들(DRC1~DRC3) 각각에 내장되는 슬레이브 회로(SLC1~3)들은 상기 마스터 클락(XMAS)에 동기되는 슬레이브 클락들(XSL1~XSL3)을 발생하여 각자의 소스 드라이버 회로들(SDC1~SDC3)을 구동한다. 이때, 상기 소스 드라이버 회로들(SDC1~SDC3)은 각자의 상기 슬레이브 클락(XSL1~XSL3)에 따라 미리 결정된 예비 데이터(DPR1~DPR5)에 대응하는 전압으로 데이터 라인(DL)들을 구동하며, 상기 디스플레이 패널(DISPAN)은 약속된 예비 영상을 디스플레이한다.
그런데, 도 1의 평판 디스플레이 장치에서는, 마스터 신호 발생 회로(10)가 상기 소스 드라이버 칩(DRC1~3)이 아닌 인쇄회로기판(PCB) 상에서 오실레이터 칩과 같은 별도의 칩으로 구현된다.
이에 따라, 종래의 평판 디스플레이 장치에서는, 인쇄회로기판의 두께가 증가되며, 결과적으로 전체적인 부피가 증가되는 문제점이 발생된다.
또한, 도 1의 평판 디스플레이 장치에서는, 상기 마스터 발생 회로(10)까지의 배선의 차이 등으로 인하여, 각 소스 드라이버 칩(SDC1~SDC3)들의 사이의 스큐가 크게되는 문제점이 발생된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 노이즈 영상 방지 기능을 가지면서도, 전체적인 부피를 줄일 수 있고, 또한, 각 소스 드라이버 칩들간의 스큐를 감소시키는 평판 디스플레이 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 평판 디스플레이 장치에 관한 것이다. 본 발명의 평판 디스플레이 장치는 복수개의 라인 그룹들로 나누어지는 다수개의 데이터 라인들을 통하여 제공되는 전압에 따른 영상을 디스플레이하는 디스플레이 패널; 상기 복수개의 라인 그룹들에 대응하며, 각각이 구동 동기 신호의 활성화에 응답하여 인에이블되어 자신의 예비 데이터에 따라 자신의 라인 그룹에 포함되는 데이터 라인들을 구동하는 복수개의 소스 드라이버 칩들로서, 각각이 상기 구동 동기신호를 활성화 상태로 제어하되, 각자의 상기 데이터 라인들의 구동 완료에 따라 상기 구동 동기신호의 상기 활성화 상태 제어를 해제하는 상기 복수개의 소스 드라이버 칩들; 및 상기 복수개의 소스 드라이버 칩들 모두에서 상기 구동 동기신호의 활성화 상태제어가 해제됨에 따라, 상기 구동 동기 신호를 비활성화 상태로 제어하는 비활성화 제어유닛을 구비한다.
본 발명의 평판 디스플레이 장치에 의하면, 소스 드라이버 칩들 간의 스큐가 현저히 감소된다. 또한, 대기 시간이 최소화되어 전체적인 동작 속도가 향상된다. 그리고, 인쇄회로기판의 두께가 현저히 감소되며, 결과적으로 전체적인 부피가 현저히 감소된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 평판 디스플레이 장치를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 평판 디스플레이 장치를 나타내는 도면이다.
도 3은 도 2의 소스 드라이버 블락을 구체적으로 나타내는 도면이다.
도 4는 도 2의 리셋 응답 블락들 및 바이어싱 유닛을 자세히 나타내는 도면이다.
도 5는 도 2의 평판 디스플레이 장치에서의 주요신호의 타이밍을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 평판 디스플레이 장치를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 평판 디스플레이 장치는 디스플레이 패널(DISPAN), 복수개의 소스 드라이버 칩들(DRCN1~DRCN3) 및 바이어싱 유닛(UTB)을 구비한다. 도 2에는, 3개의 소스 드라이버 칩들(DRCN1~DRCN3)만이 도시된다. 그러나, 이는 설명의 간략화를 위한 것이며, 본 발명의 평판 디스플레이 장치에서 소스 드라이버 칩들의 수는 2개 또는 4개의 이상으로 확장될 수 있음은 당업자에게는 자명하다.
상기 디스플레이 패널(DISPAN)에는, 복수개의 라인 그룹들(GLN1~GLN3)로 나누어지는 다수개의 데이터 라인(DL)들이 배치된다. 이때, 상기 디스플레이 패널(DISPAN)은 상기 데이터 라인들(DL)을 통하여 제공되는 전압에 따른 영상을 디스플레이한다.
상기 소스 드라이버 칩들(DRCN1~DRCN3)은 상기 복수개의 라인 그룹들(GLN1~GLN3)에 대응되며, 상기 소스 드라이버 칩들(DRCN1~DRCN3) 각각은 구동 동기 신호(XSYN)에 응답하여 공통적으로 인에이블되어서, 자신의 예비 데이터(DPR1~DPR3)에 따라 자신의 라인 그룹(GLN1~GLN3)에 포함되는 데이터 라인들(DL)을 구동한다.
본 실시예에서는, 상기 구동 동기 신호(XSYN)가 "L"에서 "H"로 활성화될 때, 상기 소스 드라이버 칩들(DRCN1~DRCN3)은 모두 인에이블되어 동작한다.
그리고, 상기 소스 드라이버 칩들(DRCN1~DRCN3) 각각은 상기 구동 동기신호(XSYN)를 "H"의 활성화 상태로 제어하되, 각자의 상기 데이터 라인(DL)들의 구동 완료에 따라 상기 구동 동기신호의 상기 "H"로의 활성화 상태 제어를 해제한다.
상기 소스 드라이버 칩들(DRCN1~DRCN3) 각각은 구체적으로 자신의 소스 드라이버 블락(BKSD1~BKSD3)과 리셋 응답 블락(BKRS1~BKRS3)을 구비한다.
상기 소스 드라이버 블락(BKSD1~BKSD3)은 상기 구동 동기 신호(XSYN)에 응답하여 인에이블되어 자신의 상기 예비 데이터(DPR1~DPR3)에 따른 전압으로 자신의 라인 그룹(GLN1~GLN3)에 포함되는 데이터 라인(DL)들을 구동한다. 그리고, 상기 소스 드라이버 블락(BKSD1~BKSD3)은, 각자의 상기 데이터 라인(DL)들의 구동 완료에 따라 "H"로 활성화되는 리셋 신호(RST1~RST3)를 발생한다.
이때, 상기 리셋 신호(RST1~RST3)는 상기 구동 동기 신호(XSYN)의 "L"로의 비활성화로부터의 상기 대기시간(TW)의 경과에 따라 "L"로 비활성화된다.
도 3은 도 2의 소스 드라이버 블락(BKSDi, 1≤i≤3)을 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 소스 드라이버 블락(BKSDi)은 타이밍 컨트롤러(110) 및 소스 드라이버 회로(120)를 구비한다.
상기 타이밍 컨트롤러(110)는 상기 구동 동기 신호(XSYN)의 "H"로의 활성화에 응답하여 인에이블되어 타이밍 신호(XTC) 및 상기 리셋 신호(RSTi)를 발생한다. 이때, 상기 타이밍 신호(XTC)는 일정한 주기로 활성화 천이되며, 상기 리셋신호(RSTi)는 각자의 라인 클락수에 대응하는 상기 타이밍 신호(XTC)의 활성화 천이에 응답하여 "H"로 활성화된다.
상기 타이밍 컨트롤러(110)는 더욱 구체적으로 주기 발생부(111) 및 타이밍 조절부(120)를 구비한다.
상기 주기 발생부(111)는 상기 구동 동기 신호(XSYN)의 "H"로의 활성화에 응답하여 인에이블되며, 일정한 주기의 클락을 제공하는 주기신호(XOSC)를 발생한다.
그리고, 상기 타이밍 조절부(120)는 상기 주기 신호(XOSC)에 따라 상기 타이밍 신호(XTC) 및 상기 리셋 신호(RSTi)를 발생한다. 이때, 상기 타이밍 신호(XTC)는 상기 주기 신호(XOSC)에 대하여 타이밍이 조절되는 신호이다. 그리고, 상기 리셋 신호(RSTi)는 각자의 상기 라인 클락수에 대응하는 상기 주기 신호(XOSC)의 클락의 발생에 응답하여 "H"로 활성화된다.
다시 도 2를 참조하면, 상기 리셋 응답 블락들(BKRS1~BKRS3) 각각은 상기 구동 동기신호(XSYN)를 "H"의 활성화 상태로 제어하되, 상기 리셋 신호(RST1~RST3)의 "H"의 활성화에 응답하여 상기 구동 동기신호(XSYN)의 상기 활성화 상태 제어를 해제한다.
그리고, 상기 바이어싱 유닛(UTB)은 상기 구동 동기 신호(XSYN)를 접지전압(VSS)의 비활성화 상태로 제어한다.
다시 기술하면, 상기 구동 동기 신호(XSYN)는 상기 리셋 신호들(RST1~RST3)에 와이어드 오어(wired OR) 타입으로, 활성화 상태를 유지한다. 즉, 상기 구동 동기 신호(XSYN)는 상기 복수개의 소스 드라이버 칩(DRCN1~DRCN3)들 모두에서 활성화 상태 제어가 해제됨에 따라, 상기 바이어싱 유닛(UTB)에 의하여 "L"의 비활성화 상태로 제어된다.
도 4는 도 2의 리셋 응답 블락들(BKRS1~BKRS3) 및 바이어싱 유닛(UTB)을 자세히 나타내는 도면이다.
도 4를 참조하면, 상기 복수개의 소스 드라이빙 칩들(DRCN1~DRCN3) 각각의 상기 리셋 응답 블락(BKRS1~BKRS3)은 각자의 리셋 트랜지스터(TR1~TR3)를 구비한다. 상기 리셋 트랜지스터(TR1~TR3)는 전원전압(VDD)과 상기 구동 동기 신호(XSYN) 사이에 형성되며, 자신의 상기 리셋신호(RST1~RST3)에 게이팅된다.
그리고, 상기 비활성화 제어유닛(UTB)은 접지전압(VSS)과 상기 구동 동기 신호(XSYN) 사이에 형성되는 바이어싱 저항(RB)을 구비한다.
본 명세서에서, 상기 전원전압(VDD) 및 상기 접지전압(VSS)은 각각 '제1 전원' 및 '제2 전원'으로 불릴 수 있다.
한편, 본 명세서에서, 상기 '라인 클락수'는 각 소스 드라이버 칩들 자신에 대응하는 라인 그룹(GLN1~GLN3)에 포함되는 데이터 라인(DL)들의 수에 해당한다. 그리고, '라인 클락수에 대응하는 데이터 라인(DL)의 구동 완료'는 디스플레이 패널(DISPAN)에서 하나의 행에 해당하는 픽셀들(미도시)을 구동하는 데이터 라인(DL) 즉, 하나의 '라인 프레임'의 데이터 라인(DL)들이 모두 구동됨을 의미한다.
도 5는 도 2의 평판 디스플레이 장치에서의 주요신호의 타이밍을 나타내는 도면이다.
도 5를 도 2 내지 도 4와 함께 참조하면, 상기 구동 동기 신호(XSYN)가 "H"로 활성화되는 시점(t11, t21, t31)에서, 상기 소스 드라이버 칩들(DRCN1~DRCN3)의 소스 드라이버 블락들(BKSD1~BKSD3)이 인에이블되어 각자의 라인 그룹(GLN1~GLN3)의 데이터 라인들(DL)을 구동한다. 이때, 상기 리셋 신호들(RST1~RST3)은 "L"로 비활성화된다.
그리고, 상기 소스 드라이버 칩들(DRCN1~DRCN3) 각자의 상기 데이터 라인들(DL)의 구동 완료에 따라 상기 리셋 신호들(RST1~RST3) 모두가 활성화되면, 상기 구동 동기 신호(XSYN)가 "L"로 비활성화된다. 즉, 상기 구동 동기 신호(XSYN)는 상기 리셋 신호들(RST1~RST3) 중에서 가장 나중에 "H"로 활성화되는 신호에 응답하여 "L"로 비활성화된다.
도 5에서, 첫번째 라인 프레임(P1)에서는 맨 왼쪽의 소스 드라이버 칩(DRCN1)에서 제공되는 리셋 신호(RST1)가 가장 나중에 활성화된다. 이 경우에는, 맨 왼쪽의 소스 드라이버 칩(DRCN1)에서 제공되는 리셋 신호(RST1)에 응답하여, 상기 구동 동기 신호(XSYN)가 "L"로 비활성화된다(t12).
두번째 라인 프레임(P2)에서는 가운데 소스 드라이버 칩(DRCN2)에서 제공되는 리셋 신호(RST2)가 가장 나중에 활성화된다. 이 경우에는, 가운데 소스 드라이버 칩(DRCN2)에서 제공되는 리셋 신호(RST2)에 응답하여, 상기 구동 동기 신호(XSYN)가 "L"로 비활성화된다(t22).
그리고, 세번째 라인 프레임(P3)에서는 맨 오른쪽의 소스 드라이버 칩(DRCN3)에서 제공되는 리셋 신호(RST3)가 가장 나중에 활성화된다. 이 경우에는, 맨 오른쪽의 소스 드라이버 칩(DRCN3)에서 제공되는 리셋 신호(RST3)에 응답하여, 상기 구동 동기 신호(XSYN)가 "L"로 비활성화된다(t32).
그리고, 상기 소스 드라이버 칩들(DRCN1~DRCN3) 각각은 상기 구동 동기 신호(XSYN)의 비활성화로부터의 대기시간(TW, 도 5 참조)의 경과에 따라 상기 구동 동기 신호(XSYN)를 다시 활성화시킨다.
정리하면, 본 발명의 평판 디스플레이 장치에서는, 각자의 라인 그룹(GLN1~GLN3)에 해당하는 데이터 라인(DL)들을 구동하는 소스 드라이버 블락들(BKSD1~BKSD3)을 포함하는 다수개의 소스 드라이버 칩들(DRCN1~DRCN3)이 구비된다.
상기 소스 드라이버 칩들(DRCN1~DRCN3)은 하나의 라인 프레임에서의 데이터 라인들(DL)의 구동완료 후, 구동 동기 신호(XSYN)의 활성화에 응답하여, 다음 라인 프레임에서의 데이터 라인(DL)의 구동을 위하여 인에이블된다. 이때, 구동 동기 신호(XSYN)는 마지막으로 데이터 라인의 구동이 완료되는 소스 드라이버 칩(DRCN1~DRCN3)의 리셋신호(RST1~RST3)에 응답하여 비활성화되며, 이후 대기 시간(TW)이 경과한 후에 활성화된다. 즉, 구동 동기 신호(XSYN)는 중에서 마지막으로 데이터 라인의 구동이 완료되는 소스 드라이버 칩(DRCN1~DRCN3)의 리셋신호(RST1~RST3)를 기준으로 대기 시간(TW)이 경과한 후에 활성화된다.
상기와 같은 본 발명의 평판 디스플레이 장치에 의하면, 매 라인 프레임마다 각 소스 드라이버 칩들을 동기시킴으로써, 전체적으로 소스 드라이버 칩들 간의 스큐가 현저히 감소된다. 또한, 구동 동기 신호의 활성화가 특정의 소스 드라이버 칩이 아닌 마지막에 구동 완료되는 소스 드라이버 칩을 기준으로 활성화됨으로써, 대기 시간을 최소화하여 전체적인 동작 속도가 향상된다.
그리고, 상기와 같은 본 발명의 평판 디스플레이 장치는 인쇄회로 기판(PCB) 상에는 배선과 저항만을 배치함으로써, 구현이 가능하다. 그러므로, 본 발명의 평판 디스플레이 장치는, 오실레이터 칩과 같은 별도의 칩으로 구현되는 마스터 신호 발생 회로를 포함하는 도 1의 평판 디스플레이 장치에 비하여, 인쇄회로기판의 두께가 현저히 감소되며, 결과적으로 전체적인 부피가 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 평판 디스플레이 장치에 있어서,
    복수개의 라인 그룹들로 나누어지는 다수개의 데이터 라인들을 통하여 제공되는 전압에 따른 영상을 디스플레이하는 디스플레이 패널;
    상기 복수개의 라인 그룹들에 대응하며, 각각이 구동 동기 신호의 활성화에 응답하여 인에이블되어 자신의 예비 데이터에 따라 자신의 라인 그룹에 포함되는 데이터 라인들을 구동하는 복수개의 소스 드라이버 칩들로서, 각각이 상기 구동 동기신호를 활성화 상태로 제어하되, 각자의 상기 데이터 라인들의 구동 완료에 따라 상기 구동 동기신호의 상기 활성화 상태 제어를 해제하는 상기 복수개의 소스 드라이버 칩들; 및
    상기 복수개의 소스 드라이버 칩들 모두에서 상기 구동 동기신호의 활성화 상태제어가 해제됨에 따라, 상기 구동 동기 신호를 비활성화 상태로 제어하는 비활성화 제어유닛을 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  2. 제1 항에 있어서, 상기 복수개의 소스 드라이버 칩들 각각은
    상기 구동 동기 신호의 비활성화로부터의 대기시간의 경과에 따라 상기 구동 동기 신호를 활성화시키는 것을 특징으로 하는 평판 디스플레이 장치.
  3. 제2 항에 있어서, 상기 복수개의 소스 드라이버 칩들 각각은
    상기 구동 동기 신호에 응답하여 인에이블되어 자신의 상기 예비 데이터에 따라 상기 자신의 라인 그룹에 포함되는 데이터 라인들을 구동하며, 리셋 신호를 발생하는 소스 드라이버 블락으로서, 상기 리셋 신호는 각자의 상기 데이터 라인들의 구동 완료에 따라 활성화되며, 상기 구동 동기 신호의 비활성화로부터의 상기 대기시간의 경과에 따라 비활성화되는 상기 소스 드라이버 블락; 및
    상기 구동 동기신호를 활성화 상태로 제어하되, 상기 리셋 신호의 활성화에 응답하여 상기 구동 동기신호의 상기 활성화 상태 제어를 해제하는 리셋 응답 블락을 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  4. 제3 항에 있어서, 상기 소스 드라이버 블락은
    상기 구동 동기 신호의 활성화에 응답하여 인에이블되어 타이밍 신호 및 상기 리셋 신호를 발생하는 타이밍 컨트롤러로서, 상기 타이밍 신호는 일정한 주기로 활성화 천이되며, 상기 리셋신호는 각자의 라인 클락수에 대응하는 상기 타이밍 신호의 활성화 천이에 응답하여 활성화되는 상기 타이밍 컨트롤러; 및
    상기 타이밍 신호에 응답하여, 상기 예비 데이터에 따른 구동 전압으로 자신의 라인 그룹에 포함되는 데이터 라인들을 구동하는 소스 드라이버 회로를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  5. 제4 항에 있어서, 상기 타이밍 컨트롤러는
    상기 구동 동기 신호의 활성화에 응답하여 인에이블되어 일정한 주기의 클락을 제공하는 주기신호를 발생하는 주기 발생부; 및
    상기 주기 신호에 따라 상기 타이밍 신호 및 상기 리셋 신호를 발생하는 타이밍 조절부로서, 상기 타이밍 신호는 상기 주기 신호에 대하여 타이밍이 조절되는 신호이며, 상기 리셋 신호는 각자의 상기 라인 클락수에 대응하는 상기 주기 신호의 클락의 발생에 응답하여 활성화되는 상기 타이밍 조절부를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  6. 제3 항에 있어서, 상기 복수개의 소스 드라이버 칩들 각각의 상기 리셋 응답 블락은
    상기 제1 전원과 상기 구동 동기 신호 사이에 형성되며, 자신의 상기 리셋신호에 게이팅되는 리셋 트랜지스터를 구비하며,
    상기 비활성화 제어유닛은
    상기 제2 전원과 상기 구동 동기 신호 사이에 형성되는 바이어싱 저항을 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
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