KR101095045B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 특히 노광 장치나 노광 조건의 변경 없이 미세한 패턴을 형성할 수 있고, 형상이 균일하지 않은 감광막 패턴이 형성되더라도 미세 패턴 형성시 패턴 단선 등의 불량을 방지할 수 있는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
본 발명의 반도체 소자의 미세패턴 형성방법은, 피식각층 상부에 하드마스크 층을 형성하는 단계; 상기 하드마스크 층의 상부에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 실릴레이션 공정을 수행하여 경화된 감광막 패턴을 형성하는 단계; 상기 경화된 감광막 패턴을 마스크로 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴의 측면에 스페이서를 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 및 상기 스페이서를 마스크로 피식각층을 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 미세패턴 형성방법{METHOD OF FABRICATING FINE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것이다. 보다 상세하게는 반도체 소자에서 선폭이 미세한 패턴을 스페이서를 이용하여 형성하는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
최근 반도체 소자의 미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)은 감소되면서 점점 미세해 지고 있다. 이와 같이 선폭이 미세한 패턴을 형성하기 위해서 리소그래피 공정(Lithography Process)의 발전이 요구된다.
리소그래피 공정이란, 기판 상부에 감광막(photoresist)을 도포하고, 365㎚, 248㎚, 193㎚ 및 153㎚ 등의 파장 길이를 가지는 광원을 이용하여 미세 패턴이 정의된 노광 마스크를 사용하여 감광막에 노광 공정을 수행한 다음, 현 상(development) 공정을 수행하여 미세 패턴을 정의하는 감광막 패턴을 형성하는 공정이다.
이와 같은 리소그래피 공정은 R = k1×λ / NA와 같이 광원의 파장(λ)과 개구수(Numerical Aperture : NA)에 따라 그 해상도(R)가 정해진다. 위 식에서 k1은 공정 상수를 의미하는데, 이는 물리적인 한계를 가지므로 통상적인 방법으로 그 값을 감소시키는 것을 거의 불가능하며, 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 감광막 물질을 새로 개발해야 하므로, 단파장 이하의 선폭을 갖는 미세 패턴을 형성하는 것이 어렵다.
따라서 노광 장치의 공정 능력을 고려한 패턴을 이중으로 중첩시킴으로써 노광 장치나 노광 조건의 변경 없이 미세한 패턴이 형성될 수 있도록 하는 더블 패터닝 공정(Double Patterning Technology; 이하 'DPT'라 한다)이 개발되었다. 나아가 이 더블 패터닝 공정과 유사하나 이중 노광이나 이중 패터닝이 필요 없는 스페이서 패터닝 공정(Spacer Patterning Technology; 이하 ‘SPT'라 한다)이 개발되어 연구되고 있는 실정이다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 노광 장치나 노광 조건의 변경 없이 미세한 패턴을 형성할 수 있고, 형상이 균일하지 않은 감광막 패턴이 형성되더라도 미세 패턴 형성시 패턴 단선 등의 불량을 방지할 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 피식각층 상부에 하드마스크 층을 형성하는 단계; 상기 하드마스크 층의 상부에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 실릴레이션 공정을 수행하여 경화된 감광막 패턴을 형성하는 단계; 상기 경화된 감광막 패턴을 마스크로 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴의 측면에 스페이서를 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 및 상기 스페이서를 마스크로 피식각층을 식각하는 단계를 포함하여, 형상이 균일하지 않은 감광막 패턴이 형성되더라도 미세 패턴 형성시 패턴 단선 등의 불량을 방지할 수 있는 것을 특징으로 한다.
나아가 상기 실릴레이션 공정은, 상기 감광막 패턴의 표면에 사메틸디실라잔(hexa methyl disilazane; HMDS), 트리메틸실릴디메틸아민(trimethyl silyl dimethyl amine; TMSDMA), 트리메틸실릴디에틸아민(trimethyl silyl diethyl amine; TMSDEA), 테트라메틸디실라잔(tetramethyl disilazane; TMDS) 또는 디메틸실릴에틸아민(dimethylsilylethylamine; DMSDMA) 중 하나 이상의 실릴화제를 코팅 하는 단계를 포함하는 것이 바람직하다.
또한 상기 스페이서를 형성하는 단계는, 상기 하드마스크 패턴이 형성된 반도체 기판의 전면에 스페이서 물질을 증착하는 단계; 및 상기 스페이서 물질을 에치백으로 제거하는 단계를 포함하여, 상기 하드마스크 패턴의 측면에 스페이서를 잔류시키는 것을 특징으로 한다.
아울러, 상기 스페이서는 산화막을 포함할 수 있고, 상기 하드마스크층은 실리콘 산화질화막(SiON)을 포함하는 것이 바람직하며, 상기 피식각층은 실리콘 기판, 제 1 하드마스크층, 제 2 하드마스크층을 포함하는 것을 특징으로 한다.
이 때 상기 제 1 하드마스크층은 TEOS(Tetra-ethyl-ortho-silicate) 산화막을 포함하고, 상기 제 2 하드마스크층은 비정질 탄소(amorphous Carbon)를 포함하는 것이 바람직하다.
본 발명의 반도체 소자의 미세패턴 형성방법은 노광 장치나 노광 조건의 변경 없이 미세한 패턴을 형성할 수 있고, 형상이 균일하지 않은 감광막 패턴이 형성되더라도 미세 패턴 형성시 패턴 단선 등의 불량을 방지할 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명에 따르는 반도체 소자의 미세패턴과 그 형성방법 을 도시한 도면이다.
먼저 이상적인 SPT 공정을 도시한 도 1을 참조하면, 도 1의 (a)에 도시된 바와 같이 실리콘 기판(10)의 상부에 제 1 하드마스크층(20) 및 제 2 하드마스크층(30)이 적층된다. 여기서 제 1 하드마스크층(20)은 TEOS(Tetra-ethyl-ortho-silicate) 산화막을 포함하고, 제 2 하드마스크층(30)은 비정질 탄소(amorphous Carbon)를 포함하는 것이 바람직하다. 그리고 제 2 하드마스크층(30)의 상부에 실리콘 산화질화막(40; SiON)과 반사방지막(50)이 순차적으로 적층되며, 이 때 실리콘 산화질화막(40) 또한 하드마스크 역할을 한다. 반사방지막(50)의 상부에는 감광막 패턴(60)이 형성된다.
이후 도 1의 (b)에 도시된 바와 같이, 감광막 패턴(60)을 마스크로 반사방지막(50) 및 실리콘 산화질화막(40)을 식각하여 실리콘 산화질화막 패턴(45)을 형성한 후, 감광막 패턴(60)과 반사방지막(50)을 제거한다. 그리고 실리콘 산화질화막 패턴(45)이 형성된 제 2 하드마스크층(30)의 상부에 산화막(미도시)을 증착한 후, 에치백(etch back)으로 제거하면서 실리콘 산화질화막 패턴(45)의 측벽에 산화막 재질의 스페이서(70; spacer)를 형성한다.
그리고 도 1의 (c)에 도시된 바와 같이 실리콘 산화질화막 패턴(45)을 제거하면 스페이서(70)만 잔류하게 되며, 이 때 스페이서(70)들의 선폭은 감광막 패턴(60)이나 실리콘 산화질화막 패턴(45)의 선폭보다 1/2 감소된 미세 패턴이 된다. 이후 스페이서(70)를 마스크로 제 2 및 제 1 하드마스크 패턴(20, 30)을 차례로 식각하여 원하는 미세패턴을 형성한다.
그런데 반사방지막(50) 상부에 감광막 패턴(60) 형성시 도 1과 같이 감광막 패턴(60)의 형상이 정상적으로 형성되지 않는 경우가 있다. 예컨대 감광막 패턴(60)이 수직 방향으로 균일하지 않고 경사지게 형성되는 경우에는, 감광막 패턴(60)뿐만 아니라 실리콘 산화질화막 패턴(45)도 균일하지 않게 형성되고, 이 결과 스페이스(70)도 단선 불량 등의 문제가 발생한다.
구체적으로, 도 2의 (a)를 참조하면 반사방지막(50) 상부의 감광막 패턴(60) 중 일부가 수직 방향으로 균일하지 않고 경사지게 형성되어 있다도 2의 (a)에서 좌측 감광막 패턴. 이 경우 경사진 감광막 패턴(60)을 마스크로 반사방지막(50)과 실리콘 산화질화막(40)을 식각하면, 도 2의 (b)에 도시된 바와 같이 경사진 감광막 패턴(60)의 영향으로 실리콘 산화질화막(40) 또한 수직 방향으로 균일하지 않고 경사지게 형성된다.
이후 경사진 실리콘 산화질화막(40)의 측면에 산화막 재질의 스페이서(70)를 형성하면, 경사진 실리콘 산화질화막(40)의 상부까지 스페이서(70) 물질이 형성된다. 그리고 스페이서(70)만을 잔류시키기 위하여 실리콘 산화질화막(40)을 제거할 때, 도 2의 (c)에 도시된 바와 같이 경사진 실리콘 산화질화막(40)의 상부에 형성되어 있던 스페이서(70)가 함께 제거되어, 원하는 스페이서(70) 패턴이 형성되지 않게 되는 불량이 발생한다도 2의 (c) 중 좌측에서 두 번째 점선으로 도시된 스페이서.
도 3은 감광막 패턴(60)이 정상적으로 형성된 경우의 사진과 경사지게 형성된 경우의 사진이다. 도 3의 (a)와 같이 감광막 패턴(60)이 수직 방향으로 균일하 게 형성된 경우에는 도 1과 같이 스페이서도 정상적으로 형성될 수 있다. 그러나 도 3의 (b)와 같이 감광막 패턴(60)이 수직 방향으로 균일하지 않고 경사지게 형성된 경우에는 도 2와 같이 스페이서도 정상적으로 형성되지 않고 불량이 발생하게 된다.
도 4는 도 2와 같은 스페이서 형성 공정의 불량이 발생하는 것을 방지할 수 있는 실시예를 도시한다. 도 4의 (a)를 참조하면 반사방지막(50)의 상부에 감광막 패턴(60)이 형성되는데, 좌측에 위치한 감광막 패턴(60)은 수직 방향으로 균일하지 않고 경사지게 형성된다.
이후 도 4의 (b)를 참조하면, 감광막 패턴(60)에 실릴레이션(Silylation) 공정을 수행하여 경화된 감광막 패턴(65)을 형성한다. 실릴레이션 공정이란 감광막 패턴(60)에 실리콘(Si)을 주입하여, 감광막 패턴(60)의 표면에 실릴레이션 막을 형성함으로써 감광막 패턴(60)을 경화시키는 공정이다. 이 실릴레이션 공정을 구체적으로 설명하면 다음과 같다.
감광막 패턴(60)의 표면에 헥사메틸디실라잔(hexa methyl disilazane; HMDS), 트리메틸실릴디메틸아민(trimethyl silyl dimethyl amine; TMSDMA), 트리메틸실릴디에틸아민(trimethyl silyl diethyl amine; TMSDEA), 테트라메틸디실라잔(tetramethyl disilazane; TMDS) 또는 디메틸실릴에틸아민(dimethylsilylethylamine; DMSDMA) 등의 실릴화제를 코팅한다. 그러면 아래 화학식 1(화학식 1은 위 실릴화제 중 테트라메틸디실라잔을 적용한 화학식이다)에 도시한 바와 같이 실릴화제의 실리콘(Si) 성분이 감광막 패턴(60)의 표면에 침투하면 서, 감광막의 -OH 기와 실릴화제의 Si 그룹이 반응하여 Si-O 결합이 형성되고, 감광막 패턴(60)의 표면에 실릴레이션 막이 형성된다. 이 공정은 상온, 상압 하에서 수행 가능하며, 감광막 패턴(60)의 표면에 실릴레이션 막이 형성된 것을 경화된 감광막 패턴(65)이라고 지칭한다.
Figure 112009047157940-pat00001
이와 같이 반사방지막(50) 상부의 감광막 패턴(60)을 경화시켜 경화된 감광막 패턴(65)을 형성하면, 경화된 감광막 패턴(65)이 수직 방향으로 균일하지 않고 경사면이 형성되어 있더라도, 반사방지막(50) 및 실리콘 산화질화막(40)은 수직 방향으로 균일하게 식각된다.
이는, 경화되지 않은 감광막 패턴(60)을 마스크로 반사방지막(50) 및 실리콘 산화질화막(40)을 식각하는 과정에서는 감광막 패턴(60)도 함께 식각되지만, 경화된 감광막 패턴(65)을 마스크로 반사방지막(50) 및 실리콘 산화질화막(40)을 식각하는 과정에서는 경화된 감광막 패턴(65)의 레지스트 손실이 감소하기 때문이다. 따라서 경화된 감광막 패턴(65)이 경사지게 형성되더라도, 그 하부의 반사방지막(50) 및 실리콘 산화질화막(40)을 수직 방향으로 균일하게 식각할 수 있게 된다.
이후 도 4의 (c)에 도시된 바와 같이 수직 방향으로 균일하게 형성된 실리콘 산화질화막 패턴(45)에 산화막(미도시)을 형성한 후, 에치백(etch back)으로 제거하면서 실리콘 산화질화막 패턴(45)의 측벽에 산화막 재질의 스페이서(70; spacer)를 형성한다. 이 때 감광막 패턴(60)의 수직 방향 균일 여부와 관계없이 실리콘 산화질화막 패턴(45)은 수직 방향으로 균일하게 형성되기 때문에, 도 4의 (d)와 같이 불량 없이 실리콘 산화질화막 패턴(45)의 선폭보다 1/2 감소된 미세 패턴의 스페이서(70)가 형성될 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따르는 반도체 소자의 미세패턴 형성방법은 노광 장치나 노광 조건의 변경 없이 미세한 패턴을 형성할 수 있고, 형상이 균일하지 않은 감광막 패턴이 형성되더라도 미세 패턴 형성시 패턴 단선 등의 불량을 방지할 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1 내지 도 4는 본 발명에 따르는 반도체 소자의 미세패턴과 그 형성방법을 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 20 : 제 1 하드마스크 층
30 : 제 2 하드마스크 층 40 : 실리콘 산화질화막
45 : 실리콘 산화질화막 패턴 50 : 반사방지막
60 : 감광막 패턴 65 : 경화된 감광막 패턴
70 : 스페이서

Claims (8)

  1. 피식각층 상부에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층의 상부에 감광막을 도포하는 단계;
    상기 감광막에 노광 공정 및 현상 공정을 수행하여 경사면을 포함하는 감광막 패턴을 형성하는 단계;
    상기 경사면을 포함하는 감광막 패턴에 실릴레이션 공정을 수행하여 경화된 감광막 패턴을 형성하는 단계;
    상기 경화된 감광막 패턴을 마스크로 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴의 측면에 스페이서를 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계; 및
    상기 스페이서를 마스크로 피식각층을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 실릴레이션 공정은,
    상기 감광막 패턴의 표면에 사메틸디실라잔(hexa methyl disilazane; HMDS), 트리메틸실릴디메틸아민(trimethyl silyl dimethyl amine; TMSDMA), 트리메틸실릴디에틸아민(trimethyl silyl diethyl amine; TMSDEA), 테트라메틸디실라잔(tetramethyl disilazane; TMDS) 또는 디메틸실릴에틸아민(dimethylsilylethylamine; DMSDMA) 중 하나 이상의 실릴화제를 코팅하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 하드마스크 패턴이 형성된 반도체 기판의 전면에 스페이서 물질을 증착하는 단계; 및
    상기 스페이서 물질을 에치백으로 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 3에 있어서,
    상기 스페이서는 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 하드마스크층은,
    실리콘 산화질화막(SiON)을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 피식각층은,
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 제 1 하드마스크층은 TEOS(Tetra-ethyl-ortho-silicate) 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 제 2 하드마스크층은 비정질 탄소(amorphous Carbon)를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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