KR101092263B1 - 통신장치에 대한 이득 제어 - Google Patents

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Abstract

이득 제어를 위한 시스템 및 기술은, 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기를 이용하여 신호를 증폭하는 것으로서, 신호는 파라미터의 값들 중 제 1 값에서 증폭되는, 신호를 증폭하는 것; 및 파라미터의 값들 중 제 1 값의 함수로서 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하고, 또한 조정된 이득 제어 신호를 증폭기에 인가함으로써, 파라미터의 값들 중 제 2 값에 대해 증폭기의 이득 곡선에 관한 소정의 이득 곡선으로부터 증폭된 신호의 이득을 제어하는 것을 포함한다. 이 요약은, 연구자나 다른 독자가 기술적 개시의 대상을 신속하게 파악하는 것을 허용하는 요약을 요구하는 규칙에 따라 제공된 것이다.
Figure R1020047013607
주파수 보상, 온도 보상, 이득 제어, 가변 이득

Description

통신장치에 대한 이득 제어{GAIN CONTROL FOR COMMUNICATIONS DEVICE}
배경기술
기술분야
본 발명은 통신 시스템에 관한 것이고, 보다 상세하게는 통신 장치의 이득을 제어하기 위한 시스템 및 기술에 관한 것이다.
배경기술
일반적으로, 통신 시스템은 2 개 이상의 통신 장치들 사이의 정보 교환을 지원한다. 통상적으로, 이들 통신 장치는, 통신 매체와 인터페이스하는 아날로그 프론트엔드, 및 정보를 조작하는 디지털 프로세서를 포함한다. 통신 장치의 타입에 종속하여, 아날로그 프론트엔드는, 송신기, 수신기, 또는 송신기와 수신기로 설계될 수도 있다. 송신기의 기능은, 자유 공간으로의 송신을 위해 신호를 변조, 업컨버팅 및 증폭하는 것이다. 수신기의 기능은, 디지털 프로세서에 의해 표시되거나 이용될 수 있도록, 잡음 및 간섭이 존재하는 신호를 검출하고, 이 검출된 신호에 대해 증폭, 다운컨버팅, 및 복조를 제공하는 것이다.
통상적으로, 수신기는, 본 발명이 속하는 기술분야에서 자동 이득 제어 (Automatic Gain Control: AGC) 로서 알려져 있는 이득 제어를 포함한다. 수신기에서의 AGC 기능의 일 목적은, 신호 입력 변화의 범위에 걸쳐 일정한 출력 전력을 유지하는 것이다. 통상적으로, 이는, 수신기로부터의 출력 전력을 평균화하고, 이 평균값을 수신기의 이득 제어로 피드백하는 AGC 로 달성된다.
또한, 모바일 무선 애플리케이션에 있어서, 기지국 근처의 모바일 이용자가, 기지국으로부터 멀리 떨어져 있는 모바일 이용자를 전파 방해 (jamming) 하는 것을 방지하기 위해서, 모바일 송신기에 AGC 기능이 채택될 수도 있다. 평균 수신기 출력 전력을 피드백하여, 수신기와 보조를 맞추어 송신기의 이득을 제어함으로써, 모바일에서 이 AGC 기능이 수행된다. 따라서, 모바일이 수신 전력을 증가시키는 기지국에 보다 근접하게 이동하는 경우, AGC 는 수신기 및 송신기의 이득을 비례적으로 감소시킨다. 이로 의해, 모바일 이용자가 기지국에 접근할수록, 그에 따라 모바일 송신기의 전력을 낮출 수 있게 된다. 이러한 전력 제어 기술은 종종 개방 루프 제어로 언급된다.
수신기 및 송신기의 비선형 이득 특성은, AGC 가 최적으로 동작하는 것을 방해할 수도 있다. 따라서, 수신기 및 송신기에서의 이들 비선형성을 보상하는 방법으로서 AGC 에 종종 선형화기가 이용된다. 선형화기는 임의의 방식으로 구현될 수 있다. 하나의 공통적인 기술은, 메모리에 저장된 "룩업" 테이블을 이용하여, 평균 수신기 전력을, 수신기 또는 송신기의 비선형 이득 특성을 보상하는 이득 제어 신호로 변환하는 것을 수반한다. "룩업" 테이블의 콘텐츠는 교정 절차 중에 결정된다. 일반적으로, 교정 절차는, 수신기에 대한 입력 전력이 상이한 주파수 및 온도 변화에 대한 특정 동작 범위에 걸쳐 스위프 (sweep) 함에 따라, 폐쇄된 AGC 루프를 이용하여 수신기로부터 출력되는 평균 전력을 추적하는 것을 수반한다.
통신 장치의 상업적 생존성 (commercial viability) 을 유지하기 위해서, 제조자는 종종 노동 자원에 대한 요구를 감소시키는 단순 교정 절차를 위해 노력한다. 유감스럽게도, 이러한 절차는, 종종 AGC 의 정밀도 요건을 충족시키는 절대적인 최소수의 동작 주파수 및 온도에 걸쳐 수행되는 교정 절차를 지시한다. 비교적 단순 교정 절차에 대한 잠재적인 결점이 멀티미디어 통신 장치의 시장 도입에 따라 보다 현저해진다. 예로서, 종래의 음성 장비 및 신규 데이터 서비스 모두를 지원하는 멀티미디어 통신 장치는 각자 별도의 교정 절차를 필요로 할 수도 있다. 따라서, 상이한 동작 주파수 및 온도를 지원할 수 있을 뿐만 아니라, 멀티미디어 동작 모드도 지원할 수 있는 단순 교정 절차로 지원될 수 있는 통신 장치가 필요하다.
발명의 개요
본 발명의 일 양태에 있어서, 이득 제어 방법은, 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기를 이용하여 신호를 증폭하는 단계로서, 신호는 파라미터의 값들 중 제 1 값에서 증폭되는, 신호 증폭 단계; 및 파라미터의 값들 중 제 1 값의 함수로서 소정의 이득 곡선 상의 일 지점 (a point) 에 대응하는 이득 제어 신호를 조정하고, 또한 조정된 이득 제어 신호를 증폭기에 인가함으로써, 파라미터의 값들 중 제 2 값에 대해 증폭기의 이득 곡선에 관한 소정의 이득 곡선으로부터 증폭된 신호의 이득을 제어하는 단계를 포함한다.
본 발명의 또다른 양태에 있어서, 본 발명에 따른 장치는, 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기; 및 파라미터의 값들 중 제 2 값의 함수로서 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하고, 또한 조정된 이득 제어 신호를 증폭기에 인가함으로써, 파라미터의 값들 중 제 1 값에 대해 증폭기의 이득 곡선에 관한 소정의 이득 곡선으로부터 증폭기의 이득을 제어하도록 구성된 이득 제어부를 포함한다.
본 발명의 또다른 양태에 있어서, 컴퓨터 판독가능 매체는, 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기의 이득을 제어하는 방법을 수록하는데, 이득 제어 방법은, 파라미터의 값들 중 제 1 값에 대해 증폭기의 이득 곡선에 관한 소정의 이득 곡선을 저장하는 단계; 파라미터의 값들 중 제 2 값의 함수로서 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하는 단계; 및 조정된 이득 제어 신호를 증폭기에 인가하는 단계를 포함한다.
본 발명의 추가적인 양태에 있어서, 본 발명에 따른 장치는, 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖고, 신호를 증폭하기 위한 증폭기 수단; 및 파라미터의 값들 중 제 2 값의 함수로서 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하고, 또한 조정된 이득 제어 신호를 증폭기 수단에 인가함으로써, 파라미터의 값들 중 제 1 값에 대해 증폭기 수단의 이득 곡선에 관한 소정의 이득 곡선으로부터 증폭기 수단의 이득을 제어하기 위한 이득 제어 수단을 포함한다.
본 발명의 추가적인 양태에 있어서, 본 발명에 따른 장치는, 수신기 파라미터의 값에 종속하는 복수의 수신기 이득 곡선들 중 하나의 수신기 이득 곡선으로 표현된 이득을 갖는 수신기; 송신기 파라미터의 값에 종속하는 복수의 송신기 이득 곡선들 중 하나의 송신기 이득 곡선으로 표현된 이득을 갖는 송신기; 및 이득 제어부를 포함하고, 이득 제어부는, 수신기 파라미터의 값들 중 제 2 값의 함수로서 소정의 수신기 이득 곡선 상의 일 지점에 대응하는 수신기 이득 제어 신호를 조정하고, 또한 조정된 수신기 이득 제어 신호를 수신기에 인가함으로써, 수신기 파라미터의 값들 중 제 1 값에 대해 수신기의 수신기 이득 곡선에 관한 소정의 수신기 이득 곡선으로부터 수신기의 이득을 제어하도록 구성되고, 또한 송신기 파라미터의 값들 중 제 2 값의 함수로서 소정의 송신기 이득 곡선 상의 일 지점에 대응하는 송신기 이득 제어 신호를 조정하고, 조정된 송신기 이득 제어 신호를 송신기에 인가함으로써, 송신기 파라미터의 값들 중 제 1 값에 대해 송신기의 송신기 이득 곡선에 관한 소정의 송신기 이득 곡선으로부터 송신기의 이득을 제어하도록 구성된다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 본 발명의 다른 양태가, 본 발명의 대표적인 실시형태만을 나타내며 설명하는 다음의 상세한 설명으로부터 명백해진다는 것을 이해할 것이다. 실현되는 바와 같이, 본 발명은 다른 및 상이한 실시형태일 수 있고, 그 다수의 상세는 본 발명의 범위를 벗어나지 않으면서 각종 형태로 변형가능하다. 따라서, 도면 및 상세한 설명은 제한이 아니라 예시로서 간주되어야 한다.
도면의 간단한 설명
본 발명의 양태는, 동일한 참조부호가 유사한 구성요소를 언급하는 첨부 도면으로, 제한으로서가 아니라 예시로서 예시되어 있다.
도 1 은 이득 제어를 이용하는 대표적인 아날로그 프론트엔드의 기능 블록도이다.
도 2 는 다수의 선형화기를 이용하는 대표적인 이득 제어의 기능 블록도이다.
도 3 은 대표적인 아날로그 프론트엔드에서의 증폭기의 비선형 이득 특성과 이들 증폭기의 비선형성을 보상하기 위한 대표적인 소정의 이득 곡선의 그래픽 도면이다.
도 4 는 도 2 의 이득 제어에 이용하기 위한 대표적인 선형화기의 기능 블록도이다.
도 5 는 도 4 의 선형화기에 이용하기 위한 대표적인 코어 선형화기의 기능 블록도이다.
도 6 은 종래의 음성 장비와 함께 HDR 통신 장비를 채택하는 멀티미디어 애플리케이션에 대한 대표적인 아날로그 프론트엔드의 기능 블록도이다.
상세한 설명
이하, 첨부 도면과 관련하여 설명되는 상세한 설명은 본 발명의 대표적인 실시형태를 설명하기 위한 것으로 의도되고, 본 발명이 실시될 수 있는 유일한 실시형태를 나타내는 것으로 의도되지 않는다. 상세한 설명 전반에 걸쳐 이용되는 "대표적인" 은, "실시예, 실례 또는 예시의 역할을 하는 것" 을 의미하고, 반드시 다른 실시형태에 비해 바람직하거나 유리한 것으로 해석되어서는 안 된다. 상세한 설명은 본 발명의 완전한 이해를 제공하기 위한 특정 상세를 포함한다. 그러나, 본 발명이 이러한 특정 상세 없이 실시될 수도 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다. 몇몇 경우에, 본 발명의 개념을 모호하게 하는 것을 회피하기 위해서, 잘 알려진 구조 및 장치가 블록도 형태로 도시된다.
통신 장치의 대표적인 실시형태에 있어서, 증폭기의 비선형 특성을 보상하는 소정의 이득 곡선은, 고정된 동작 주파수 및 온도에서 교정 절차를 통해 계산될 수 있다. 그런 다음, 소정의 이득 곡선은, 동작 주파수 및 온도의 함수로서 증폭기의 출력 전력에 관한 소정의 이득 곡선 상의 일 지점을 조정함으로써 증폭기에 대한 이득 제어 신호를 계산하는데 이용될 수 있다. 증폭기는 독립형 증폭기일 수도 있고, 또는 대안적으로 수신기 또는 송신기로 구성되는 하나 이상의 증폭기일 수 있다. 또한, 이러한 개념은, 증폭기의 출력 전력에 관한 소정의 곡선 상의 일 지점이 동작 모드에 따라 조정되는 멀티미디어 장치를 지원하도록 확장될 수 있다.
이들 이득 제어 기술의 각종 양태는 CDMA 통신 시스템의 환경에서 설명되지만, 이들 이득 제어 기술이 각종 다른 통신 환경의 이용에도 적합하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 따라서, CDMA 통신 시스템에 대한 임의의 참조는 본 발명의 진보적인 양태를 예시하기 위한 것이고, 이러한 진보적인 양태는 광범위한 애플리케이션을 갖는다고 이해된다.
CDMA 는 확산 스펙트럼 통신에 기초한 변조 및 다중 접속 방식이다. CDMA 통신 시스템에 있어서, 다수의 신호가 동일한 주파수 스펙트럼을 공유하고, 그 결과 이용자 용량에서의 증가를 제공한다. 이는, 반송파를 변조하고, 그에 따라 신호 파형의 스펙트럼을 확산시키는 상이한 의사 잡음 (Pseudo-random Noise: PN) 코드를 갖는 각각의 신호를 송신함으로써 달성된다. 송신 신호는, 대응하는 PN 코드를 이용하여 원하는 신호의 스펙트럼을 역확산시키는 상관기에 의해 수신기에서 분리된다. 일치하지 않는 PN 코드를 갖는 원하지 않는 신호는, 대역폭으로 역확산되지 않고, 단지 잡음에만 기여한다.
도 1 은 모바일 CDMA 통신 장치와 같은 가입자국에서 이용하기 위한 대표적인 아날로그 프론트엔드의 기능 블록도이다. 대안적으로, 아날로그 프론트엔드는 기지국에서 이용될 수 있다. 아날로그 프론트엔드는 송신 모드 또는 수신 모드 중 어느 하나로 동작할 수 있다. 송신 모드에 있어서, 송신기 (102) 는, 기지국 (도시되지 않음) 에 대한 역방향 링크 송신을 위해 듀플렉서 (106) 를 통해 안테나 (104) 에 연결될 수 있다. 역방향 링크는 가입자국으로부터 기지국으로의 송신을 언급한다. 수신 모드에 있어서, 듀플렉서 (106) 는 안테나 (104) 에 의해 수집된 순방향 링크 송신을 수신기 (108) 로 지향시킨다. 순방향 링크는 기지국으로부터 가입자국으로의 송신을 언급한다. 듀플렉서 (106) 의 위치는 본 발명이 속하는 기술분야에서 잘 알려진 수단에 의해 제어될 수 있다. 수신기의 출력은, AGC (109) 를 통해 송신기 및 수신기 이득을 제어하도록 피드백된다. 개시된 대표적인 실시형태에 있어서, AGC (109) 는 온도 및 주파수 변화에 응답한다. 멀티미디어 애플리케이션에 있어서, AGC (109) 는 음성 또는 데이터 애플리케이션과 같이 상이한 동작 모드를 지원하도록 적응될 수 있다. 예시를 위해, AGC 기술이 역방향 링크와 관련하여 설명되지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 바와 같이, 이들 AGC 기술은 순방향 링크에도 동일하게 적용될 수 있다.
개시된 대표적인 실시형태에 있어서, 수신기 (108) 는 헤테로다인 복소 (I-Q) 아키텍처에 기초할 수 있다. 설명의 용이함을 위해, 대표적인 수신기 (108) 가 개별 I (동상) 및 Q (직교) 채널에 관계없이 기능적으로 도시되어 있다. 이중 저잡음 증폭기 (112A 및 112B ; LNA) 와 함께 가변 이득 RF 감쇠기 (110) 는, 수신기 (108) 전체에 걸쳐 양호한 이득 분포를 제공하는데 이용될 수 있다. 수신기의 적어도 하나의 실시형태에 있어서, LNA 는 바이패스 능력을 갖출 수 있다. LNA (112A) 와 LNA (112B) 사이에 이미지 제거 필터 (114) 가 위치되어, 이미지 잡음을 제거할 수 있다. AGC (109) 의 출력에서 디지털-아날로그 변환기 (DAC ; 116) 가 이용되어, 가변 이득 RF 감쇠기 (110) 의 감쇠 레벨을 제어하기 위해 디지털 RF 이득 제어 신호를 아날로그 신호로 변환할 수 있다. 또한, AGC (109) 는, LNA 제어 신호를 통해 LNA (112A) 및 LNA (112B) 의 하나 또는 이들 모두를 바이패스하도록 구성될 수 있다.
LNA (112B) 로부터의 출력은 IF 믹서 (118) 에 연결될 수 있는데, 이 IF 믹서에서 국부 오실레이터 (LO ; 도시되지 않음) 에 의해 생성되는 기준 신호와 LNA 로부터의 출력이 믹싱된다. IF 믹서 (118) 의 출력에 위치되는 대역 통과 필터 (120) 는 중간 주파수 (IF), 즉 수신된 송신 신호와 기준 신호 사이의 비트 주파수 (beat frequency) 를 선택하는데 이용될 수 있다. 대역 통과 필터 (120) 로부터의 IF 출력은, 기저대역 믹서 (124) 에 의해 LO 으로부터의 제 2 기준 신호와 믹싱되기 전에, IF 가변 이득 증폭기 (VGA ; 122) 로 제공될 수 있다. 기저대역 믹서 (124) 의 출력에 위치된 저역 통과 필터 (126) 는, 믹싱된 신호의 기저대역 성분을 아날로그-디지털 변환기 (ADC ; 128) 로 전달하는데 이용될 수 있다. ADC (128) 로부터의 디지털 기저대역 신호는 프로세서 (도시되지 않음) 로 제공될 수 있는데, 프로세서에서 디지털 기저대역 신호는 짧은 PN 코드로 직교 복조되고, 월시 코드에 의해 디커버링되고, 긴 PN 코드를 이용하여 디스크램블링되고, 순방향 에러 정정으로 디코딩될 수 있다. 제 2 DAC (130) 가 AGC (109) 의 출력에서 이용되어, IF VGA (122) 의 이득을 제어하기 위해 디지털 IF 이득 제어 신호를 아날로그 신호로 변환할 수 있다.
또한, ADC (128) 로부터의 디지털 기저대역 신호가 AGC (109) 를 구동하는데 이용될 수 있다. 대안적으로, 디지털 기저대역 신호는 프로세서의 레이크 수신기 (도시되지 않음) 로 제공될 수 있다. 레이크 수신기는 다수의 복조 엘리먼트 (핑거) 및 탐색기로 구성될 수 있다. 탐색기는 강한 다중경로 도착 (arrival) 을 식별하고, 이 식별된 오프셋에서의 복조에 핑거를 할당한다. 그런 다음, 최상의 핑거에 대해 복조된 디지털 기저대역 신호가 AGC (109) 를 구동하는데 이용될 수 있다.
개시된 대표적인 실시형태에 있어서, 송신기 (102) 는 직접 변환 아키텍처를 이용한다. 대안적으로, 송신기 (102) 는 하나 이상의 IF 스테이지로 설계될 수 있다. 송신기 (102) 는, 긴 PN 코드로 확산되며 짧은 PN 코드로 직교 변조되는 다수의 월시 채널을 수신하도록 구현될 수 있다. 기저대역 필터 (132) 는 직교 변조된 신호의 대역 성분 이외의 것들의 제거 및 펄스 성형에 이용될 수 있다. 필터링된 신호는 RF 믹서 (134) 로 제공될 수 있는데, RF 믹서에서 필터링된 신호는 반송파 파형으로 변조된다. 그런 다음, 변조된 반송파 파형은, 안테나 (104) 를 통한 자유 공간으로의 송신을 위해 송신기 VGA (136) 및 최종적으로 전력 증폭기 (138) 에 연결될 수 있다. 대역 통과 필터 (도시되지 않음) 는, 전력 증폭기 (138) 다음에 배치되어, 안테나 (104) 를 통한 송신 이전에 원하지 않는 주파수를 필터링할 수도 있다. 전력 증폭기 (138) 는, 전력 강하 및 바이패스 능력을 갖는 4 개의 드라이버 상태를 지원하도록 구성될 수 있고, 전력 증폭기 (138) 는, 송신기 VGA (136) 가 역방향 링크 송신을 지원할 수 있을 정도로 송신기 전력을 충분히 낮게 해야 한다. AGC (109) 는, 전력 증폭기 (138) 의 상태 및 송신기 VGA (136) 의 이득을 제어하도록 구성될 수 있다. 제 3 DAC (140) 는, 송신기 VGA (136) 의 이득을 제어하기 위해 디지털 송신기 이득 제어 신호를 아날로그 신호로 변환하는데 이용될 수 있다.
HDR (High Data Rate) CDMA 통신 시스템의 환경에서의 대표적인 AGC (109) 의 기능 블록도가 도 2 에 도시되어 있다. 통상적으로, HDR 통신 시스템은 "3rd Generation Partnership Project" 으로 지칭되는 컨소시엄에 의해 공표된 "cdma2000 High Rate Packet Data Air Interface Specification" (3GPP2 C.S0024, Version 2, 2000 년 10 월 27일) 와 같은 하나 이상의 표준을 따르도록 설계된다. 이러한 HDR 통신의 일례는, 1997 년 11 월 3 일에 출원되었으며, 발명의 명칭이 "Method and Apparatus for High Rate Packet Data Transmission" 인 미국특허출원 제 08/963,386 호에 개시되어 있다. 전술한 표준 및 특허출원의 내용은 본 명세서에 참조로서 포함되어 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 바와 같이, 본 명세서 전반에 걸쳐 개시된 AGC 의 진보적인 개념은 다른 통신 장치에도 동일하게 적용될 수 있다.
개시된 대표적인 실시형태에 있어서, 수신기로부터의 출력 전력을 측정하고, 또한 송신기 및 수신기 모두의 이득을 제어하도록 피드백을 제공하는데 AGC 가 이용될 수 있다. 피드백 신호는, AGC 세트포인트와 수신기의 측정된 출력 전력을 비교함으로써 생성될 수 있다. 수신기의 측정된 출력 전력이 AGC 세트포인트 미만인 경우에는, 송신기 및 수신기로 제공되는 피드백 신호는 그 이득을 각각 증가시키는데 이용될 수 있다. 이에 반해, 수신기의 측정된 출력 전력이 AGC 세트포인트 초과인 경우에는, 송신기 및 수신기로 제공되는 피드백 신호는 그 이득을 각각 감소시키는데 이용될 수 있다.
도 2 를 참조하면, 아날로그 프론트엔드에서의 수신기로부터의 또는 프로세서의 레이크 수신기로부터의 디지털 기저대역 신호는 에너지 추정기 (202) 에 연결될 수 있다. 에너지 추정기 (202) 는 게이트형 (gated) 파일럿 버스트 중에 (I2 + Q2) 값을 누산함으로써 수신기의 출력 전력을 계산한다. HDR 통신 시스템에 있어서, 기지국은 일반적으로 순방향 링크를 통해 게이트형 파일럿 신호를 송신한다. 본 명세서 전반에 걸쳐 개시된 진보적인 AGC 기술을 채택하는 다른 통신 시스템에 있어서, 누산 기간은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 성능을 최적화하도록 용이하게 확정될 수 있다. 그런 다음, 감산기 (206) 에 의해 에너지 추정기 (202) 로부터의 계산된 출력 전력으로부터 AGC 세트포인트가 감산될 수 있다. 그 결과로서 생기는 AGC 세트포인트와 계산된 출력 전력 사이의 차이는, AGC 세트포인트로부터의 수신기의 출력 전력에서의 에러를 나타낸다. 에러 신호는 승산기 (208) 에 의해 AGC 이득으로 스케일링된다. 그런 다음, 스케일링된 에러 신호는, 하나 이상의 파일럿 버스트에 걸쳐 평균화하기 위해 AGC 누산기 (210) 로 제공될 수 있다. 적어도 하나의 실시형태에 있어서, AGC 누산기 (210) 는 최대 임계값 및 최소 임계값에서 포화한다. 그 결과로서 생기는 스케일링된 에러 신호의 평균값은 "AGC 값" 으로 지칭되고, 이는 수신기 및 송신기의 이득을 제어하는데 이용된다.
LNA 상태 머신 (212) 은, 수신기에서의 2 개의 프론트엔드 LNA 중 어느 것이 수신기의 평균 출력 전력, 즉 AGC 값에 응답하여 바이패스되는지를 결정하는데 이용될 수 있다. AGC 값이 증가함에 따라, LNA 상태 머신 (212) 은 차례대로 LNA 를 바이패스하거나 스위칭-아웃하는데 이용될 수 있다. 이러한 접근법에 따르면, 하나의 또는 양쪽 모두의 LNA 가 스위칭-아웃되는데 적은 감쇠를 필요로 하기 때문에, 수신기에서의 가변 이득 RF 감쇠기의 동작 범위 (dynamic range) 는 보다 작아질 수 있다. 이에 반해, 수신기의 평균 출력 전력이 감소함에 따라, LNA 상태 머신 (212) 은 수신기 신호 경로로 LNA 를 차례대로 스위칭-백하는데 이용될 수 있다.
RF 감쇠기 제어부 (214) 는 수신기에서의 가변 이득 RF 감쇠기의 감쇠 레벨을 제어하는데 이용될 수 있다. RF 감쇠기 제어부 (214) 의 감쇠 특성은 특정 애플리케이션 및 전체 설계 파라미터에 종속하여 각종 형태를 취할 수도 있다. 예로서, RF 감쇠기 제어부 (214) 는, 최소 AGC 값 미만의 제로 감쇠 (zero attenuation) 를 제공하도록 구성될 수 있다. AGC 값이 이 최소 임계값을 초과하는 경우, 감쇠 레벨은, AGC 값이 최대값에 도달할 때까지, AGC 값에 따라 선형으로 증가할 수 있다. RF 감쇠기 제어부 (214) 의 감쇠 특성은, 그 최대값에 도달한 이후에, 비교적 평탄한 응답으로 구성될 수 있다.
하나의 또는 양쪽 모두의 LNA 가 수신기에서 스위칭-아웃되는 경우에, 수신기의 전체 이득을 일정하게 유지하도록 IF VGA 의 이득이 증가되어야 한다. 이는, LNA 오프셋으로 수신기에서의 IF VGA 의 이득을 제어하는 AGC 값을 조정함으로써 달성될 수 있다. LNA 오프셋은 LNA 상태 머신 (212) 의 상태 함수이다. 이와 유사하게, 가변 이득 RF 감쇠기의 감쇠가 증가하는 경우, 수신기에서의 IF VGA 의 이득을 제어하는 AGC 값이, RF 감쇠기 오프셋에 의해 추가로 조정되어야 한다. 이 조정은 도 2 에 도시된 바와 같은 감산기 (216 및 218) 로 구현될 수 있다. 감산기 (216 및 218) 는, 수신기에서의 IF VGA 의 이득이 AGC 로부터의 IF 이득 제어 신호와 역으로 변하는 AGC 구성에서 이용될 수 있다. 감산기 (216 및 218) 로부터의 IF 이득 제어 신호 및 RF 감쇠기 제어부 (214) 로부터의 RF 이득 제어 신호는 그 각각의 선형화기 (220 및 222) 로 제공될 수 있다.
선형화기는, 수신기의 비선형성에 대해 RF 및 IF 이득 제어 모두를 보상하는데 이용될 수 있다. 선형화기는 특정 설계 기준에 종속하여 각종 방식으로 구현될 수 있다. 적어도 하나의 실시형태에 있어서, 선형화기는 소정의 이득 곡선을 저장하는 메모리를 갖출 수 있다. 도 3 은 이러한 소정의 이득 곡선을 나타낸다. 수신기의 실제 이득 곡선은 곡선 302 로 도시되어 있다. 메모리는 교정을 통해 획득된 소정의 이득 곡선을 저장하는데 이용될 수 있는데, 이는 수신기의 실제 이득 곡선의 역 (inverse) 일 수 있다. 소정의 이득 곡선은 곡선 304 로 도시되어 있다. 메모리에 저장된 소정의 이득 곡선 304 가 AGC 값에 적용되는 경우, 곡선 306 으로 도시된 바와 같이, 그 결과는 수신기의 출력 전력과 가변 이득 RF 감쇠기 및 IF VGA 에 대한 이득 제어들 사이에 선형 관계가 된다.
일반적으로, 수신기의 실제 이득 곡선은 온도 및 반송파 주파수의 함수로서 변한다. 적어도 하나의 실시형태에 있어서, 임의의 수의 소정의 이득 곡선이 메모리에 저장되어, 각종 온도 및 주파수에서 선형화된 이득 제어를 제공할 수 있다. 이러한 접근법은 곡선의 수에 종속하여 상당한 메모리를 소모할 수 있다. 대안적으로, 선형화기는 온도 및 주파수 보상을 갖는 소정의 단일 이득 곡선으로 구현될 수 있다. 도 4 는 이러한 개념을 채택하는 대표적인 선형화기의 기능 블록도이다. 선형화기는, 기준 주파수 및 온도에서의 소정의 이득 곡선을 저장하는 코어 선형화기 (402) 를 포함한다. 주파수 보상은, 연산기 (404) 를 이용하여, x 축, 즉 가로축을 따라 소정의 곡선 상의 일 지점에 대해 오프셋을 적용함으로써 달성될 수 있다. 연산기는, 기계적 기능을 수행하는 임의의 하드웨어 또는 소프트웨어이다. 예로서, 개시된 대표적인 선형화기에 있어서, 연산기 (404) 는 가산기이다. 연산기 (404) 의 출력은 코어 선형화기 (402) 로 제공되어, 소정의 이득 곡선 상의 데이터 지점을 판독할 수 있다. 또한, 연산기 (404) 의 출력은 제 2 연산기 (406) 에도 제공될 수 있다. 제 2 연산기 (406) 는, 소정의 이득의 기울기를 오프셋하는데 이용되어, 온도 변화를 보상할 수 있다. 이러한 연산은 스케일링 함수 (scaling function) 로 수행될 수 있고, 그에 따라 제 2 연산기 (406) 는 승산기로 구현될 수 있다. 제 3 연산기 (408) 는, y 축, 즉 세로축에서의 오프셋을 갖는 제 2 연산기 및 코어 선형화기의 출력을 합성하는데 이용되어, 온도 변화를 추가로 보상할 수 있다. 개시된 대표적인 선형화기에 있어서, 제 3 연산기 (408) 는 가산기일 수 있다. 제 3 연산기 (408) 의 출력은 수신기에 적용되는 디지털 이득 제어 신호이다.
코어 선형화기는, 특정 애플리케이션 및 전체 설계 파라미터에 종속하여 각종 방식으로 구현될 수 있다. 적어도 하나의 실시형태에 있어서, 코어 선형화기는, 각 AGC 값에 대해 디지털 RF 또는 IF 이득 제어값을 갖는 메모리로 구현될 수 있다. 따라서, AGC 값 입력이 16 비트 폭이고, 이득 제어 신호도 16 비트 폭인 경우, 64K X 16 메모리가 요구된다. 대안적으로, 선형 보간기와 함께 메모리를 이용함으로써 동일한 레졸루션을 유지하면서, 메모리 요건이 실질적으로 감소할 수 있다. 도 5 는 이러한 개념을 채택하는 대표적인 코어 선형화기의 기능 블록도이다. 예시된 대표적인 실시형태에 있어서, AGC 값의 최상위 비트 (Most Significant Bit: MSB) 는, 최하위 비트 (Lowest Significant Bit: LSB) 를 절단함으로써 메모리 (502) 에 적용된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, AGC 값으로부터 절단하는 LSB 의 수를 용이하게 확정하여, 메모리 소모와 처리 복잡도 사이의 성능 트레이드오프를 최적으로 조화시킬 수 있다. 메모리 (502) 에 대한 입력에 적용되는 절단된 AGC 값에 응답하여, 소정의 이득 곡선으로부터의 2 개의 값이 선형 보간기 (504) 로 출력된다. 제 1 값은 절단된 AGC 값 입력에 대한 디지털 이득 제어 신호를 나타내고, 보간 프로세스에 대한 최소값을 설정한다. 제 2 값은 다음의 최고의 절단된 AGC 값에 대한 디지털 이득 제어 신호를 나타내고, 보간 프로세스에 대한 최대값을 설정한다. 선형 보간기 (504) 는, 메모리 (502) 로부터의 2 개의 값에 의해 한정된 경계들 사이에서 올바른 디지털 이득 제어 신호를 보간한다.
선형 보간기 (504) 는 각종 방식으로 구현될 수 있고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는, 이들의 특정 설계 기준을 충족하도록 선형 보간기를 용이하게 구성할 수 있다. 그러나, 완전성을 위해, 대표적인 선형 보간기가 설명된다. 대표적인 선형 보간기에 있어서, 메모리로부터의 최소값이 가산기 (506) 에 적용된다. 다음에, 최대값과 최소값 간의 차이와 제로 사이의 값이 계산되어, 보간된 디지털 이득 제어 신호를 결정하도록 가산기 (506) 에 적용된다. 이는, 감산기 (508) 를 이용하여 최대값으로부터 최소값을 감산함으로써 달성될 수 있다. 그 결과로서 생기는 차이는 스케일링 연산을 위해 승산기 (510) 로 제공될 수 있다. 스케일링 연산은, AGC 값을 5 비트만큼 상향 시프트하고, 또한 게이트 (512) 를 이용하여 OxFFFFHEX 와 AND 연산을 수행함으로써 수행될 수 있다. 그런 다음, 게이트 (512) 로부터의 16 개의 LSB 가 승산기 (510) 에서 16-비트 차이값과 승산될 수 있다. 승산기 (510) 로부터 그 결과로서 생기는 32-비트 곱의 16 개의 LSB 가 절단되어, 가산기 (506) 에 의해 메모리 (502) 로부터의 최소값에 가산될 적절한 보간값에 도달할 수 있다. 가산기 (506) 의 출력은, 수신기로부터의 추정된 출력 전력에 따라 선형으로 변하는 디지털 이득 제어 신호를 제공한다.
도 2 를 참조하면, 송신기 VGA 의 이득은 2 개의 전력 루프에 의해 제어될 수 있다. 개방 루프 제어부 (224) 가, AGC 누산기 (210) 로부터의 AGC 값에 기초하여 최적의 역방향 링크 송신 전력의 추정값을 생성하는데 이용될 수 있다. 개방 루프 추정값은, 경로 손실, 기지국 로딩 영향 (loading effect), 및 페이딩과 쉐도잉 (shadowing) 등의 환경적으로 유도된 현상과 같은 시스템 파라미터를 보상하도록 본 발명이 속하는 기술분야에 알려진 수단에 의해 계산될 수 있다.
제 2 전력 제어 루프는 폐쇄 루프 제어부 (226) 이다. 폐쇄 루프 제어부 (226) 는, 기지국에서 원하는 신호대 잡음비 (SNR) 를 달성하도록 개방 루프 추정값을 정정하는 기능을 갖는다. 이는, 기지국에서 역방향 링크 송신 전력을 측정하고, 가입자국에 피드백을 제공하고, 또한 역방향 링크 송신 전력을 조정함으로써 달성될 수 있다. 피드백 신호는, 기지국에서 측정된 역방향 링크 송신 전력과 전력 제어 세트포인트를 비교함으로써 생성되는 역방향 전력 제어 (RPC) 커맨드의 형태로 이루어질 수 있다. 측정된 역방향 링크 송신 전력이 세트포인트 미만인 경우에는, RPC 상향 커맨드가 가입자국으로 제공되어 역방향 링크 송신 전력을 증가시킨다. 측정된 역방향 링크 송신 전력이 세트포인트 초과인 경우에는, RPC 하향 커맨드가 가입자국으로 제공되어 역방향 링크 송신 전력을 감소시킨다. 폐쇄 루프 제어는 CDMA 통신 시스템에서 잘 알려져 있다. 가산기 (228) 가, 폐쇄 루프 제어부 (226) 의 출력 및 개방 루프 추정값의 결과를 합성하는데 이용될 수 있다.
전력 증폭기 상태 머신 (230) 이, 송신기에서의 전력 증폭기의 드라이버 상태를 제어하는데 이용될 수 있다. 예로서, 전력 증폭기는, 4 개의 드라이버 스테이지 중 하나 이상을 스위칭-인 및 스위칭-아웃함으로써 4 개의 상이한 동작 전력 레벨로 구성될 수 있다. 전력 증폭기 상태 머신 (230) 은, 합성된 개방 루프 및 폐쇄 루프 계산의 함수로서 차례대로 개별 드라이버 스테이지를 스위칭-인 또는 스위칭-아웃하는데 이용될 수 있다. 적어도 하나의 실시형태에 있어서, 전력 증폭기는, 송신기 VGA 가 송신 전력 요건을 지원할 수 있도록 송신 전력이 충분히 낮은 경우에 완전하게 바이패스 및 전력 강하할 수 있는 능력을 포함한다. 이러한 접근법에 따르면, 전력 증폭기의 전력 레벨을 증가시킴으로써, 송신기 VGA 에 대한 전력 요구가 감소될 수 있다.
전력 증폭기의 드라이버 상태가 변할 때마다, 이는, 송신기 VGA 의 이득을 동일하게 또한 반대로 조정함으로써 보상되어야 하는 송신기 신호 경로에서의 이득 또는 감쇠 단계를 도입한다. 이는, 송신기에서의 송신기 VGA 의 이득을 전력 증폭기 오프셋으로 제어하는 합성된 폐쇄 및 개방 루프 계산을 조정함으로써 달성될 수 있다. 전력 증폭기 오프셋은 전력 증폭기 상태 머신 (230) 의 상태의 함수이다. 도 2 에 도시된 바와 같이, 이러한 조정은 감산기 (232) 로 구현될 수 있다.
송신기 VGA 선형화기 (234) 가, AGC 의 비선형성에 대해 그 결과로서 생기는 감산기 (232) 로부터의 전력 제어값을 보상하는데 이용될 수 있다. 송신기 VGA 선형화기 (234) 는, 도 3 내지 도 5 와 관련하여 전술한 선형화기와 유사한 선형화기로 구현될 수 있다.
본 명세서 전반에 걸쳐 개시된 선형화기의 개념은 멀티미디어 애플리케이션으로 확장될 수 있다. 이러한 접근법은, 신규 데이터 서비스를 기존의 종래의 음성 장비로 통합하는 경우에 특히 매력적일 수 있다. 예로서, 이러한 선형화기 개념은, 기존의 CDMA 셀룰러 전화기로 통합된 HDR 통신 시스템에 대해 보다 강건한 통신 장치를 제공하는데 이용될 수 있다. 기존의 CDMA 셀룰러 전화기는, 발명의 명칭이 "Spread Spectrum Multiple Access Communication System Using Satellite or Terrestrial Repeaters" 인 미국특허 제 4,901,307 호, 및 발명의 명칭이 "System and Method for Generating Waveforms in a CDMA Cellular Telephone System" 인 미국특허 제 5,103,459 호에 개시된 방식으로 구현될 수 있는데, 이들 특허는 모두 본 발명의 양수인에게 양도되었으며, 본 명세서에 참조로서 포함되어 있다.
종래의 음성 장비와 함께 HDR 통신 장비를 채택하는 멀티미디어 애플리케이션에 대한 대표적인 아날로그 프론트엔드의 기능 블록도가 도 6 에 도시되어 있다. 아날로그 프론트엔드는, 송신기 (102) 또는 수신기 (108) 중 어느 하나를 안테나 (104) 에 연결하는 듀플렉서 (106) 를 포함한다. 송신기 (102) 및 수신기 (108) 의 동작은, HDR 통신 장비 및 종래의 음성 장비가 동일한 송신기 (102) 및 수신기 (108) 를 공유하는 것을 제외하고는, 도 1 과 관련하여 설명된 동작과 동일하기 때문에, 그 설명을 반복하지 않는다.
개시된 대표적인 멀티미디어 애플리케이션에 있어서, HDR 통신 장비 및 종래의 음성 장비 각각은 고유 AGC 를 갖는다. HDR 통신 장비를 위한 AGC (602 ; HDR AGC) 는 HDR 모드에서 동작시 아날로그 프론트엔드를 제어하고, 종래의 음성 장비를 위한 AGC (604 ; 음성 AGC) 는 음성 모드에서 동작시 아날로그 프론트엔드를 제어한다. 상업화를 위해, 종래의 음성 장비에서의 기존의 음성 AGC (604) 가 이용되는 것이 계획된다. 통상적으로, 과거의 CDMA 셀룰러 전화기에서 이용되는 종래의 음성 장비는 하드웨어로 구현된 AGC 를 포함한다. AGC 가 종래의 음성 장비에서 동작하는 속도를 고려하면, 하드웨어 구현이 매우 실용적인 접근법이다. 그러나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 종래의 음성 장비를 위한 AGC 가 본 명세서 전반에 걸쳐 개시된 진보적인 개념으로부터 벗어나지 않으면서 임의의 방식으로도 구현될 수 있다는 것을 인식할 것이다. 주파수 및 온도의 변화에 응답하여 소정의 신규 이득 곡선을 계산하고, 송신기 또는 수신기의 비선형 동작을 보상하고, 또한 하드웨어에서의 선형성을 재로딩하는데 마이크로프로세서가 이용된다.
상세하게 전술한 바와 같이, HDR AGC (602) 는, 온도 및 주파수 보상을 갖는 디지털 신호 프로세서 (DSP) 로 구현될 수 있다. DSP 는, HDR AGC 에 대해서는 효과적인 구현이고, 통상적으로 HDR AGC 보다 32 배 더 빠르게 구동하는 종래의 음성 AGC 를 구현하기에는 비실용적인 방식인데, 그 이유는 종래의 음성 AGC 가 DSP 상의 로딩을 불필요하게 증가시키기 때문이다. 레이크 수신기가 통상적으로 DSP 로 구현되기 때문에, 이러한 AGC 구성은, AGC 를 구동하는데 최상의 핑거를 선택하여, 핑거에 기초한 에너지 추정값을 지원하도록 용이하게 적응가능할 수 있다.
도 6 에 도시된 멀티미디어 애플리케이션의 대표적인 실시형태에 있어서, 종래의 음성 장비에 대한 교정 절차에 기초하여 음성 AGC (604) 에서의 하드웨어 선형화기를 로딩하는데 단일 교정 절차가 이용될 수 있다. 그런 다음, 음성 AGC (604) 에서의 하드웨어 선형화기로 로딩된 소정의 이득 곡선은, 장비 제조자에 대해 투명한 방식으로 소프트웨어에 의해 재포맷팅되어, HDR AGC (602) 에서의 DSP 선형화기로 로딩될 수 있다. 이러한 접근법은 장비 제조자에 대해 특히 매력적일 수 있는데, 그 이유는 동시에 종래의 음성 장비에 대한 기존의 교정 절차의 편리성 및 친밀성을 장비 제조자에게 제공하는 한편, HDR 통신 장비 및 종래의 음성 장비 모두를 지원하는데 단 하나의 교정 절차만이 필요하기 때문이다.
도 6 을 참조하면, 수신기 (108) 로부터의 디지털 기저대역 신호는, 음성 AGC (604) 및 HDR AGC (602) 모두로 공급될 수 있다. 음성 AGC (604) 및 HDR AGC (602) 는 송신기 (102) 및 수신기 (108) 에 대한 이득 제어 신호를 생성한다. 멀티미디어 애플리케이션이 음성 모드에서 동작하는지 또는 HDR 모드에서 동작하는지를 나타내는 공통 선택 신호에 기초하여 멀티플렉서 (606) 에 의해 적절한 이득 제어 신호가 선택될 수 있다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 본 명세서에 개시된 실시형태와 관련하여 전술한 각종 예시적인 논리 블록, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수도 있다는 것을 인식할 것이다. 하드웨어와 소프트웨어의 교환성을 명백히 예시하기 위해서, 각종 예시적인 컴포넌트, 블록, 모듈, 회로 및 알고리즘이 일반적으로 그 기능성 면에서 전술되었다. 이러한 기능성이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는, 전체 시스템에 대한 설계 제약 및 특정 애플리케이션에 종속한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 각 특정 애플리케이션에 대해 상이한 방식으로 전술한 기능성을 구현할 수도 있지만, 이러한 구현 결정은 본 발명의 범위로부터의 벗어남을 야기하는 것으로서 해석되어서는 안 된다.
본 명세서에 개시된 실시형태와 관련하여 전술한 각종 예시적인 논리 블록, 모듈 및 회로는, 본 명세서에 개시된 기능을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 나 다른 프로그램가능 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로 이 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수도 있다. 또한, 프로세서는, 예를 들어 DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성과 같은 컴퓨팅 장치의 조합으로서 구현될 수도 있다.
본 명세서에 개시된 실시형태와 관련하여 전술한 알고리즘 또는 방법은, 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 직접적으로 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 본 발명이 속하는 기술분야에 공지된 임의의 다른 형태의 저장 매체에 존재할 수도 있다. 프로세서가 저장 매체로부터 정보를 판독하고, 또한 정보를 이 저장 매체에 기록할 수 있도록, 대표적인 저장 매체가 프로세서에 연결된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 존재할 수도 있다. ASIC 는 이용자 단말기에 존재할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 이용자 단말기에서 개별 컴포넌트로서 존재할 수도 있다.
개시된 실시형태의 이전의 설명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 이용 또는 실시할 수 있도록 제공된다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 이들 실시형태에 대한 각종 변형은 손쉽게 명백할 것이고, 본 명세서에 정의된 일반적인 원칙은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 제시된 실시형태에 한정되는 것으로 의도되지는 않고, 본 명세서에 개시된 원칙 및 신규 특징에 일치하는 가장 광범위한 범위를 따르는 것이다.
본 명세서는 본 발명의 특정 실시형태를 기재하지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 본 발명의 개념을 벗어나지 않으면서 본 발명의 변형을 안출할 수 있다.

Claims (86)

  1. 이득 제어 방법으로서,
    파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기를 이용하여 신호를 증폭하는 단계로서, 상기 신호는 파라미터의 값들 중 제 1 값에서 증폭되는, 상기 신호 증폭 단계; 및
    상기 파라미터의 값들 중 상기 제 1 값의 함수로서 소정의 이득 곡선 상의 일 지점 (a point) 에 대응하는 이득 제어 신호를 조정하고, 또한 상기 조정된 이득 제어 신호를 상기 증폭기에 인가함으로써, 상기 파라미터의 값들 중 제 2 값에 대해 상기 증폭기의 이득 곡선에 관한 상기 소정의 이득 곡선으로부터 상기 증폭된 신호의 이득을 제어하는 단계를 포함하고,
    상기 이득 곡선들 각각은 비선형이고, 상기 소정의 이득 곡선은, 상기 파라미터의 값들 중 상기 제 2 값에 대해 비선형 이득 곡선을 보상하도록 구성되는, 이득 제어 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 이득 제어 신호는, 상기 파라미터의 값들 중 상기 제 1 값에서 상기 증폭기의 비선형 이득을 보상하도록 조정되는, 이득 제어 방법.
  4. 제 1 항에 있어서,
    상기 파라미터는 수신된 신호의 주파수를 포함하는, 이득 제어 방법.
  5. 제 1 항에 있어서,
    상기 파라미터는 상기 증폭기의 온도를 포함하는, 이득 제어 방법.
  6. 제 1 항에 있어서,
    상기 소정의 이득 곡선은 메모리에 저장되는, 이득 제어 방법.
  7. 제 6 항에 있어서,
    상기 증폭기는 수신기를 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터의 상기 증폭된 신호의 전력을 추정하는 것, 및
    상기 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것을 포함하는, 이득 제어 방법.
  8. 제 6 항에 있어서,
    상기 증폭기는 송신기를 포함하고,
    상기 이득 제어 방법은,
    수신기를 이용하여 수신된 신호를 증폭하는 단계를 더 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터의 상기 증폭된 신호의 전력을 추정하는 것, 및
    상기 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것을 포함하는, 이득 제어 방법.
  9. 제 6 항에 있어서,
    상기 이득 제어 신호의 조정은,
    상기 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 메모리에서의 상기 이득 제어 신호를 조정하는 것을 포함하는, 이득 제어 방법.
  10. 제 6 항에 있어서,
    상기 이득 제어 신호는, 상기 소정의 이득 곡선 상의 2 개의 지점들 사이를 보간함으로써 결정되는, 이득 제어 방법.
  11. 제 1 항에 있어서,
    상기 증폭기의 이득 곡선들 각각은 또한 제 2 파라미터의 값에 종속하고, 상기 신호는 제 2 파라미터의 값들 중 제 1 값에서 증폭되고,
    상기 소정의 이득 곡선은 또한 상기 제 2 파라미터의 값들 중 제 2 값에 관련되고,
    상기 이득 제어 신호의 조정은,
    상기 제 2 파라미터의 값들 중 제 1 값의 함수로서 상기 이득 제어 신호를 조정하는 것을 포함하는, 이득 제어 방법.
  12. 제 11 항에 있어서,
    상기 파라미터는 수신된 신호의 주파수를 포함하고, 상기 제 2 파라미터는 상기 증폭기의 온도를 포함하는, 이득 제어 방법.
  13. 제 11 항에 있어서,
    상기 소정의 이득 곡선은 메모리에 저장되는, 이득 제어 방법.
  14. 제 13 항에 있어서,
    상기 증폭기는 수신기를 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터의 상기 증폭된 신호의 전력을 추정하는 것,
    상기 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것,
    상기 메모리로부터 상기 어드레싱에 대응하는 상기 소정의 이득 곡선으로부터의 이득 제어 신호를 판독하는 것,
    상기 제 2 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 어드레싱을 조정하는 것, 및
    상기 제 2 파라미터의 값들 중 상기 제 1 값 및 상기 조정된 어드레싱의 함수로서 상기 메모리로부터 판독된 상기 이득 제어 신호를 조정하는 것을 더 포함하는, 이득 제어 방법.
  15. 제 13 항에 있어서,
    상기 증폭기는 송신기를 포함하고,
    상기 이득 제어 방법은,
    수신기를 이용하여 수신된 신호를 증폭하는 단계를 더 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터의 상기 증폭된 신호의 전력을 추정하는 것,
    상기 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것,
    상기 메모리로부터 상기 어드레싱에 대응하는 상기 소정의 이득 곡선으로부터의 이득 제어 신호를 판독하는 것,
    상기 제 2 파라미터의 값들 중 상기 제 1 값의 함수로서 상기 어드레싱을 조정하는 것, 및
    상기 제 2 파라미터의 값들 중 상기 제 1 값 및 상기 조정된 어드레싱의 함수로서 상기 메모리로부터 판독된 상기 이득 제어 신호를 조정하는 것을 더 포함하는, 이득 제어 방법.
  16. 제 15 항에 있어서,
    상기 이득 제어 신호는, 상기 소정의 이득 곡선 상의 2 개의 지점들 사이를 보간함으로써 결정되는, 이득 제어 방법.
  17. 제 1 항에 있어서,
    제 1 메모리로부터 제 2 메모리로 상기 소정의 이득 곡선을 복사하는 단계를 더 포함하고,
    상기 이득 제어 신호는, 상기 제 2 메모리로부터의 소정의 이득 곡선 상의 일 지점에 대응하는, 이득 제어 방법.
  18. 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기; 및
    파라미터의 값들 중 제 2 값의 함수로서 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하고, 또한 상기 조정된 이득 제어 신호를 상기 증폭기에 인가함으로써, 상기 파라미터의 값들 중 제 1 값에 대해 상기 증폭기의 이득 곡선에 관한 상기 소정의 이득 곡선으로부터 상기 증폭기의 이득을 제어하도록 구성된 이득 제어부를 포함하고,
    상기 이득 곡선들 각각은 비선형이고, 상기 소정의 이득 곡선은, 상기 파라미터의 값들 중 상기 제 1 값에 대해 비선형 이득 곡선을 보상하도록 구성되는, 장치.
  19. 제 18 항에 있어서,
    상기 파라미터는, 상기 증폭기에 의해 증폭될 신호의 주파수를 포함하는, 장치.
  20. 제 18 항에 있어서,
    상기 파라미터는 상기 증폭기의 온도를 포함하는, 장치.
  21. 삭제
  22. 제 18 항에 있어서,
    상기 이득 제어부는 또한 상기 이득 제어 신호를 조정하여, 상기 파라미터의 값들 중 상기 제 2 값에서 상기 증폭기의 비선형 이득을 보상하도록 구성되는, 장치.
  23. 제 18 항에 있어서,
    상기 이득 제어부는, 상기 소정의 이득 곡선을 저장하도록 구성된 메모리를 포함하는, 장치.
  24. 제 23 항에 있어서,
    상기 이득 제어부는, 상기 소정의 이득 곡선 상의 2 개의 지점들로부터 상기 이득 제어 신호를 결정하도록 구성된 보간기를 더 포함하는, 장치.
  25. 제 23 항에 있어서,
    상기 증폭기는 수신기를 포함하고,
    상기 이득 제어부는,
    상기 수신기로부터 출력된 전력을 추정하도록 구성된 전력 추정기, 및
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하도록 구성된 연산기를 더 포함하는, 장치.
  26. 제 23 항에 있어서,
    수신기를 더 포함하고,
    상기 증폭기는 송신기를 포함하고,
    상기 이득 제어부는,
    상기 수신기로부터 출력된 전력을 추정하도록 구성된 전력 추정기, 및
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하도록 구성된 연산기를 더 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 연산기는 가산기를 포함하는, 장치.
  28. 제 23 항에 있어서,
    상기 이득 제어부는, 상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 이득 제어 신호를 조정하도록 구성된 합성기를 더 포함하는, 장치.
  29. 삭제
  30. 제 18 항에 있어서,
    상기 증폭기의 이득 곡선들 각각은 또한 제 2 파라미터의 값에 종속하고,
    상기 소정의 이득 곡선은 또한 제 2 파라미터의 값들 중 제 1 값에 관련되고,
    상기 이득 제어부는, 상기 제 2 파라미터의 값들 중 제 2 값의 함수로서 상기 이득 제어 신호를 조정하는, 장치.
  31. 제 30 항에 있어서,
    상기 파라미터는 상기 증폭기에 의해 증폭될 신호의 주파수를 포함하고, 상기 제 2 파라미터는 상기 증폭기의 온도를 포함하는, 장치.
  32. 제 30 항에 있어서,
    상기 이득 제어부는, 상기 소정의 이득 곡선을 저장하도록 구성된 메모리를 포함하는, 장치.
  33. 제 32 항에 있어서,
    상기 이득 제어부는, 상기 소정의 이득 곡선 상의 2 개의 지점들로부터 상기 이득 제어 신호를 결정하도록 구성된 보간기를 더 포함하는, 장치.
  34. 제 32 항에 있어서,
    상기 증폭기는 수신기를 포함하고,
    상기 이득 제어부는,
    상기 수신기로부터 출력된 전력을 추정하도록 구성된 전력 추정기,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하도록 구성된 제 1 연산기,
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 어드레싱을 조정하도록 구성된 제 2 연산기, 및
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수 및 상기 조정된 어드레싱의 함수로서 상기 메모리로부터의 상기 이득 제어 신호를 조정하도록 구성된 제 3 연산기를 더 포함하는, 장치.
  35. 제 32 항에 있어서,
    수신기를 더 포함하고,
    상기 증폭기는 송신기를 포함하고,
    상기 이득 제어부는,
    상기 수신기로부터 출력된 전력을 추정하도록 구성된 전력 추정기,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하도록 구성된 제 1 연산기,
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 어드레싱을 조정하도록 구성된 제 2 연산기, 및
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수 및 상기 조정된 어드레싱의 함수로서 상기 메모리로부터의 상기 이득 제어 신호를 조정하도록 구성된 제 3 연산기를 더 포함하는, 장치.
  36. 제 35 항에 있어서,
    상기 제 1 연산기 및 상기 제 3 연산기 각각은 가산기를 포함하고, 상기 제 2 연산기는 승산기를 포함하는, 장치.
  37. 제 18 항에 있어서,
    상기 소정의 이득 곡선을 저장하도록 구성된 제 1 메모리를 더 포함하고,
    상기 이득 제어부는 제 2 메모리를 포함하고,
    상기 이득 제어부는 또한 상기 제 1 메모리로부터 상기 제 2 메모리로 상기 소정의 이득 곡선을 복사하도록 구성되고,
    상기 이득 제어 신호는, 상기 제 2 메모리로부터의 상기 소정의 이득 곡선 상의 일 지점에 대응하는, 장치.
  38. 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖는 증폭기의 이득을 제어하는 방법을 수록한 컴퓨터 판독가능 매체로서,
    상기 이득 제어 방법은,
    파라미터의 값들 중 제 1 값에 대해 상기 증폭기의 이득 곡선에 관한 소정의 이득 곡선을 저장하는 단계;
    상기 파라미터의 값들 중 제 2 값의 함수로서 상기 상기 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하는 단계; 및
    상기 조정된 이득 제어 신호를 상기 증폭기에 인가하는 단계를 포함하고,
    상기 이득 곡선들 각각은 비선형이고, 상기 소정의 이득 곡선은, 상기 파라미터의 값들 중 상기 제 1 값에 대해 비선형 이득 곡선을 보상하도록 구성되는, 컴퓨터 판독가능 매체.
  39. 삭제
  40. 제 38 항에 있어서,
    상기 이득 제어 신호는, 상기 파라미터의 값들 중 상기 제 2 값에서 상기 증폭기의 비선형 이득을 보상하도록 조정되는, 컴퓨터 판독가능 매체.
  41. 제 38 항에 있어서,
    상기 파라미터는 증폭될 신호의 주파수를 포함하는, 컴퓨터 판독가능 매체.
  42. 제 38 항에 있어서,
    상기 파라미터는 상기 증폭기의 온도를 포함하는, 컴퓨터 판독가능 매체.
  43. 제 38 항에 있어서,
    상기 소정의 이득 곡선은 메모리에 저장되는, 컴퓨터 판독가능 매체.
  44. 제 43 항에 있어서,
    상기 증폭기는 수신기를 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터 출력된 전력을 추정하는 것, 및
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것을 포함하는, 컴퓨터 판독가능 매체.
  45. 제 43 항에 있어서,
    상기 증폭기는 송신기를 포함하고,
    상기 이득 제어 방법은,
    수신기를 이용하여 수신된 신호를 증폭하는 단계를 더 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터 출력된 전력을 추정하는 것, 및
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것을 포함하는, 컴퓨터 판독가능 매체.
  46. 제 43 항에 있어서,
    상기 이득 제어 신호의 조정은,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 이득 제어 신호를 조정하는 것을 포함하는, 컴퓨터 판독가능 매체.
  47. 제 43 항에 있어서,
    상기 이득 제어 신호는, 상기 소정의 이득 곡선 상의 2 개의 지점들 사이를 보간함으로써 결정되는, 컴퓨터 판독가능 매체.
  48. 제 38 항에 있어서,
    상기 증폭기의 이득 곡선들 각각은 또한 제 2 파라미터의 값에 종속하고,
    상기 소정의 이득 곡선은 또한 제 2 파라미터의 값들 중 제 1 값에 관련되고,
    상기 이득 제어 신호의 조정은,
    상기 제 2 파라미터의 값들 중 제 2 값의 함수로서 상기 이득 제어 신호를 조정하는 것을 포함하는, 컴퓨터 판독가능 매체.
  49. 제 48 항에 있어서,
    상기 파라미터는 상기 증폭기에 의해 증폭될 신호의 주파수를 포함하고, 상기 제 2 파라미터는 상기 증폭기의 온도를 포함하는, 컴퓨터 판독가능 매체.
  50. 제 48 항에 있어서,
    상기 소정의 이득 곡선은 메모리에 저장되는, 컴퓨터 판독가능 매체.
  51. 제 50 항에 있어서,
    상기 증폭기는 수신기를 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터 출력된 전력을 추정하는 것,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것,
    상기 메모리로부터 상기 어드레싱에 대응하는 상기 소정의 이득 곡선으로부터의 이득 제어 신호를 판독하는 것,
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 어드레싱을 조정하는 것, 및
    상기 제 2 파라미터의 값들 중 상기 제 2 값 및 상기 조정된 어드레싱의 함수로서 상기 메모리로부터 판독된 상기 이득 제어 신호를 조정하는 것을 더 포함하는, 컴퓨터 판독가능 매체.
  52. 제 50 항에 있어서,
    상기 증폭기는 송신기를 포함하고,
    상기 이득 제어 방법은,
    수신기를 이용하여 수신된 신호를 증폭하는 단계를 더 포함하고,
    상기 이득 제어 신호의 조정은,
    상기 수신기로부터 출력된 전력을 추정하는 것,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리를 어드레싱하는 것,
    상기 메모리로부터 상기 어드레싱에 대응하는 상기 소정의 이득 곡선으로부터의 이득 제어 신호를 판독하는 것,
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 어드레싱을 조정하는 것, 및
    상기 제 2 파라미터의 값들 중 상기 제 2 값 및 상기 조정된 어드레싱의 함수로서 상기 메모리로부터 판독된 상기 이득 제어 신호를 조정하는 것을 더 포함하는, 컴퓨터 판독가능 매체.
  53. 제 50 항에 있어서,
    상기 이득 제어 신호는, 상기 소정의 이득 곡선 상의 2 개의 지점들 사이를 보간함으로써 결정되는, 컴퓨터 판독가능 매체.
  54. 제 38 항에 있어서,
    상기 이득 제어 방법은,
    제 1 메모리로부터 제 2 메모리로 상기 소정의 이득 곡선을 복사하는 단계를 더 포함하고,
    상기 이득 제어 신호는, 상기 제 2 메모리로부터의 소정의 이득 곡선 상의 일 지점에 대응하는, 컴퓨터 판독가능 매체.
  55. 파라미터의 값에 종속하는 복수의 이득 곡선들 중 하나의 이득 곡선으로 표현된 이득을 갖고, 신호를 증폭하기 위한 증폭기 수단; 및
    파라미터의 값들 중 제 2 값의 함수로서 소정의 이득 곡선 상의 일 지점에 대응하는 이득 제어 신호를 조정하고, 또한 상기 조정된 이득 제어 신호를 상기 증폭기 수단에 인가함으로써, 상기 파라미터의 값들 중 제 1 값에 대해 상기 증폭기 수단의 이득 곡선에 관한 상기 소정의 이득 곡선으로부터 상기 증폭기 수단의 이득을 제어하기 위한 이득 제어 수단을 포함하고,
    상기 이득 곡선들 각각은 비선형이고, 상기 소정의 이득 곡선은, 상기 파라미터의 값들 중 상기 제 1 값에 대해 비선형 이득 곡선을 보상하도록 구성되는, 장치.
  56. 제 55 항에 있어서,
    상기 파라미터는, 수신된 신호의 주파수를 포함하는, 장치.
  57. 제 55 항에 있어서,
    상기 파라미터는 상기 증폭기 수단의 온도를 포함하는, 장치.
  58. 삭제
  59. 제 55 항에 있어서,
    상기 이득 제어 수단은 또한 상기 이득 제어 신호를 조정하여, 상기 파라미터의 값들 중 상기 제 2 값에서 상기 증폭기 수단의 비선형 이득을 보상하도록 구성되는, 장치.
  60. 제 55 항에 있어서,
    상기 이득 제어 수단은, 상기 소정의 이득 곡선을 저장하기 위한 메모리 수단을 포함하는, 장치.
  61. 제 60 항에 있어서,
    상기 이득 제어 수단은, 상기 이득 제어 신호를 결정하도록 상기 소정의 이득 곡선 상의 2 개의 지점들 사이를 보간하기 위한 수단을 더 포함하는, 장치.
  62. 제 60 항에 있어서,
    상기 증폭기 수단은 수신기를 포함하고,
    상기 이득 제어 수단은,
    상기 수신기로부터 출력된 전력을 추정하기 위한 수단, 및
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리 수단에 어드레싱하기 위한 수단을 더 포함하는, 장치.
  63. 제 60 항에 있어서,
    수신기를 더 포함하고,
    상기 증폭기 수단은 송신기를 포함하고,
    상기 이득 제어 수단은,
    상기 수신기로부터 출력된 전력을 추정하기 위한 수단, 및
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리 수단에 어드레싱하기 위한 수단을 더 포함하는, 장치.
  64. 제 60 항에 있어서,
    상기 이득 제어 수단은, 상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 메모리 수단으로부터의 상기 이득 제어 신호를 조정하기 위한 수단을 더 포함하는, 장치.
  65. 제 55 항에 있어서,
    상기 증폭기 수단의 이득 곡선들 각각은 또한 제 2 파라미터의 값에 종속하고,
    상기 소정의 이득 곡선은 또한 제 2 파라미터의 값들 중 제 1 값에 관련되고,
    상기 이득 제어 수단은, 상기 제 2 파라미터의 값들 중 제 2 값의 함수로서 상기 이득 제어 신호를 조정하는, 장치.
  66. 제 65 항에 있어서,
    상기 파라미터는 상기 증폭기 수단에 의해 증폭될 신호의 주파수를 포함하고, 상기 제 2 파라미터는 상기 증폭기 수단의 온도를 포함하는, 장치.
  67. 제 65 항에 있어서,
    상기 이득 제어 수단은, 상기 소정의 이득 곡선을 저장하기 위한 메모리 수단을 포함하는, 장치.
  68. 제 67 항에 있어서,
    상기 이득 제어 수단은, 상기 이득 제어 신호를 결정하도록 상기 소정의 이득 곡선 상의 2 개의 지점들 사이를 보간하기 위한 수단을 더 포함하는, 장치.
  69. 제 67 항에 있어서,
    상기 증폭기 수단은 수신기를 포함하고,
    상기 이득 제어 수단은,
    상기 수신기로부터 출력된 전력을 추정하기 위한 수단,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리 수단에 어드레싱하기 위한 수단,
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 어드레싱을 조정하기 위한 수단, 및
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수 및 상기 조정된 어드레싱의 함수로서 상기 메모리 수단으로부터의 상기 이득 제어 신호를 조정하기 위한 수단을 더 포함하는, 장치.
  70. 제 67 항에 있어서,
    수신기를 더 포함하고,
    상기 증폭기 수단은 송신기를 포함하고,
    상기 이득 제어 수단은,
    상기 수신기로부터 출력된 전력을 추정하기 위한 수단,
    상기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 메모리 수단에 어드레싱하기 위한 수단,
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 어드레싱을 조정하기 위한 수단, 및
    상기 제 2 파라미터의 값들 중 상기 제 2 값의 함수 및 상기 조정된 어드레싱의 함수로서 상기 메모리 수단으로부터의 상기 이득 제어 신호를 조정하기 위한 수단을 더 포함하는, 장치.
  71. 제 55 항에 있어서,
    상기 소정의 이득 곡선을 저장하기 위한 제 1 메모리 수단을 더 포함하고,
    상기 이득 제어 수단은,
    제 2 메모리 수단, 및
    상기 제 1 메모리 수단으로부터 상기 제 2 메모리 수단으로 상기 소정의 이득 곡선을 복사하기 위한 수단을 포함하고,
    상기 이득 제어 신호는, 상기 제 2 메모리 수단으로부터의 소정의 이득 곡선 상의 일 지점에 대응하는, 장치.
  72. 수신기 파라미터의 값에 종속하는 복수의 수신기 이득 곡선들 중 하나의 수신기 이득 곡선으로 표현된 이득을 갖는 수신기;
    송신기 파라미터의 값에 종속하는 복수의 송신기 이득 곡선들 중 하나의 송신기 이득 곡선으로 표현된 이득을 갖는 송신기; 및
    이득 제어부를 포함하고,
    상기 이득 제어부는,
    수신기 파라미터의 값들 중 제 2 값의 함수로서 소정의 수신기 이득 곡선 상의 일 지점에 대응하는 수신기 이득 제어 신호를 조정하고, 또한 상기 조정된 수신기 이득 제어 신호를 상기 수신기에 인가함으로써, 상기 수신기 파라미터의 값들 중 제 1 값에 대해 상기 수신기의 수신기 이득 곡선에 관한 상기 소정의 수신기 이득 곡선으로부터 상기 수신기의 이득을 제어하도록 구성되고,
    송신기 파라미터의 값들 중 제 2 값의 함수로서 소정의 송신기 이득 곡선 상의 일 지점에 대응하는 송신기 이득 제어 신호를 조정하고, 상기 조정된 송신기 이득 제어 신호를 상기 송신기에 인가함으로써, 상기 송신기 파라미터의 값들 중 제 1 값에 대해 상기 송신기의 송신기 이득 곡선에 관한 상기 소정의 송신기 이득 곡선으로부터 상기 송신기의 이득을 제어하도록 구성되며, 또한
    상기 수신기 이득 곡선들 및 상기 송신기 이득 곡선들 각각은 비선형이고,
    상기 소정의 수신기 이득 곡선은, 상기 수신기 파라미터의 값들 중 상기 제 1 값에 대해 비선형 수신기 이득 곡선을 보상하도록 구성되고,
    상기 소정의 송신기 이득 곡선은, 상기 송신기 파라미터의 값들 중 상기 제 1 값에 대해 비선형 송신기 이득 곡선을 보상하도록 구성되는, 장치.
  73. 제 72 항에 있어서,
    상기 수신기 파라미터는 상기 수신기에 의해 증폭될 신호의 주파수를 포함하고, 상기 송신기 파라미터는 상기 송신기에 의해 증폭될 신호의 주파수를 포함하는, 장치.
  74. 제 72 항에 있어서,
    상기 수신기 파라미터는 상기 수신기의 온도를 포함하고, 상기 송신기 파라미터는 상기 송신기의 온도를 포함하는, 장치.
  75. 삭제
  76. 제 72 항에 있어서,
    상기 이득 제어부는 또한,
    상기 수신기 이득 제어 신호를 조정하여, 상기 수신기 파라미터의 값들 중 상기 제 2 값에서 상기 수신기의 비선형 이득을 보상하도록 구성되고, 또한
    상기 송신기 이득 제어 신호를 조정하여, 상기 송신기 파라미터의 값들 중 상기 제 2 값에서 상기 송신기의 비선형 이득을 보상하도록 구성되는, 장치.
  77. 제 72 항에 있어서,
    상기 이득 제어부는,
    상기 수신기로부터 출력된 전력을 추정하도록 구성된 전력 추정기, 및
    상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선을 저장하도록 구성된 메모리를 포함하고,
    각각 상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선으로부터의 상기 수신기 이득 제어 신호 및 상기 송신기 이득 제어 신호의 조정은, 상기 추정된 전력의 함수인, 장치.
  78. 제 77 항에 있어서,
    상기 메모리는, 상기 소정의 수신기 이득 곡선을 저장하도록 구성된 수신기 메모리, 및 상기 소정의 송신기 이득 곡선을 저장하도록 구성된 송신기 메모리를 포함하는, 장치.
  79. 제 78 항에 있어서,
    상기 이득 제어부는, 상기 수신기 메모리로부터의 상기 소정의 수신기 이득 곡선 상의 2 개의 지점들로부터 상기 수신기 이득 제어 신호를 결정하도록 구성된 수신기 보간기, 및 상기 송신기 메모리로부터의 상기 소정의 송신기 이득 곡선 상의 2 개의 지점들로부터 상기 송신기 이득 제어 신호를 결정하도록 구성된 송신기 보간기를 더 포함하는, 장치.
  80. 제 72 항에 있어서,
    상기 수신기의 수신기 이득 곡선들 각각은 또한 제 2 수신기 파라미터의 값에 종속하고, 상기 소정의 수신기 이득 곡선은 또한 제 2 수신기 파라미터의 값들 중 제 1 값에 관련되고, 상기 이득 제어부는, 상기 제 2 수신기 파라미터의 값들 중 제 2 값의 함수로서 상기 수신기 이득 제어 신호를 조정하고,
    상기 송신기의 송신기 이득 곡선들 각각은 또한 제 2 송신기 파라미터의 값에 종속하고, 상기 소정의 송신기 이득 곡선은 또한 제 2 송신기 파라미터의 값들 중 제 1 값에 관련되고, 상기 이득 제어부는, 상기 제 2 송신기 파라미터의 값들 중 제 2 값의 함수로서 상기 송신기 이득 제어 신호를 조정하는, 장치.
  81. 제 80 항에 있어서,
    상기 수신기 파라미터는 상기 수신기에 의해 증폭될 신호의 주파수를 포함하고, 상기 송신기 파라미터는 상기 송신기에 의해 증폭될 신호의 주파수를 포함하고, 상기 제 2 수신기 파라미터는 상기 수신기의 온도를 포함하고, 상기 제 2 송신기 파라미터는 상기 송신기의 온도를 포함하는, 장치.
  82. 제 80 항에 있어서,
    상기 이득 제어부는, 상기 수신기로부터 출력된 전력을 추정하도록 구성된 전력 추정기, 및 상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선을 저장하도록 구성된 메모리를 포함하고, 각각 상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선으로부터의 상기 수신기 이득 제어 신호 및 상기 송신기 이득 제어 신호의 조정은, 상기 추정된 전력의 함수인, 장치.
  83. 제 82 항에 있어서,
    상기 메모리는, 상기 소정의 수신기 이득 곡선을 저장하도록 구성된 수신기 메모리, 및 상기 소정의 송신기 이득 곡선을 저장하도록 구성된 송신기 메모리를 포함하는, 장치.
  84. 제 83 항에 있어서,
    상기 이득 제어부는,
    상기 수신기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 수신기 메모리를 어드레싱하도록 구성된 제 1 연산기,
    상기 제 2 수신기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 수신기 메모리에 대한 어드레싱을 조정하도록 구성된 제 2 연산기,
    상기 제 2 수신기 파라미터의 값들 중 상기 제 2 값의 함수 및 상기 수신기 메모리에 대해 조정된 어드레싱의 함수로서 상기 수신기 메모리로부터의 상기 수신기 이득 제어 신호를 조정하도록 구성된 제 3 연산기,
    상기 송신기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 추정된 전력을 조정하여, 상기 송신기 메모리를 어드레싱하도록 구성된 제 4 연산기,
    상기 제 2 송신기 파라미터의 값들 중 상기 제 2 값의 함수로서 상기 송신기 메모리에 대한 어드레싱을 조정하도록 구성된 제 5 연산기, 및
    상기 제 2 송신기 파라미터의 값들 중 상기 제 2 값의 함수 및 상기 송신기 메모리에 대해 조정된 어드레싱의 함수로서 상기 송신기 메모리로부터의 상기 송신기 이득 제어 신호를 조정하도록 구성된 제 6 연산기를 더 포함하는, 장치.
  85. 제 84 항에 있어서,
    상기 제 1 연산기, 상기 제 3 연산기, 상기 제 4 연산기 및 상기 제 6 연산기 각각은 가산기를 포함하고, 상기 제 2 연산기 및 상기 제 5 연산기 각각은 승산기를 포함하는, 장치.
  86. 제 72 항에 있어서,
    상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선을 저장하도록 구성된 제 1 메모리를 더 포함하고,
    상기 이득 제어부는 제 2 메모리를 포함하고,
    상기 이득 제어부는 또한 상기 제 1 메모리로부터 상기 제 2 메모리로 상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선을 복사하도록 구성되고, 상기 수신기 이득 제어 신호 및 상기 송신기 이득 제어 신호 각각은, 상기 제 2 메모리로부터의 각각의 상기 소정의 수신기 이득 곡선 및 상기 소정의 송신기 이득 곡선에 대응하는, 장치.
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