KR101090773B1

KR101090773B1 - 엘이디 제조방법

Info

Publication number: KR101090773B1
Application number: KR1020100044557A
Authority: KR
Inventors: 정상곤; 이경호
Original assignee: 주식회사 맥시스
Priority date: 2010-05-12
Filing date: 2010-05-12
Publication date: 2011-12-13
Also published as: KR20110125030A

Abstract

본 발명은 엘이디 제조방법에 관한 것으로, 본 발명 엘이디 제조방법은 a) 사파이어 기판의 상부에 버퍼층, 완충층, N형 반도체층, 활성층, P형 반도체층 및 P형 패드를 순차 형성하는 단계와, b) 상기 사파이어 기판을 저면으로부터 연마하되, 상기 버퍼층이 노출되지 않도록 연마하는 단계와, c) 상기 연마된 사파이어 기판, 상기 버퍼층 및 상기 완충층을 순차 식각하여 상기 N형 반도체층을 노출시키는 단계와, d) 상기 N형 반도체층에 투명전극층을 형성하고, 그 투명전극층의 상부에 위치하는 보호층과, 상기 보호층의 일부개구부를 통해 상기 투명전극층에 접촉되는 N형 패드를 형성하는 단계와, e) 상기 P형 패드를 베이스 플레이트에 고정하고, 상기 보호층, 상기 투명전극층, 상기 N형 반도체층, 상기 활성층, 상기 P형 반도체층 및 상기 P형 패드의 일부를 하향으로 순차식각하여 소자를 분리하는 단계를 포함한다. 이와 같은 구성의 본 발명은 공정시간을 단축할 수 있으며, 풋 프린트를 줄여 생산성을 향상시킬 수 있는 효과가 있다.

Description

엘이디 제조방법{Manufacturing method for LED}

본 발명은 엘이디 제조방법에 관한 것으로, 보다 상세하게는 제조공정을 단순화 할 수 있는 엘이디 제조방법에 관한 것이다.

일반적으로, 엘이디 제조방법은 사파이어 기판의 상부에 N형 반도체층, 활성층, P형 반도체층을 순차형성하고, 다수의 엘이디 소자로 분리한 후, 사파이어 기판을 분리하는 과정이 사용된다.

종래 엘이디 제조방법 중 사파이어 기판의 분리를 용이하게 하기 위하여 사파이어와는 케미컬 리프트 오프법으로 선택적 식각이 가능한 재질의 버퍼층을 형성하는 방법이 등록특허 10-0858322호에 기재되어 있다.

즉, 금속등의 버퍼층을 사파이어 기판의 상부에 미리 형성하고, 그 버퍼층의 상부에 N형 반도체층, 활성층, P형 반도체층을 증착한 후, 버퍼층을 선택적으로 습식식각하는 케미컬 리프트 오프법으로 제거하게 된다.

그러나 케미컬 리프트 오프법으로 상기 버퍼층을 제거할 때 상대적으로 넓은 면적의 버퍼층을 모두 제거하기가 용이하지 않으며, 공정 시간이 많이 소요되는 문제점이 발생한다.

또한 종래에는 케미컬 리프트 오프 후 다시 별도의 선택적 식각공정을 사용하여 P형 전극, 반사층 및 구조지지층을 식각하여 개별 엘이디 소자를 분리해야 한다. 이때 케미컬 리프트 오프를 위한 장비와 P형 전극, 반사층 및 구조지지층을 식각하는 장비는 서로 다른 것이기 때문에 제조공정 중에 기판을 이동시켜야 하며, 풋 프린트의 증가로 인하여 생산성이 저하되는 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명이 해결하고자 하는 과제는, 풋 프린트를 줄이고 공정을 단순화할 수 있는 엘이디 제조방법을 제공함에 있다.

또한 본 발명이 해결하고자 하는 다른 과제는, 요구되는 층들을 모두 형성한 후, 식각을 이용한 1회의 소자 분리 공정만을 사용하여 다수의 엘이디 소자를 획득할 수 있게 되어, 공정을 단순화하며 제조비용을 절감할 수 있는 엘이디 제조방법을 제공함에 있다.

상기와 같은 과제를 해결하기 위한 본 발명 엘이디 제조방법은, a) 사파이어 기판의 상부에 버퍼층, 완충층, N형 반도체층, 활성층, P형 반도체층 및 P형 패드를 순차 형성하는 단계와, b) 상기 사파이어 기판을 저면으로부터 연마하되, 상기 버퍼층이 노출되지 않도록 연마하는 단계와, c) 상기 연마된 사파이어 기판, 상기 버퍼층 및 상기 완충층을 순차 식각하여 상기 N형 반도체층을 노출시키는 단계와, d) 상기 N형 반도체층에 투명전극층을 형성하고, 그 투명전극층의 상부에 위치하는 보호층과, 상기 보호층의 일부개구부를 통해 상기 투명전극층에 접촉되는 N형 패드를 형성하는 단계와, e) 상기 P형 패드를 베이스 플레이트에 고정하고, 상기 보호층, 상기 투명전극층, 상기 N형 반도체층, 상기 활성층, 상기 P형 반도체층 및 상기 P형 패드의 일부를 하향으로 순차식각하여 소자를 분리하는 단계를 포함한다

상기와 같이 구성되는 본 발명 엘이디 제조방법은 사파이어 기판을 제거하는 방법으로 사파이어 기판의 배면을 연마하여 소정두께의 사파이어 기판이 잔존하는 상태에서 식각법으로 식각하여 제거하기 때문에, 종래의 사파이어 기판과 N형 반도체층 사이의 버퍼층을 선택적으로 식각하는 방법에 비하여 공정시간을 단축할 수 있으며, 풋 프린트를 줄여 생산성을 향상시킬 수 있는 효과가 있다.

또한 본 발명 엘이디 제조방법은 사파이어 기판을 먼저 제거한 상태로 각 개별 엘이디 소자를 1회의 소자분리공정을 통해 분리할 수 있어, 공정을 단순화하고 제조비용을 절감할 수 있는 효과가 있다.

도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 엘이디의 제조공정 수순 단면도이다.
도 7은 본 발명의 바람직한 실시예에 따른 엘이디 제조방법에 따라 제조된 엘이디 소자의 일실시 구성도이다.

이하, 상기와 같이 구성되는 본 발명 엘이디 제조방법의 구성과 작용을 첨부한 도면을 참조하여 상세히 설명한다.

도 1 내지 도 6은 각각 본 발명의 바람직한 실시예에 따른 엘이디 제조공정 수순단면도이다.

도 1 내지 도 6을 각각 참조하면 본 발명의 바람직한 실시예에 따른 엘이디 제조방법은, 사파이어 기판(10) 상에 버퍼층(20), 완충층(30)을 증착한 후, 그 완충층(30) 상에 N형 반도체층(40), 활성층(50) 및 P형 반도체층(60)을 순차적으로 증착한 후, P형 패드(70)를 형성하는 제1단계(도 1)와, 상기 P형 패드의 상부에 보호막(80)을 부착하고 상기 사파이어 기판(10)을 저면으로부터 연마하여 10 내지 150㎛ 두께의 사파이어 기판(10)을 잔존시킨 후, 상기 보호막(80)을 제거하는 제2단계(도 2)와, 상기 제2단계의 결과물을 상하 역전되도록 뒤집는 제3단계(도 3)와, 상기 상면에 위치하는 상기 잔존하는 사파이어 기판(10)과 그 하부의 버퍼층(20) 및 완충층(30)을 순차적으로 제거하여 N형 반도체층(40)을 노출시키는 제4단계(도 4)와, 상기 노출된 N형 반도체층(40)의 상부에 투명전극층(90)을 형성한 후, 그 투명전극층(90)의 일부에 금속층을 증착하고 사진식각공정으로 패터닝하여 그 투명전극층(90)의 일부에 접하는 N형 패드(91)를 형성한 후, 상기 투명전극층(90)의 상부에 보호층(92)을 성장시키는 제5단계(도 5)와, 상기 제5단계의 결과물을 베이스 플레이트(100)에 상기 P형 패드(70)가 접하도록 고정한 상태에서 상기 보호층(91)으로부터 상기 P형 패드(70)까지 식각을 이용한 소자분리공정을 통해 식각하여 개별 엘이디 소자를 분리하는 제6단계(도 6)를 포함한다.

이하, 상기와 같이 구성되는 본 발명의 바람직한 실시예에 따른 엘이디 제조방법의 구성과 작용을 보다 상세히 설명한다.

먼저, 도 1에 도시한 바와 같이 제1단계에서는 2" 직경인 경우 430㎛로 규격화된 사파이어 기판(10)의 상부에 AlN을 MOCVD법으로 증착하여 버퍼층(20)을 형성한다. 이때 버퍼층(20)의 두께는 250 내지 350Å의 두께로 한다. 상기 버퍼층(20)의 두께 제한은 350Å을 초과하는 경우 이후의 제거 과정의 시간이 지연되며, 250Å 미만에서는 이후에 상세히 설명할 사파이어 기판(10)의 제거과정의 안정성이 저하될 수 있다.

그 다음, 상기 버퍼층(20)의 상부에 완충층(30)을 증착한다. 상기 완충층(30)의 역할은 AlN인 버퍼층(20)의 상부에 직접 N형 반도체층(40)을 증착하는 경우 두 층의 격자상수의 차이에 의해 증착이 잘 이루어지지 않을 수 있으며, 특히 크랙이 발생할 수 있기 때문에 도핑이 되지 않은 GaN을 증착하여 두 층의 격자상수와 무관한 증착이 이루어질 수 있도록 하는 역할을 한다.

상기 완충층(30)의 두께는 약 0.5㎛로 증착하는 것이 바람직하다.

그 다음, N형 반도체층(40)을 그 완충층(30) 상에 증착하고, 연속적으로 InGaN/GaN을 증착하여 활성층(50)을 형성한다. 그 다음 활성층(50)의 상부에 P형 반도체층(60)을 증착한다. 상기 P형 반도체층(60)은 알려진 바와 같이 고농도 P형, 저농도 P형, P형 AlGaN층을 포함하는 다층의 구조일 수 있다.

그 다음, 상기 P형 반도체층(60)의 상부에 전극으로 작용하는 P형 패드(70)를 형성한다. 상기 P형 패드(70)는 접촉저항의 감소를 위하여 Ni/Au층을 경계층으로 하는 금속층일 수 있으며, P형 패드(70)는 다른 구조들을 견고하게 지지하는 지지층의 역할도 함께 수행한다.

그 다음, 도 2에 도시한 바와 같이 제2단계에서는, 상기 P형 패드(70)의 상부에 보호막(80)을 부착하고 상기 사파이어 기판(10)을 저면으로부터 연마하여 소정 두께의 사파이어 기판(10)이 잔존하도록 한다.

상기 보호막(80)은 접착성분의 잘 남지않고, 제거가 용이한 접착성 테이프 또는 송진이며, 연마과정에서 상기 제1단계의 결과물의 파손을 방지함과 아울러 그 P형 패드(70)가 연마시 발생하는 파티클에 의해 오염되는 것을 방지하기 위한 것이다.

상기 보호막(80)을 접착한 상태에서 사파이어 기판(10)의 저면측으로부터 연마를 실시하고, 잔존하는 사파이어 기판(10)의 두께가 10 내지 150㎛의 범위에 있을 때 연마를 중단한다.

두께가 10㎛ 미만인 경우 공정여유도가 없어 N형 반도체층(40)을 손상시킬 수 있으며, 150㎛를 초과하는 경우 이후의 공정에서 사파이어 기판(10)을 제거하는데 소요되는 시간이 많이 걸릴 수 있다.

상기 연마를 통해 사파이어 기판(10)을 연마하여 잔류하는 사파이어 기판(10)의 식각 제거가 용이하도록 할 수 있으며, 이때의 연마는 사파이어 기판(10)의 저면 전체에서 이루어지기 때문에 상대적으로 공정시간을 단축할 수 있게 된다.

그 다음, 상기 보호막(80)을 제거한다.

그 다음, 도 3에 도시한 바와 같이 제3단계에서는 상기 연마되어 두께가 얇아진 사파이어 기판(10)이 상측이 되도록 상기 제2단계의 공정 결과물을 뒤집는다.

그 다음, 도 4에 도시한 바와 같이 제4단계에서는 상기 연마로 잔존하는 사파이어 기판(10)을 식각하여 제거한다. 이때의 식각은 ICP(Inductively Coupled Plasma) 식각장치를 사용하며, 식각종료점 검출법(end point detect)을 사용하여 그 하부의 버퍼층(20)이 노출될 때까지 식각한다.

그 다음, 버퍼층(20)과 그 하부의 완충층(30)을 모두 제거한다. 이때 역시 식각종료점 검출법을 사용하여 정확하게 해당 층을 삭제할 수 있게 된다.

이와 같이 상기 사파이어 기판(10)의 제거와 버퍼층(20) 및 완충층(30)의 제거는 동일한 장비에서 이루어질 수 있으며, 그 식각면이 저면으로 종래의 측면 식각에 의한 리프트 오프법에 비하여 식각에 필요한 시간을 대폭 줄일 수 있게 된다.

그 다음, 도 5에 도시한 바와 같이 제5단계에서는, 상기 제4단계의 결과로 노출되는 N형 반도체층(40)의 상부에 ITO를 증착하여 투명전극층(90)을 형성한 후, 그 투명전극층(90)의 상부에 금속층을 증착한 후, 포토레지스트의 도포, 노광 및 현상하여 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴을 식각 마스크로 사용하는 식각공정으로 그 금속층을 식각하여 상기 투명전극층(90)의 상부 일부에 접하는 N형 패드(91)를 형성한다.

그 다음, N형 패드(91)는 접촉저항을 줄이기 위해 Ti/Al을 성분으로 하는 중간층을 포함하는 금속층으로 할 수 있으며, 어닐링 공정을 통해 중간층을 활성화한다.

그 다음, 상기 구조의 상부에 실리콘 산화막을 증착한 후, 상기 N형 패드(91)를 노출시켜, 상기 투명전극층(90)의 상부에만 위치하는 보호층(92)을 형성한다.

상기의 예에서는 N형 패드(91)를 먼저 형성하고, 보호층(92)을 형성하는 것으로 설명하였으나, 보호층(92)을 먼저 형성하고, N형 패드(91)를 후에 형성하여도 그 결과는 동일하다.

그 다음, 도 6에 도시한 바와 같이 제6단계에서는, 상기 제5단계의 결과물을 베이스 플레이트(100)에 고정한다. 상기 베이스 플레이트(100)는 절연체의 표면에 도전성의 배선패턴이 마련된 것일 수 있으며, 상기 P형 패드(70)가 그 베이스 플레이트(100)의 도전성 배선패턴에 접촉되도록 고정한다. 상기 베이스 플레이트(100)는 이후에 LED의 동작중에 발생하는 열을 방출하는 역할도 할 수 있다.

그 다음, 상기 보호층(92), 투명전극(90), N형 반도체층(40), 활성층(50), P형 반도체층(60) 및 P형 패드(70)의 일부를 순차적으로 식각하여, 개별 엘이디 소자를 분리하게 된다.

이때의 식각공정은 레이저 커팅 또는 ICP 식각을 통해 할 수 있으며, 상기한 바와 같이 1회의 식각을 이용한 분리공정을 통해 개별 엘이디 소자를 분리하여 획득할 수 있게 된다.

이와 같이 제조된 본 발명의 바람직한 실시예의 엘이디 제조방법을 통해 제조된 엘이디 소자는 패키지를 수행할 때에도 보다 용이하게 패키징 될 수 있다.

도 7은 본 발명의 바람직한 실시예에 따른 엘이디 제조방법에 따라 제조된 엘이디 소자의 일실시 구성도이다.

도 7을 참조하면 하나의 와이어(W)가 상기 베이스 플레이트(100)의 배선패턴(도면 미도시)과 상기 N형 패드(91)에 본딩되어 있으며, P형 패드(70)는 그 베이스 플레이트(100)의 배선패턴에 직접 연결된 구조가 된다.

따라서 패키지 공정에서 와이어 본딩이 보다 용이하게 되며, 공정 시간을 단축할 수 있게 된다.

전술한 바와 같이 본 발명에 따른 엘이디 제조방법에 대하여 바람직한 실시예를 들어 상세히 설명하였지만, 본 발명은 전술한 실시예들에 한정되는 것이 아니고, 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.

10:사파이어 기판 20:버퍼층
30:완충층 40:N형 반도체층
50:활성층 60:P형 반도체층
70:P형 패드 80:보호막
90:투명전극층 91:N형 패드
92:보호층

Claims

a) 사파이어 기판의 상부에 버퍼층, 완충층, N형 반도체층, 활성층, P형 반도체층 및 P형 패드를 순차 형성하는 단계;
b) 상기 사파이어 기판을 저면으로부터 연마하되, 상기 버퍼층이 노출되지 않도록 연마하는 단계;
c) 상기 연마된 사파이어 기판, 상기 버퍼층 및 상기 완충층을 순차 식각하여 상기 N형 반도체층을 노출시키는 단계;
d) 상기 N형 반도체층에 투명전극층을 형성하고, 그 투명전극층의 상부에 위치하는 보호층과, 상기 보호층의 일부개구부를 통해 상기 투명전극층에 접촉되는 N형 패드를 형성하는 단계; 및
e) 상기 P형 패드를 베이스 플레이트에 고정하고, 상기 보호층, 상기 투명전극층, 상기 N형 반도체층, 상기 활성층, 상기 P형 반도체층 및 상기 P형 패드의 일부를 하향으로 순차식각하여 소자를 분리하는 단계를 포함하는 엘이디 제조방법.
제1항에 있어서,
상기 b) 단계는,
상기 사파이어 기판의 두께가 10 내지 150㎛가 되도록 연마하는 것을 특징으로 하는 엘이디 제조방법.
제1항 또는 제2항에 있어서,
상기 b) 단계는,
상기 P형 패드의 상면 전체에 보호막을 붙인 상태에서, 상기 사파이어 기판을 연마하는 것을 특징으로 하는 엘이디 제조방법.
제1항 또는 제2항에 있어서,
상기 베이스 플레이트는,
절연체 상에 도전성 배선패턴이 마련된 것이며, 그 도전성 배선패턴의 일부에 상기 P형 패드가 접촉되도록 고정되고, 상기 e) 단계를 수행 후, 하나의 와이어로 상기 도전성 배선패턴의 다른 일부와 상기 N형 패드를 연결하는 단계를 더 포함하는 것을 특징으로 하는 엘이디 제조방법.
제1항 또는 제2항에 있어서,
상기 P형 패드는 다른 층들을 지지하는 구조지지층으로 사용되며,
상기 베이스 플레이트는 방열판인 것을 특징으로 하는 엘이디 제조방법.