KR101087778B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 수직형 필라를 형성하고, 전체 상부에 층간절연막을 형성하고, 상기 층간절연막에 이온주입을 수행하여 고밀도의 막질층을 형성한 후, 상기 고밀도의 막질층을 식각정지막으로 상기 층간절연막을 식각함으로써, 버티컬 게이트 형성 공정 과정에서 하드마스크층의 손실을 최소화하여 버티컬 게이트 특성의 저하를 방지한다.In the method of forming a semiconductor device of the present invention, a vertical pillar is formed, an interlayer insulating film is formed over the entire layer, ion implantation is performed on the interlayer insulating film to form a high-density film layer, and then the high-density film layer is etched. By etching the interlayer insulating layer with the stop layer, the loss of the hard mask layer is minimized during the vertical gate forming process to prevent degradation of the vertical gate characteristics.

버티컬 게이트, 층간절연막 이온주입 Vertical gate, interlayer dielectric ion implantation

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}Method for forming semiconductor device

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 버티컬 게이트의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a vertical gate.

반도체 소자의 집적도가 향상되면서 한정된 영역에 더 많은 소자를 형성하기 위하여 트랜지스터 크기가 감소되면서 트랜지스터의 채널 길이가 감소되고 있다. 트랜지스터의 채널 길이가 감소됨에 따라 단채널 효과(short channel effect: SCE)와 같은 영향으로 인하여 반도체 소자가 정상적으로 구동되지 못하는 문제점을 해결하기 위하여 상대적으로 채널 길이를 연장하도록 채널 영역에 그루브(groove)를 형성하거나 트랜지스터를 수직형 구조로 형성하는 수직형 트랜지스터 기술이 개발되었다.As the degree of integration of semiconductor devices improves, the channel length of the transistors decreases as the transistor size decreases to form more devices in a limited region. As the channel length of the transistor decreases, grooves are formed in the channel region to extend the channel length relatively to solve the problem that the semiconductor device does not operate normally due to an effect such as a short channel effect (SCE). Vertical transistor technology has been developed to form or form a transistor in a vertical structure.

수직형 트랜지스터는 한정된 영역에 기가 비트(giga bit) 수준의 트랜지스터를 집적하는데 적합하도록 수평형 채널 구조에서 수직형 채널 구조를 가지며 수직형 채널 구조를 둘러싸는 써라운딩 게이트(surrounding gate) 전극 구조를 포함한다. 이러한 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있기 때문에 단채널 효과와 같은 문제점을 해결하는데 매우 효과적이며, 특히 써라운딩 게이트는 제어력(gate controllability)을 극대화할 수 있어 단채널 효과 뿐만 아니라 전류가 흐르는 면적이 가장 넓어 우수한 전류 특성을 제공할 수 있다. Vertical transistors include a surrounding gate electrode structure with a vertical channel structure in a horizontal channel structure and suitable for integrating a giga bit level transistor in a confined region and surrounding the vertical channel structure. do. Such vertical transistors are very effective in solving problems such as short channel effects because they can maintain a constant channel length even when the device area is reduced. In particular, the rounding gate can maximize gate controllability, so that not only short channel effects The area through which the current flows is the widest to provide excellent current characteristics.

한정된 영역에 집적도를 증가시키기 위하여 수직형 트랜지스터는 높은 종횡비(high aspect ratio)를 갖는 가늘고 긴 구조가 요구되기 때문에 반도체 기판 내에 한정되는 필라(pillar)를 포함한다. In order to increase the degree of integration in a limited area, vertical transistors include pillars that are confined within a semiconductor substrate because a long and elongated structure with a high aspect ratio is required.

도 1a 내지 도 1h는 종래 기술에 따른 수직형 트랜지스터의 형성 방법을 나타낸 단면도이다. 1A to 1H are cross-sectional views illustrating a method of forming a vertical transistor according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 패드산화막(12) 및 하드마스크층(14)을 형성한 후, 하드마스크층(14) 상에 활성영역을 정의하는 마스크를 이용한 사진 식각 공정 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 하드마스크층(14), 패드산화막(12) 및 반도체 기판(10)을 식각하여 수직형 필라를 형성한다. As shown in FIG. 1A, after the pad oxide layer 12 and the hard mask layer 14 are formed on the semiconductor substrate 10, photolithography using a mask defining an active region on the hard mask layer 14 is performed. After forming the process photoresist pattern (not shown), a vertical pillar is formed by etching the hard mask layer 14, the pad oxide layer 12, and the semiconductor substrate 10 using the photoresist pattern (not shown) as an etch mask.

도 1b 및 도 1c에 도시된 바와 같이, 전체 상부에 게이트 산화막(16) 및 게이트 전극(18)을 형성한다(도 1b). 그 다음, 게이트 전극(18)에 에치백 공정을 수행하여 필라 사이의 게이트 전극(18) 및 필라 상부의 게이트 전극(18)을 제거한다. 그리고, 수직형 필라 사이의 반도체 기판(10)에 불순물을 주입하여 비트라인 불순물 영역(20)을 형성한다(도 1c). As shown in Figs. 1B and 1C, a gate oxide film 16 and a gate electrode 18 are formed over the entirety (Fig. 1B). Next, an etch back process is performed on the gate electrode 18 to remove the gate electrode 18 between the pillars and the gate electrode 18 on the pillars. An impurity is implanted into the semiconductor substrate 10 between the vertical pillars to form the bit line impurity region 20 (FIG. 1C).

도 1d 및 도 1e에 도시된 바와 같이, 전체 상부에 층간절연막(22)을 형성한 후, 수직형 필라 사이를 매립하는 층간절연막(22)을 형성한 후, 적정 높이까지 층간절연막(22)에 평탄화 식각 공정을 수행한다(도 1d). 그 다음, 층간절연막(22)에 에치백 공정을 수행하여 소정 두께만 남겨지도록 층간절연막(22)을 식각한다(도 1e). 이때, 상술한 층간절연막(22)에 에치백 공정을 수행하는 과정에서 'A'와 같이 필라 상부의 게이트 산화막(16)이 함께 제거되면서, 하드마스크층(14)이 제거되는 문제가 발생하게 된다. As shown in FIGS. 1D and 1E, after the interlayer insulating film 22 is formed over the entirety, the interlayer insulating film 22 for filling the vertical pillars is formed, and then the interlayer insulating film 22 is formed to an appropriate height. A planar etching process is performed (FIG. 1D). Then, the interlayer insulating film 22 is etched back to etch the interlayer insulating film 22 so that only a predetermined thickness is left (FIG. 1E). At this time, in the process of performing the etch back process on the interlayer insulating film 22 described above, as the gate oxide film 16 on the pillar is removed together, the hard mask layer 14 may be removed. .

도 1f 내지 도 1h에 도시된 바와 같이, 층간절연막(22)이 식각되면서 노출된 게이트 전극(18)을 제거한다(도 1f). 그 다음, 전체 상부에 질화막 스페이서(24)을 형성한 후(도 1g), 게이트 산화막(16) 측벽에만 남도록 스페이서(24)를 식각한다. 이후, 도시되지는 않았지만, 게이트 전극(18)의 사이의 반도체 기판(10)을 식각하여 분리된 매립 비트라인(Buried bitline,BBL)을 형성한다. As illustrated in FIGS. 1F to 1H, the gate electrode 18 exposed while the interlayer insulating layer 22 is etched is removed (FIG. 1F). Then, after forming the nitride film spacer 24 on the entire upper portion (Fig. 1G), the spacer 24 is etched so as to remain only on the sidewall of the gate oxide film 16. Subsequently, although not shown, the semiconductor substrate 10 is etched between the gate electrodes 18 to form a separate buried bitline BBL.

이때, 버티컬 게이트, 매립 비트라인, 다마신 워드라인 형성 공정을 거치면서 하드마스크층(14)은 식각방지막 역할을 하게 되는데 중간공정에서 층간절연막(22)을 에치백 하는 과정에서 하드마스크층(14)이 노출되게 되어 손실되는 양이 많아 최종 다마신 워드라인 공정에서는 잔존하는 하드마스크층(14)이 없어지게 되어, 하부의 패드산화막(12) 뿐만 아니라 수직형 필라(10) 상부까지 손실을 주게 된다. 이와 같이 수직형 필라(10) 상부의 손실은 후속 버티컬 게이트의 드레인 정션에 영향을 주어 버티컬 게이트 특성 열화를 야기시키는 문제가 있다. 더욱이, 층간절연막(22)의 에치백 공정은 건식 식각으로 이루어지기 때문에 하드마스크층(14)의 손실을 더욱 크게 하는 문제가 있다. At this time, the hard mask layer 14 serves as an etch stop layer through the vertical gate, the buried bit line, and the damascene word line forming process. In the intermediate process, the hard mask layer 14 is etched back. ) Is exposed and the amount of loss is high, so that the remaining hard mask layer 14 disappears in the final damascene word line process, which causes not only the pad oxide layer 12 but also the upper part of the vertical pillar 10. do. As such, the loss of the upper portion of the vertical pillar 10 affects the drain junction of the subsequent vertical gate, causing the degradation of the vertical gate characteristic. Furthermore, since the etch back process of the interlayer insulating film 22 is performed by dry etching, there is a problem that the loss of the hard mask layer 14 is further increased.

본 발명은 버티컬 게이트 형성 공정 과정에서 하드마스크층이 손실되어 버티컬 게이트 특성을 열화시키는 문제를 해결하고자 한다.The present invention is to solve the problem that the hard mask layer is lost during the vertical gate formation process to degrade the vertical gate characteristics.

본 발명의 반도체 소자의 형성 방법은 수직형 필라를 형성하는 단계와 전체 상부에 층간절연막을 형성하는 단계와 상기 층간절연막에 이온주입을 수행하여 고밀도의 막질층을 형성하는 단계 및 상기 고밀도의 막질층을 식각정지막으로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.The method of forming a semiconductor device of the present invention comprises the steps of forming a vertical pillar, forming an interlayer insulating film over the whole, and performing ion implantation into the interlayer insulating film to form a high density film layer and the high density film layer And etching the interlayer dielectric layer with an etch stop layer.

이때, 상기 수직형 필라를 형성하는 단계는 반도체 기판 상에 패드 절연막 및 하드마스크층을 형성하는 단계와 상기 하드마스크층 상에 활성영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 패드 절연막 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the vertical pillar may include forming a pad insulating film and a hard mask layer on a semiconductor substrate, forming a photoresist pattern defining an active region on the hard mask layer, and etching the photoresist pattern. And etching the hard mask layer, the pad insulating layer, and the semiconductor substrate.

또한, 상기 수직형 필라를 형성하는 단계 이후 전체 상부에 절연막 및 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming an insulating film and a conductive film on the entire upper portion after the forming of the vertical pillars.

그리고, 상기 도전막을 형성하는 단계 이후 상기 도전막에 에치백을 수행하는 것을 특징으로 한다.In addition, after the forming of the conductive film, the conductive film is etched back.

이때, 상기 도전막에 에치백을 수행하는 단계 이후 상기 반도체 기판 상에 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.In this case, the method may further include performing ion implantation on the semiconductor substrate after performing the etch back on the conductive film.

또한, 상기 고밀도의 막질층을 형성하는 단계는 상기 층간절연막 상에 질소를 이온주입하는 단계 및 전체에 어닐공정을 수행하는 단계를 포함하는 것을 특징으로 한다.The forming of the high density film layer may include implanting nitrogen into the interlayer insulating layer and performing an annealing process on the entire layer.

그리고, 상기 층간절연막을 식각하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.The etching of the interlayer insulating layer may be performed by wet etching.

이때, 상기 층간절연막을 식각하는 단계는 상기 층간절연막과 상기 고밀도의 막질층의 식각선택비를 이용하여 식각하는 것을 특징으로 한다.In this case, the etching of the interlayer dielectric layer may be performed by using an etching selectivity between the interlayer dielectric layer and the high density film layer.

그리고, 상기 층간절연막을 식각하는 단계 이후 상기 식각된 층간절연막 상부로 돌출된 상기 수직형 필라의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming spacers on sidewalls of the vertical pillars protruding from the etched interlayer insulating layer after the etching of the interlayer insulating layer.

또한, 상기 스페이서를 형성하는 단계는 전체 상부에 스페이서 절연막을 형성하는 단계 및 상기 수직형 필라의 상부 및 상기 고밀도의 막질층 상부의 상기 스페이서 절연막을 식각함과 동시에 상기 고밀도의 막질층을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the spacer may include forming a spacer insulating film on the entire upper portion and etching the spacer insulating film on the upper portion of the vertical pillar and the upper dense film layer and simultaneously removing the high density film layer. Characterized in that it comprises a.

본 발명은 버티컬 게이트 형성 공정 과정에서 하드마스크층의 손실을 최소로 감소시켜 버티컬 게이트 특성의 저하를 방지하는 효과를 제공한다.The present invention provides an effect of minimizing the loss of the hard mask layer during the vertical gate forming process to prevent degradation of the vertical gate characteristics.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 2A to 2J are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 패드산화막(102) 및 하드마스크층(104)을 형성한 후, 하드마스크층(104) 상에 활성영역을 정의하는 마스크를 이용한 사진 식각 공정 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 하드마스크층(104), 패드산화막(102) 및 반도체 기판(100)을 식각하여 수직형 필라를 형성한다. 이때, 하드마스크층(104)은 질화막인 것이 바람직하다. As shown in FIG. 2A, after the pad oxide layer 102 and the hard mask layer 104 are formed on the semiconductor substrate 100, photolithography using a mask defining an active region on the hard mask layer 104 is performed. After forming the process photoresist pattern (not shown), a vertical pillar is formed by etching the hard mask layer 104, the pad oxide film 102, and the semiconductor substrate 100 using the photoresist pattern (not shown) as an etch mask. At this time, the hard mask layer 104 is preferably a nitride film.

도 2b 및 도 2c에 도시된 바와 같이, 전체 상부에 게이트 산화막(106) 및 게이트 전극(108)을 형성한다(도 2b). 그 다음, 게이트 전극(108)에 에치백 공정을 수행하여 필라 사이의 게이트 전극(108) 및 필라 상부의 게이트 전극(108)을 제거한다. 그리고, 수직형 필라 사이의 반도체 기판(100)에 불순물을 주입하여 비트라인 불순물 영역(110)을 형성한다(도 2c). As shown in Figs. 2B and 2C, the gate oxide film 106 and the gate electrode 108 are formed on the whole (Fig. 2B). Next, the gate electrode 108 is etched back to remove the gate electrode 108 between the pillars and the gate electrode 108 on the pillars. The impurity is implanted into the semiconductor substrate 100 between the vertical pillars to form the bit line impurity region 110 (FIG. 2C).

도 2d에 도시된 바와 같이, 전체 상부에 층간절연막(112)을 형성한 후, 수직형 필라 사이를 매립하는 층간절연막(112)을 형성한 후, 적정 높이까지 층간절연막(112)에 평탄화 식각 공정을 수행한다. As shown in FIG. 2D, after the interlayer insulating film 112 is formed over the entire surface, the interlayer insulating film 112 is formed to fill the vertical pillars, and then the planarization etching process is performed on the interlayer insulating film 112 to an appropriate height. Do this.

도 2e 및 도 2f에 도시된 바와 같이, 층간절연막(112) 상부에 질소(nitrogen)를 이온주입(114)하여 고밀도의 막질층(116)을 형성한다. 여기서, 이온주입(114)되는 물질은 반드시 질소에 한정되는 것이 아니라, 층간절연막(112)과 식각선택비를 가질 수 있는 물질이면 사용가능하다. 이때, 이온주입의 깊이는 버티 컬 게이트의 채널 길이에 따라 조절 가능하다. 또한, 이온주입(114)은 어닐공정을 수행하기 이전에 수행되도록 하는 것이 바람직하다. 고밀도의 막질층(116)은 이온주입(114)을 통해서 다공의 물질인 층간절연막(112) 내 소정 깊이에 주입된 질소들에 의해 후속 어닐 공정을 통하여 N-rich SiO2(SiON)으로 변화된다. 즉, 층간절연막(112)은 후속 어닐 공정을 통하여 수소(H)가 제거되면서, 산소(O)가 들어가 SiO2가 되고, 층간절연막(112)내에 형성된 고밀도의 막질층(116)은 SiON이 된다. 결국, 이온주입(114) 및 이온주입(114) 후 수행되는 어닐공정을 통하여 층간절연막(112) 내에 층간절연막(112)과 상이한 식각선택비를 갖는 고밀도의 막질층(116)을 형성할 수 있다. 따라서, 고밀도의 막질층(116)은 후속 공정에서 수행되는 층간절연막(112)의 제거 공정에서 식각 정지막의 역할을 하여 층간절연막(112)이 균일하게 제거되도록 한다.As shown in FIGS. 2E and 2F, nitrogen is implanted 114 over the interlayer insulating film 112 to form a high-density film layer 116. Here, the material implanted with the ion implantation 114 is not necessarily limited to nitrogen, and may be used as long as the material can have an etching selectivity with the interlayer insulating film 112. At this time, the depth of the ion implantation can be adjusted according to the channel length of the vertical gate. In addition, the ion implantation 114 is preferably to be performed before performing the annealing process. The high-density film layer 116 is changed into N-rich SiO 2 (SiON) through a subsequent annealing process by nitrogen implanted at a predetermined depth in the interlayer insulating film 112, which is a porous material, through the ion implantation 114. That is, the hydrogen insulating layer (H) is removed through the subsequent annealing process, oxygen (O) enters SiO 2, and the high-density film layer 116 formed in the interlayer insulating film 112 becomes SiON. As a result, a high density film layer 116 having an etching selectivity different from that of the interlayer insulating layer 112 may be formed in the interlayer insulating layer 112 through the annealing process performed after the ion implantation 114 and the ion implantation 114. . Therefore, the high-density film layer 116 serves as an etch stop film in the removal process of the interlayer insulating film 112 performed in a subsequent process so that the interlayer insulating film 112 is uniformly removed.

도 2g에 도시된 바와 같이, 고밀도의 막질층(116)을 식각정지막으로 층간절연막(112)을 식각한다. 이때, 층간절연막(112)의 식각은 습식식각인 것이 바람직하다. 종래에서는 층간절연막(112)을 건식식각으로 식각하여 층간절연막(112)이 균일하게 식각되도록 하는 반면 하드마스크층 또한 식각되도록 하는 문제를 유발하였지만, 본 발명에서는 층간절연막(112)과 하드마스크층(104)과의 식각선택비를 이용한 습식식각을 이용하여 층간절연막(112)을 식각함으로써 하드마스크층(104)이 손실되는 문제를 근본적으로 방지할 수 있다. 더욱이, 층간절연막(112)이 습식 식각을 통하여 제거될 때, 습식 식각의 특성상 균일하게 층간절연막(112)의 제거가 어려운 문제를 해결하도록 층간절연막(112) 내에 형성된 고밀도의 막질층(116)을 식각마스 크로 식각함으로써 층간절연막(112)이 균일하게 식각되도록 할 수 있다.As shown in FIG. 2G, the interlayer insulating layer 112 is etched using the dense film layer 116 as an etch stop film. At this time, the etching of the interlayer insulating film 112 is preferably wet etching. In the related art, the interlayer insulating layer 112 is etched by dry etching to cause the interlayer insulating layer 112 to be uniformly etched while the hard mask layer is also etched. However, in the present invention, the interlayer insulating layer 112 and the hard mask layer ( By etching the interlayer insulating layer 112 using wet etching using an etching selectivity with 104, it is possible to fundamentally prevent the loss of the hard mask layer 104. Furthermore, when the interlayer insulating film 112 is removed through wet etching, the high-density film layer 116 formed in the interlayer insulating film 112 is solved to solve the problem that the removal of the interlayer insulating film 112 is difficult due to the characteristics of the wet etching. By etching with the etching mask, the interlayer insulating layer 112 may be uniformly etched.

도 2h 내지 도 2j에 도시된 바와 같이, 층간절연막(112)이 식각되면서 노출된 게이트 전극(108)을 제거한다(도 2h). 그 다음, 전체 상부에 질화막 스페이서(118)을 형성한 후(도 2i), 수직형 필라, 패드산화막(102) 및 하드마스크층(104)의 측벽에만 남도록 스페이서(118)을 식각한다. 이 과정에서 고밀도의 막질층(116)도 함께 제거된다. 이후, 도시되지는 않았지만, 게이트 전극(108)의 사이의 반도체 기판(100)을 식각하여 분리된 매립 비트라인(Buried bitline,BBL)을 형성한다. As shown in FIGS. 2H to 2J, the gate electrode 108 exposed while the interlayer insulating layer 112 is etched is removed (FIG. 2H). Next, after the nitride spacer 118 is formed over the entire surface (FIG. 2I), the spacer 118 is etched so as to remain only on the sidewalls of the vertical pillars, the pad oxide layer 102, and the hard mask layer 104. In this process, the high density film layer 116 is also removed. Subsequently, although not shown, the semiconductor substrate 100 is etched between the gate electrodes 108 to form a separate buried bitline BBL.

상술한 바와 같이 본 발명은 버티컬 게이트의 형성 과정에서 버티컬 게이트 전극을 형성하는 과정인 층간절연막을 식각하는 과정에서 종래에 하드마스크층이 노출되어 손실되는 문제를 해결하기 위하여 층간절연막을 하드마스크층과의 식각선택비를 이용하여 식각하는 습식식각을 이용함으로써 하드마스크층이 손실되는 문제를 근본적으로 해결할 수 있다. 또한, 층간절연막을 습식식각으로 식각하는 과정에서 유발되는 문제를 층간절연막에 이온주입을 수행한 후 어닐하여 고밀도 막질층을 형성함으로써 해결하여 습식식각으로 용이하게 층간절연막을 제거하도록 하여 버티컬 게이트의 특성이 저하되는 문제를 해결할 수 있다.As described above, in order to solve the problem that the hard mask layer is conventionally exposed and lost in the process of etching the interlayer insulating film, which is a process of forming the vertical gate electrode in the process of forming the vertical gate, the interlayer insulating film is formed of the hard mask layer and the hard mask layer. By using wet etching using the etching selectivity of, the problem of loss of the hard mask layer can be fundamentally solved. In addition, the problem caused by the etching of the interlayer insulating film by wet etching is solved by performing ion implantation into the interlayer insulating film and then annealed to form a high-density film layer so that the interlayer insulating film can be easily removed by wet etching. This deterioration problem can be solved.

도 1a 내지 도 1h는 종래 기술에 따른 수직형 트랜지스터의 형성 방법을 나타낸 단면도.1A to 1H are cross-sectional views illustrating a method of forming a vertical transistor according to the prior art.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도. 2A to 2J are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

Claims (10)

수직형 필라를 형성하는 단계;Forming a vertical pillar; 전체 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film over the whole; 상기 층간절연막에 이온주입을 수행하여 고밀도의 막질층을 형성하는 단계; 및Performing ion implantation into the interlayer insulating film to form a high density film layer; And 상기 고밀도의 막질층을 식각정지막으로 상기 층간절연막을 식각하는 단계를 포함하되,Etching the interlayer dielectric layer using the high density film layer as an etch stop layer; 상기 수직형 필라를 형성하는 단계는Forming the vertical pillar is 반도체 기판 상에 패드 절연막 및 하드마스크층을 형성하는 단계;Forming a pad insulating film and a hard mask layer on the semiconductor substrate; 상기 하드마스크층 상에 활성영역을 정의하는 감광막 패턴을 형성하는 단계; 및Forming a photoresist pattern defining an active region on the hard mask layer; And 상기 감광막 패턴을 식각마스크로 상기 하드마스크층, 상기 패드 절연막 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the hard mask layer, the pad insulating film, and the semiconductor substrate using the photoresist pattern as an etch mask. 삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 수직형 필라를 형성하는 단계 이후,After forming the vertical pillar, 전체 상부에 절연막 및 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming an insulating film and a conductive film over the whole. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 3에 있어서,The method of claim 3, 상기 도전막을 형성하는 단계 이후After forming the conductive layer 상기 도전막에 에치백을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching back the conductive film. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 4에 있어서,The method according to claim 4, 상기 도전막에 에치백을 수행하는 단계 이후,After performing an etch back on the conductive film, 상기 반도체 기판 상에 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.A method of forming a semiconductor device, further comprising the step of performing ion implantation on the semiconductor substrate. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 고밀도의 막질층을 형성하는 단계는Forming the high density film layer 상기 층간절연막 상에 질소를 이온주입하는 단계; 및Ion implanting nitrogen onto the interlayer insulating film; And 전체에 어닐공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.A method of forming a semiconductor device comprising the step of performing an annealing process on the whole. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,The method according to claim 1, 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.A method of forming a semiconductor device, characterized in that it is performed by wet etching. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 층간절연막을 식각하는 단계는 Etching the interlayer insulating film 상기 층간절연막과 상기 고밀도의 막질층의 식각선택비를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching using the etch selectivity between the interlayer insulating film and the high density film quality layer. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,The method according to claim 1, 상기 층간절연막을 식각하는 단계 이후After etching the interlayer insulating layer 상기 식각된 층간절연막 상부로 돌출된 상기 수직형 필라의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming a spacer on sidewalls of the vertical pillars protruding above the etched interlayer insulating layer. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 청구항 9에 있어서,The method according to claim 9, 상기 스페이서를 형성하는 단계는Forming the spacer 전체 상부에 스페이서 절연막을 형성하는 단계; 및Forming a spacer insulating film over the entire surface; And 상기 수직형 필라의 상부 및 상기 고밀도의 막질층 상부의 상기 스페이서 절연막을 식각함과 동시에 상기 고밀도의 막질층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the spacer insulating film over the vertical pillar and over the high density film layer and simultaneously removing the high density film layer.
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