KR101086964B1 - Fabrication method of semiconductor package - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 몰딩 공정 시 발생되는 내부 보이드 제거 및 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and a technical problem to be solved is to provide a semiconductor package and a method for manufacturing the same that can reduce the internal voids generated during the molding process and process time.

이를 위해 본 발명은 절연층의 표면에 배선 패턴이 형성된 회로 기판과, 회로 기판의 상부에 위치하며, 적어도 하나의 본드 패드가 형성된 반도체 다이와, 회로 기판과 반도체 다이를 전기적으로 연결하는 도전성 범프와, 회로 기판 및 반도체 다이의 상부와 접촉된 리드와, 회로 기판과 리드의 사이를 몰딩하는 봉지재를 포함하는 반도체 패키지 및 그 제조 방법을 개시한다.To this end, the present invention is a circuit board having a wiring pattern formed on the surface of the insulating layer, a semiconductor die positioned on the circuit board, the at least one bond pad is formed, a conductive bump for electrically connecting the circuit board and the semiconductor die, Disclosed are a semiconductor package including a lead in contact with an upper portion of a circuit board and a semiconductor die, and an encapsulant for molding between the circuit board and the lead, and a method of manufacturing the same.

솔더볼, 반도체 다이, 몰딩, 봉지재, 반도체 패키지 Solder Balls, Semiconductor Die, Molding, Encapsulant, Semiconductor Package

Description

반도체 패키지의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR PACKAGE}Manufacturing method of semiconductor package {FABRICATION METHOD OF SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 몰딩(MUF: Molded Underfill) 공정 시 발생되는 내부 보이드 제거 및 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package and a method of manufacturing the same, which can reduce internal voids and process time generated during a molded underfill (MUF) process.

최근의 반도체칩은 집적기술 및 제조장비의 발달로 인해 초소형으로 제조됨과 동시에 전력회로의 고성능화, 속도의 증가 및 회로기능이 확대된 것들이 제조되고 있는 실정이다. 이러한 반도체칩의 발전과 더불어 반도체칩을 마더보드에 실장할 수 있고, 또한 그 반도체칩을 외부의 환경으로부터 보호하는 반도체 장치 역시 초소형으로 제조되고 있다. Recently, due to the development of integrated technology and manufacturing equipment, semiconductor chips have been manufactured in a very small size, and the performance of power circuits, high performance, increased speed, and expanded circuit functions are being manufactured. With the development of such semiconductor chips, semiconductor devices that can be mounted on a motherboard and protect the semiconductor chips from the external environment have also been manufactured in very small sizes.

한편, 이와 같이 반도체 장치의 크기가 점차 소형화됨에 따라 반도체칩의 작동 중 발생되는 열을 외부로 용이하게 방출시키기 위해, 통상 반도체칩의 저면 또는 상면에 리드(lid)를 장착한 반도체 장치가 생산되고 있다. 즉, 반도체칩이 작동 중 발생되는 열은 리드의 상면을 통하여 공기 중으로 발산되거나, PCB기판 또는 솔더볼을 통하여 마더보드 쪽으로 방출된다. On the other hand, as the size of the semiconductor device is gradually reduced in size, in order to easily discharge heat generated during operation of the semiconductor chip to the outside, a semiconductor device having a lid mounted on the bottom or top of the semiconductor chip is usually produced. have. That is, the heat generated during the operation of the semiconductor chip is released into the air through the upper surface of the lead, or is discharged toward the motherboard through the PCB board or the solder ball.

여기서, 리드를 반도체 칩의 상면에 장착하기 위해서 먼저, 반도체 기판과 칩을 부착하는데, 기존의 CUF(Capillary Underfill)과 MUF(Molded Underfill) 공정을 거친 후에 반도체 칩은 상면이 노출되게 된다. CUF 공정과 달리 MUF 공정을 거쳐야 하는 경우, 반도체 칩을 노출시키기 위해 현재 소모성 필름과 고무패드를 사용한다.Here, in order to mount the lead on the upper surface of the semiconductor chip, the semiconductor substrate and the chip are first attached. After the conventional capillary underfill (CUF) and mold underfill (MUF) processes, the upper surface of the semiconductor chip is exposed. Unlike the CUF process, where a MUF process is required, consumable films and rubber pads are currently used to expose semiconductor chips.

그러나 이런 소모성 필름이나 고무패드를 사용함에 따라 반도체 제조공정에 추가적인 비용이 발생하게 되고, 이후 추가적으로 리드를 부착하는 공정을 따로 수행해야 하기에 공정과정 시간도 늘어나게 된다. However, the use of such a consumable film or rubber pad incurs additional costs in the semiconductor manufacturing process, and further increases the process time since the process of additionally attaching leads is required.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 몰딩 공정 시 발생되는 내부 보이드 제거 및 공정 시간을 단축시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor package and a method of manufacturing the same, which can reduce internal voids and process time generated during a molding process.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 절연층의 표면에 배선 패턴이 형성된 회로 기판과, 상기 회로 기판의 상부에 위치하며, 적어도 하나의 본드 패드가 형성된 반도체 다이와, 상기 회로 기판과 상기 반도체 다이를 전기적으로 연결하는 도전성 범프와, 상기 회로 기판 및 상기 반도체 다이의 상부와 접촉된 리드와, 상기 회로 기판과 상기 리드의 사이를 몰딩하는 봉지재를 포함 할 수 있다. In order to achieve the above object, a semiconductor package according to the present invention includes a circuit board having a wiring pattern formed on a surface of an insulating layer, a semiconductor die disposed on the circuit board, and having at least one bond pad formed thereon, The semiconductor device may include a conductive bump electrically connecting the semiconductor die, a lead in contact with the circuit board and an upper portion of the semiconductor die, and an encapsulant for molding between the circuit board and the lead.

이때, 상기 리드는 상기 회로 기판과 접촉된 지지부 및 상기 반도체 다이와 접촉된 평탄부로 이루어질 수 있다. In this case, the lead may include a support part in contact with the circuit board and a flat part in contact with the semiconductor die.

또한, 상기 리드는 상기 반도체 다이와 접촉되는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 구비될 수 있다.The lead may include a flat portion in contact with the semiconductor die, and a gate hole may be provided in the flat portion.

여기서, 상기 리드는 상기 회로 기판에 접착된 지지부를 포함하며, 상기 지지부에 게이트 홀이 구비될 수 있다.Here, the lead may include a support bonded to the circuit board, and the support may include a gate hole.

이때, 상기 리드는 게이트 홀을 포함하며, 상기 게이트 홀에 상기 봉지재가 충진될 수 있다. In this case, the lead may include a gate hole, and the encapsulant may be filled in the gate hole.

또한, 상기 리드는 알루미늄, 구리 또는 세라믹으로 이루어질 수 있다. In addition, the lead may be made of aluminum, copper, or ceramic.

이때, 상기 봉지재는MUF(Molded Under Fill)로 이루어질 수 있다.In this case, the encapsulant may be formed of a molded under fill (MUF).

또한, 상기 봉지재는 상기 회로 기판과 상기 반도체 다이 사이에 충전되어 상기 도전성 범프를 감쌀 수 있다. In addition, the encapsulant may be filled between the circuit board and the semiconductor die to surround the conductive bumps.

상기한 또 다른 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제조방법은 절연층의 표면에 적어도 하나의 배선 패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계와, 적어도 하나의 도전성 범프가 형성된 반도체 다이를 상기 회로 기판의 배선 패턴에 어태치하는 반도체 다이 어태치 단계와, 상기 회로 기판 및 상기 반도체 다이의 상부에 리드를 어태치하는 리드 어태치 단계와, 상기 회로 기판과 상기 리드의 사이를 봉지재로 봉지하는 봉지 단계를 포함하여 이루어질 수 있다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including a circuit board preparing step of preparing a circuit board having at least one wiring pattern formed on a surface of an insulating layer, and a semiconductor having at least one conductive bump formed thereon. A semiconductor die attach step for attaching a die to a wiring pattern of the circuit board, a lead attach step for attaching a lead on the circuit board and the semiconductor die, and sealing between the circuit board and the lead. It may comprise a sealing step of encapsulating with ash.

이때, 상기 리드 어태치 단계에 이용된 상기 리드는 알루미늄, 구리 또는 세라믹으로 이루어질 수 있다.In this case, the lead used in the lead attach step may be made of aluminum, copper or ceramic.

또한, 상기 리드 어태치 단계에 이용된 상기 리드는 상기 회로 기판에 접착제로 접착되는 지지부와 상기 반도체 다이에 접촉하는 평탄부로 이루어질 수 있다. In addition, the lead used in the lead attach step may include a support part adhered to the circuit board by an adhesive and a flat part contacting the semiconductor die.

여기서, 상기 리드 어태치 단계에 이용된 상기 리드는 상기 반도체 다이와 접촉하는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 형성될 수 있다. The lead used in the lead attach step may include a flat portion contacting the semiconductor die, and a gate hole may be formed in the flat portion.

이때, 상기 리드 어태치 단계에 이용된 상기 리드는 상기 회로 기판에 접촉된 지지부를 포함하며, 상기 지지부에 게이트 홀이 형성될 수 있다. In this case, the lead used in the lead attach step may include a support part in contact with the circuit board, and a gate hole may be formed in the support part.

또한, 상기 봉지 단계는 상기 리드에 형성된 게이트 홀에 봉지재를 공급하여 이루어질 수 있다. In addition, the encapsulation may be performed by supplying an encapsulant to a gate hole formed in the lead.

여기서, 상기 봉지 단계에서 이용된 상기 봉지재는 MUF일 수 있다. Here, the encapsulant used in the encapsulation step may be MUF.

이때, 상기 봉지 단계에서는 상기 봉지재가 상기 회로 기판과 상기 반도체 다이 사이에 충진되어 상기 도전성 범프를 감쌀 수 있다. In this case, in the encapsulation step, the encapsulant may be filled between the circuit board and the semiconductor die to surround the conductive bumps.

상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 몰딩 전에 게이트 홀이 형성된 리드를 먼저 부착함으로써, 보이드 제거 및 공정 시간을 단축시킬 수 있다. As described above, the semiconductor package and the method of manufacturing the same according to the present invention can shorten void removal and processing time by first attaching a lead having a gate hole formed before semiconductor molding.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다. 1A, a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention is illustrated.

도 1a에 도시된 바와 같이, 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 도전성 범프(130), 리드(140), 봉지재(150) 및 솔더볼(160)을 포함한다.As shown in FIG. 1A, the semiconductor package 100 includes a circuit board 110, a semiconductor die 120, a conductive bump 130, a lead 140, an encapsulant 150, and a solder ball 160. .

상기 회로 기판(110)은 절연층(110a), 배선 패턴(111,112), 도전성 비아(113) 및 솔더 마스크(114,115)를 포함한다.The circuit board 110 includes an insulating layer 110a, wiring patterns 111 and 112, conductive vias 113, and solder masks 114 and 115.

상기 회로 기판(110)은 절연층(110a)이 형성되고, 표면에 배선 패턴(111,112)이 형성된다. 즉, 상기 절연층(110a)의 평평한 제 1면에 적어도 하나의 제 1배선 패턴(111)이 형성되고, 상기 제 1면과 반대면으로 평평한 제 2면에 적어도 하나의 제 2배선 패턴(112)이 형성된다. 이러한 상기 절연층(110a)에 상기 제 1면과 상기 제 2면을 관통하는 도전성 비아(113)가 형성된다. 상기 도전성 비아(113)는 상기 절연층(110a)의 상기 제 1면과 상기 제 2면의 사이를 관통하여 상기 제 1배선 패턴(111)과 상기 제 2배선 패턴(112)을 전기적으로 연결한다.An insulating layer 110a is formed on the circuit board 110, and wiring patterns 111 and 112 are formed on a surface thereof. That is, at least one first wiring pattern 111 is formed on the first flat surface of the insulating layer 110a, and the at least one second wiring pattern 112 is formed on the second surface that is flat to the surface opposite to the first surface. ) Is formed. Conductive vias 113 penetrating the first and second surfaces are formed in the insulating layer 110a. The conductive via 113 penetrates between the first surface and the second surface of the insulating layer 110a to electrically connect the first wiring pattern 111 and the second wiring pattern 112. .

또한, 상기 회로 기판(110)은 상기 절연층(110a)의 상기 제 1면에 형성된 상기 제 1배선 패턴(111)의 일부를 노출 시키는 제 1솔더 마스크(114) 및 상기 절연층(110a)의 상기 제 2면에 형성된 상기 제 2배선 패턴(112)의 일부를 노출 시키는 제 2솔더 마스크(115)를 포함한다.In addition, the circuit board 110 may include a portion of the first solder mask 114 and the insulating layer 110a exposing a portion of the first wiring pattern 111 formed on the first surface of the insulating layer 110a. And a second solder mask 115 exposing a portion of the second wiring pattern 112 formed on the second surface.

상기 제 1배선 패턴(111)은 상기 절연층(110a)의 상기 제 1면에 형성되며, 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 제 1배선 패턴(111)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.The first wiring pattern 111 is formed on the first surface of the insulating layer 110a and is electrically connected to the semiconductor die 120. Copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), and the like may be used as the first wiring pattern 111, but the metal material is not limited thereto.

상기 제 1솔더 마스크(114)는 상기 절연층(110a)의 상기 제 1배선 패턴(111)의 외주연에 일정두께로 형성되어, 상기 제 1배선 패턴(111)을 외부환경으로부터 보호한다. 상기 제 1솔더 마스크(114)는 상기 제 1배선 패턴(111)에 상기 반도체 다이(120)의 도전성 범프(130)가 용착될 때, 상기 도전성 범프(130)의 위치가 변화되지 않도록 한다. 상기 제 1솔더 마스크(114)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first solder mask 114 is formed at a predetermined thickness on the outer circumference of the first wiring pattern 111 of the insulating layer 110a to protect the first wiring pattern 111 from an external environment. The first solder mask 114 does not change the position of the conductive bumps 130 when the conductive bumps 130 of the semiconductor die 120 are welded to the first wiring patterns 111. The first solder mask 114 may be formed of any one selected from conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), and equivalents thereof. It is not intended to limit.

상기 제 2배선 패턴(112)은 상기 절연층(110a)의 상기 제 2면에 형성되며, 상기 솔더볼(160)과 전기적으로 연결된다. 상기 제 2배선 패턴(112)은 상기 제 1배선 패턴(111)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second wiring pattern 112 is formed on the second surface of the insulating layer 110a and is electrically connected to the solder ball 160. Since the second wiring pattern 112 may be made of the same material as the first wiring pattern 111, description of the material is omitted.

상기 제 2솔더 마스크(115)는 상기 제 2면에서 상기 제 2배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 2배선 패턴(112)을 외부환경으로부터 보호한다. 상기 제 2솔더 마스크(115)는 상기 제 2배선 패턴(112)에 상기 솔더볼(160)이 용착될 때, 상기 솔더볼(160)의 위치가 변화하지 않도록 한다. 상기 제 2솔더 마스크(115)는 상기 제 1솔더 마스크(114)와 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second solder mask 115 is formed at a predetermined thickness on the outer circumference of the second wiring pattern 112 on the second surface to protect the second wiring pattern 112 from the external environment. The second solder mask 115 does not change the position of the solder ball 160 when the solder ball 160 is welded to the second wiring pattern 112. Since the second solder mask 115 may be made of the same material as the first solder mask 114, a description of the material is omitted.

상기 반도체 다이(120)는 상기 회로 기판(110)의 상부에 위치되어, 적어도 다수의 본드 패드(121)를 포함한다. 즉, 상기 반도체 다이(120)는 평평한 제 1면과, 상기 제 1면의 반대면으로서 평평한 제 2면을 갖는다. 상기 반도체 다이(120)는 수평방향으로 적어도 하나 이상을 배열될 수 있고, 수직방향으로 적어도 하나 이상이 적층될 수 있다. 그러나 본 발명에서 상기 반도체 다이(120)의 개수 및 배열형태를 한정하는 것은 아니다. 여기서, 상기 반도체 다이(120)는 기본적으로 실리콘 재질로 구성하며, 그 내부에 다수의 반도체 소자들이 형성될 수 있다. 상기 반도체 다이(120)에 형성된 상기 본드 패드(121)는 상기 반도체 다이(120)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출한 구조로 도시하였다. The semiconductor die 120 is positioned on the circuit board 110 and includes at least a plurality of bond pads 121. That is, the semiconductor die 120 has a flat first surface and a flat second surface as an opposite surface of the first surface. The semiconductor die 120 may be arranged at least one or more in the horizontal direction, at least one or more may be stacked in the vertical direction. However, the present invention is not limited to the number and arrangement of the semiconductor die 120. Here, the semiconductor die 120 is basically made of a silicon material, a plurality of semiconductor elements may be formed therein. The bond pad 121 formed on the semiconductor die 120 may be formed inside the semiconductor die 120, but is illustrated as a structure protruding outward for convenience of description.

상기 본드 패드(121)는 상기 반도체 다이(120)의 상면 중 가장 자리 또는 중앙 부분에 형성될 수 있다. 상기 본드 패드(121)는 상기 반도체 다이(120)로 전기적 신호를 입출력하기 위한 부분이며, 알루미늄 재질로 형성될 수 있다.The bond pad 121 may be formed at an edge or a center portion of an upper surface of the semiconductor die 120. The bond pad 121 is a portion for inputting and outputting an electrical signal to the semiconductor die 120 and may be formed of aluminum.

상기 도전성 범프(130)는 상기 반도체 다이(120)의 하부에 형성되어, 상기 회로 기판(110)과 상기 반도체 다이(120)에 전기적으로 연결된다. 즉, 상기 도전성 범프(130)는 상기 반도체 다이(120)의 상기 제 2면에 형성되어 상기 회로 기판(110)의 제 1배선 패턴(111)과 전기적으로 연결된다. 이때, 상기 도전성 범 프(130)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The conductive bumps 130 are formed under the semiconductor die 120, and are electrically connected to the circuit board 110 and the semiconductor die 120. That is, the conductive bumps 130 are formed on the second surface of the semiconductor die 120 to be electrically connected to the first wiring patterns 111 of the circuit board 110. In this case, the conductive bumps 130 may be formed using any one selected from metal materials such as tin / lead (Pb / Sn), leadless tin (Leadless Sn), and the like, but the material is limited thereto. It is not.

상기 리드(140)는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부에 접촉된다. 이때, 상기 리드(140)가 접촉되기 위해서, 상기 회로 기판(110)의 상기 제 1솔더 마스크(114) 상부에 접착제(144)가 도포된다. 여기서, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면테이프 등을 이용할 수 있다. The lead 140 is in contact with the upper portion of the circuit board 110 and the semiconductor die 120. At this time, in order for the lead 140 to contact, an adhesive 144 is applied on the first solder mask 114 of the circuit board 110. In this case, the adhesive 144 may be an epoxy, a silicone, an acrylic, or an adhesive or a double-sided tape.

그리고 상기 리드(140)는 상기 회로 기판(110)과 접촉된 지지부(141) 및 상기 반도체 다이(120)와 접촉된 평탄부(142)로 이루어진다. 여기서, 상기 평탄부(142)에 게이트 홀(143)이 형성될 수 있다. 또한, 상기 리드(140)는 내마모성과 내부식성에 강해야 하므로, 알루미늄, 구리 또는 세라믹으로 형성될 수 있다. The lead 140 includes a support 141 in contact with the circuit board 110 and a flat part 142 in contact with the semiconductor die 120. Here, the gate hole 143 may be formed in the flat portion 142. In addition, since the lead 140 must be resistant to abrasion and corrosion resistance, it may be formed of aluminum, copper, or ceramic.

여기서, 상기 리드(140)는 히트스프레더(heat spreader)의 역할을 하는 것으로 통상적으로 상기 반도체 다이(120)를 보호하는 봉지재로써의 기능은 물론 상기 반도체 다이(120)의 방열 특성의 개선과 전자파(EMI : ElectroMagnetic Interference)를 차단하여 노이즈 제거 효과를 획득할 수 있다. Here, the lead 140 serves as a heat spreader, and as a result, an encapsulant for protecting the semiconductor die 120, as well as an improvement in heat dissipation characteristics and electromagnetic waves of the semiconductor die 120. Noise cancellation effect can be obtained by blocking (EMI: ElectroMagnetic Interference).

이러한 상기 반도체 패키지(100)는 몰딩 공정을 수행하기 전에 게이트 홀이 형성된 리드를 어태치 함으로써, 소모성 필름이나 고무패드의 사용을 줄일 수 있으며, 몰딩 공정의 획일화로 반도체 패키지 제조 공정의 시간을 단축시킬 수 있다. The semiconductor package 100 may reduce the use of a consumable film or a rubber pad by attaching a gate hole formed lead before performing the molding process, and may shorten the time of the semiconductor package manufacturing process by uniformizing the molding process. Can be.

상기 봉지재(150)는 상기 회로 기판(110)과 상기 리드(140)의 사이를 몰딩(molding)한다. 상기 봉지재(150)는 상기 회로 기판(110) 및 상기 반도체 다이(120)에 가해지는 열 충격을 완화시키는 역할을 한다. 여기서, 상기 봉지재(150)는MUF(Molded Under Fill)로 이루어 질 수 있다. 상기 MUF는 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진된다. 즉, 상기 MUF로 이뤄진 상기 봉지재(150)가 상기 도전성 범프(130)를 둘러싸여서 상기 리드(140)의 내부에 몰딩 된다. 또한 상기 게이트 홀(143)에까지 상기 봉지재(151)가 충진 된다.The encapsulant 150 molds the circuit board 110 and the lead 140. The encapsulant 150 serves to mitigate thermal shock applied to the circuit board 110 and the semiconductor die 120. Here, the encapsulant 150 may be made of a mold under fill (MUF). The MUF is filled between the semiconductor die 120 and the circuit board 110 because of the small particle size. That is, the encapsulant 150 formed of the MUF is surrounded by the conductive bumps 130 and molded in the lid 140. In addition, the encapsulant 151 is filled up to the gate hole 143.

상기 솔더볼(160)은 다른 소자들과 전기적으로 연결된다. 상기 솔더볼(160)은 상기 회로 기판(110)의 상기 제 2배선 패턴(112)에 용착되어, 상기 도전성 비아(113), 상기 제 1배선 패턴(111)을 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 솔더볼(160)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성할 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. The solder ball 160 is electrically connected to other devices. The solder ball 160 is deposited on the second wiring pattern 112 of the circuit board 110 to be electrically connected to the semiconductor die 120 through the conductive via 113 and the first wiring pattern 111. Is connected. The solder ball 160 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but the material is not limited thereto.

도 1b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 단면도가 도시되어 있다. 1B, there is shown a cross-sectional view of a semiconductor package 200 in accordance with another embodiment of the present invention.

도 1b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 회로 기판(110), 반도체 다이(120), 도전성 범프(130), 리드(240), 봉지 재(250) 및 솔더볼(260)을 포함한다.As shown in FIG. 1B, the semiconductor package 200 according to another embodiment of the present invention may include a circuit board 110, a semiconductor die 120, a conductive bump 130, a lead 240, and an encapsulant 250. And solder balls 260.

여기서, 상기 도 1b에 도시한 상기 회로 기판(110), 반도체 다이(120) 및 도전성 범프(130)는 상기 도 1a에 도시된 상기 회로 기판(110), 반도체 다이(120) 및 도전성 범프(130)와 동일하기에 이에 따른 설명은 생략하기로 한다. Here, the circuit board 110, the semiconductor die 120, and the conductive bumps 130 shown in FIG. 1B may include the circuit board 110, the semiconductor die 120, and the conductive bumps 130 shown in FIG. 1A. ) And the description thereof will be omitted.

상기 리드(240)는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부와 접촉된다. 이때, 상기 회로 기판(110)과 상기 리드(240)가 접촉되기 위해서, 상기 회로 기판(110)의 상기 제 1솔더 마스크(114) 상부에 접착제(144)가 도포될 수 있다. 여기서, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면테이프 등을 이용할 수 있다. The lead 240 is in contact with the circuit board 110 and the upper portion of the semiconductor die 120. At this time, in order for the circuit board 110 and the lead 240 to contact, an adhesive 144 may be coated on the first solder mask 114 of the circuit board 110. In this case, the adhesive 144 may be an epoxy, a silicone, an acrylic, or an adhesive or a double-sided tape.

그리고 상기 리드(240)는 상기 회로 기판(110)과 접촉된 지지부(241) 및 상기 반도체 다이(120)와 접촉된 평탄부(242)로 이루어진다. 여기서, 상기 지지부(241)에는 게이트 홀(243)이 형성될 수 있다. 또한, 상기 리드(240)는 내마모성과 내부식성에 강해야 하므로, 알루미늄, 구리 또는 세라믹을 이용해서 형성될 수 있다. 여기서, 상기 리드(240)는 히트스프레더(heat spreader)의 역할을 하는 것으로 통상적으로 상기 반도체 다이(120)를 보호하는 봉지재로써의 기능은 물론 상기 반도체 다이(120)의 방열 특성의 개선과 전자파(EMI : ElectroMagnetic Interference)를 차단하여 노이즈 제거 효과를 획득할 수 있다. The lead 240 includes a support 241 in contact with the circuit board 110 and a flat part 242 in contact with the semiconductor die 120. Here, a gate hole 243 may be formed in the support part 241. In addition, since the lead 240 should be resistant to wear and corrosion, it may be formed using aluminum, copper, or ceramic. Here, the lead 240 serves as a heat spreader, and as a result, an encapsulant for protecting the semiconductor die 120, as well as an improvement in heat dissipation characteristics of the semiconductor die 120 and electromagnetic waves Noise cancellation effect can be obtained by blocking (EMI: ElectroMagnetic Interference).

이러한 상기 반도체 패키지(200)는 몰딩 공정을 수행하기 전에 몰드 게이트 홀이 형성된 리드를 어태치 함으로써, MUF 몰드시 칩의 상면을 노출시키기 위해 사 용되는 소모성 필름이나 고무패드의 사용을 줄일 수 있으며, 몰딩 공정의 통일화로 반도체 패키지 제조 공정의 시간을 단축시킬 수 있다. The semiconductor package 200 may reduce the use of a consumable film or rubber pad used to expose the upper surface of the chip during MUF molding by attaching a lead in which a mold gate hole is formed before performing a molding process. The unification of the molding process can shorten the time of the semiconductor package manufacturing process.

상기 봉지재(250)는 상기 회로 기판(110)과 상기 리드(240)의 사이에 몰딩(molding)된다. 상기 봉지재(250)는 상기 회로 기판(110) 및 상기 반도체 다이(120)에 가해지는 열 충격을 완화시키는 역할을 한다. 여기서, 상기 봉지재(250)는MUF(Molded Under Fill)로 이루어 질 수 있다. 상기 MUF는 통상적으로 이용하는 봉지재보다 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진될 수 있다. 즉, 상기 MUF로 이뤄진 상기 봉지재(250)가 상기 도전성 범프(130)를 둘러싸여서 상기 리드(240)의 내부에 몰딩 된다. 또한 상기 게이트 홀(243)에까지 봉지재(251)가 충진 된다. The encapsulant 250 is molded between the circuit board 110 and the lead 240. The encapsulant 250 serves to mitigate thermal shock applied to the circuit board 110 and the semiconductor die 120. Here, the encapsulant 250 may be made of a mold under fill (MUF). The MUF may be filled between the semiconductor die 120 and the circuit board 110 because the MUF has a smaller particle size than a conventional encapsulant. That is, the encapsulant 250 made of the MUF is surrounded by the conductive bumps 130 and molded in the lead 240. In addition, the encapsulant 251 is filled in the gate hole 243.

상기 솔더볼(260)은 다른 소자들과 전기적으로 연결된다. 상기 솔더볼(260)은 상기 회로 기판(110)의 제 2배선 패턴(112)에 용착되어, 도전성 비아(113), 제 1배선 패턴(111)을 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. 상기 솔더볼(260)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성할 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. The solder ball 260 is electrically connected to other devices. The solder ball 260 is welded to the second wiring pattern 112 of the circuit board 110 and electrically connected to the semiconductor die 120 through the conductive via 113 and the first wiring pattern 111. . The solder ball 260 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but the material is not limited thereto.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 순서도가 도시되어 있다.2, a flowchart sequentially illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention is illustrated.

도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(100)의 제조 방법은 회로 기판 준비 단계(S1)와, 반도체 다이 어태치 단계(S2)와, 리드 어태치 단계(S3), 봉지 단계(S4) 및 솔더볼 어태치 단계(S5)를 포함한다. As shown in FIG. 2, a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention includes a circuit board preparation step S1, a semiconductor die attach step S2, and a read attach step S3. , Encapsulation step S4 and solder ball attach step S5.

이러한 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 도 3a 내지 도 3g를 이용하여 좀 더 자세히 설명하기로 한다. A method of manufacturing the semiconductor package 100 according to the embodiment of the present invention will be described in more detail with reference to FIGS. 3A to 3G.

도 3a 내지 도 3g를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 도시한 단면도가 도시되어 있다.3A to 3G, cross-sectional views illustrating a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention are illustrated.

먼저, 도 3a를 참조하면, 회로 기판 준비 단계(S1)가 도시되어 있다. 상기 회로 기판 준비 단계(S1)에서 절연층(110a)의 표면에 적어도 하나의 배선 패턴(111,112)이 형성된 회로 기판(110)을 준비한다. 또한 상기 회로 기판(110)에 제 1배선 패턴(111)이 형성된 제 1면과 제 2배선 패턴(112)이 형성된 제 2면을 관통하는 적어도 하나의 도전성 비아(113)를 형성한다. First, referring to FIG. 3A, a circuit board preparation step S1 is shown. In the circuit board preparation step S1, the circuit board 110 having at least one wiring pattern 111 and 112 formed on the surface of the insulating layer 110a is prepared. In addition, at least one conductive via 113 penetrating the first surface on which the first wiring pattern 111 is formed and the second surface on which the second wiring pattern 112 is formed are formed on the circuit board 110.

즉, 상기 회로 기판(110)에는 절연층(110a) 및 상기 절연층(110a)의 상부에 적어도 하나의 제 1배선 패턴(111)을 형성하고, 상기 제 1배선 패턴(111)의 외주연에는 제 1솔더 마스크(113)를 형성한다. 또한, 상기 절연층(110a)의 하부에는 적어도 하나의 제 2배선 패턴(112)을 형성하고, 상기 제 2배선 패턴(112)의 외주연에는 제 2솔더 마스크(115)를 형성한다. 그리고 상기 절연층(110a) 상부에 형성된 상기 제 1배선 패턴(111)과 상기 제 2배선 패턴(112)을 전기적으로 연결하기 위해 도전성 비아(113)를 형성한다. 여기서, 상기 제 1배선 패턴(111) 및 상기 제 2배선 패 턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등을 사용할 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. 또한, 상기 제 1솔더 마스크(114) 및 상기 제 2솔더 마스크(115)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. That is, at least one first wiring pattern 111 is formed on the circuit board 110 on the insulating layer 110a and the insulating layer 110a, and is formed on the outer circumference of the first wiring pattern 111. The first solder mask 113 is formed. In addition, at least one second wiring pattern 112 is formed below the insulating layer 110a, and a second solder mask 115 is formed on the outer circumference of the second wiring pattern 112. A conductive via 113 is formed to electrically connect the first wiring pattern 111 and the second wiring pattern 112 formed on the insulating layer 110a. Here, the first wiring pattern 111 and the second wiring pattern 112 may use copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), and the like. It does not limit the material. Also, the first solder mask 114 and the second solder mask 115 may be formed of polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), and the like. It may be formed of any one selected, but the material is not limited thereto.

다음, 도 3b를 참조하면, 반도체 다이 어태치 단계(S2)가 도시되어 있다. 상기 반도체 다이 어태치 단계(S2)에서 적어도 하나의 도전성 범프(130)를 포함하는 반도체 다이(120)를 상기 회로 기판(110)에 어태치 한다. 즉, 상기 반도체 다이(120)를 상기 회로 기판(110)의 상부로 이송하여, 상기 도전성 범프(130)가 상기 회로 기판(110)의 상기 제 1배선 패턴(111)에 접촉되도록 상기 회로 기판(110)의 상부에 상기 반도체 다이(120)를 안착한다. Next, referring to FIG. 3B, a semiconductor die attach step S2 is shown. In the semiconductor die attach step S2, the semiconductor die 120 including at least one conductive bump 130 is attached to the circuit board 110. That is, the semiconductor die 120 is transferred to the upper portion of the circuit board 110 so that the conductive bumps 130 are in contact with the first wiring pattern 111 of the circuit board 110. The semiconductor die 120 is mounted on the upper portion of the 110.

다음, 도 3c를 참조하면, 리드 어태치 단계(S3)가 도시되어 있다. 상기 리드 어태치 단계(S3)에서는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부에 리드(140)를 어태치 한다. 먼저, 상기 절연층(110a)의 상기 제 1면에 형성된 상기 제 1솔더 마스크(114)의 일측과 타측에 상기 리드(140)가 형성될 위치와 대응되는 영역에 접착제(144)를 도포한다. 여기서 일측과 타측은 각각 상기 반도체 다이(120)의 폭보다 넓게 이격되어 있으므로, 상기 리드(140)는 상기 반도체 다이(120)의 양측면과 접촉되지 않게 형성한다. 이때, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면 테이프 등을 이용할 수 있다.Next, referring to FIG. 3C, the read attach step S3 is illustrated. In the lead attach step S3, the lead 140 is attached on the circuit board 110 and the semiconductor die 120. First, an adhesive 144 is applied to an area corresponding to a position where the lead 140 is to be formed on one side and the other side of the first solder mask 114 formed on the first surface of the insulating layer 110a. Here, since one side and the other side are spaced apart from the width of the semiconductor die 120, the lead 140 is formed so as not to contact both sides of the semiconductor die 120. In this case, the adhesive 144 may be an epoxy, silicone, acrylic, adhesive or double-sided tape.

다음, 상기 접착제(144)의 상부에 상기 회로 기판(110)에 접착하는 지지부(141)와 상기 반도체 다이(120)에 접촉하는 평탄부(142)로 이루어지는 상기 리드(140)를 형성한다. 이때, 상기 리드(140)의 상기 평탄부(142)에 게이트 홀(143)을 형성한다. Next, the lead 140 is formed on the adhesive 144, the support part 141 adhering to the circuit board 110 and the flat part 142 contacting the semiconductor die 120. In this case, a gate hole 143 is formed in the flat portion 142 of the lead 140.

다음, 도 3d를 참조하면, 봉지 단계(S4)가 도시되어 있다. 상기 봉지 단계(S4)에서, 상기 회로 기판(110)과 상기 리드(140)의 사이를 봉지재(150)로 봉지한다. 즉, 상기 리드 어태치 단계(S3)에서 형성된 상기 게이트 홀(143)에 봉지재(150)를 주입해서 상기 리드(140)의 내부를 봉지한다. 여기서, 상기 봉지재(150)는MUF(Molded Under Fill)로 이루어진다. 상기 MUF는 통상적으로 이용하는 봉지재보다 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진할 수 있다. 따라서 상기 게이트 홀(143)을 통해 유입된 상기 MUF는 상기 도전성 범프(130)까지 감싸면서 상기 리드(140)내부를 몰딩 한다. 또한, 상기 게이트 홀(143)에까지 봉지재(151)를 충진한다. Next, referring to FIG. 3D, an encapsulation step S4 is shown. In the encapsulation step S4, an encapsulant 150 is encapsulated between the circuit board 110 and the lead 140. That is, an encapsulant 150 is injected into the gate hole 143 formed in the lead attach step S3 to encapsulate the inside of the lead 140. Here, the encapsulant 150 is formed of a molded under fill (MUF). Since the MUF has a smaller particle size than a normally used encapsulant, the MUF may be filled between the semiconductor die 120 and the circuit board 110. Therefore, the MUF introduced through the gate hole 143 wraps up the conductive bump 130 and molds the inside of the lead 140. In addition, the encapsulant 151 is filled up to the gate hole 143.

다음, 도 3e를 참조하면, 솔더볼 어태치 단계(S5)가 도시되어 있다. 상기 솔더볼 어태치 단계(S5)에서, 상기 제 2배선 패턴(112)의 외주연에 형성된 상기 제 2솔더 마스크(115)에 솔더볼(160)을 형성한다. 상기 솔더볼(160)은 다른 소자들을 전기적으로 연결한다. 상기 솔더볼(160)은 상기 회로 기판(110)의 상기 제 2면에 형성된 상기 제 2배선 패턴(112)에 용착하여, 상기 도전성 비아(113) 및 상기 제 1배선 패턴(111)을 통해 상기 반도체 다이(120)와 전기적으로 연결한다. 이러한 솔더볼(160)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.Next, referring to FIG. 3E, the solder ball attach step S5 is illustrated. In the solder ball attach step S5, the solder ball 160 is formed on the second solder mask 115 formed on the outer circumference of the second wiring pattern 112. The solder ball 160 electrically connects other devices. The solder ball 160 is welded to the second wiring pattern 112 formed on the second surface of the circuit board 110 to form the semiconductor through the conductive via 113 and the first wiring pattern 111. It is electrically connected to the die 120. The solder ball 160 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but is not limited thereto.

다음, 도 3f 내지 도 3g를 참조하면, 본 발명에 따른 반도체 패키지(100)의 평면도가 도시되어 있다. 3F-3G, a plan view of a semiconductor package 100 in accordance with the present invention is shown.

도 3f 내지 도 3g에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(100)는 상기 리드의 상기 평탄부(142)에 상기 게이트 홀(143)이 구비되어 있고, 상기 게이트 홀(143)에 상기 봉지재(151)가 충진된다. 3F to 3G, the semiconductor package 100 according to the present invention includes the gate hole 143 in the flat portion 142 of the lead, and the gate hole 143 in the semiconductor package 100. The encapsulant 151 is filled.

도 4a 내지 도 4g를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법을 순차 도시한 단면도가 도시되어 있다.4A through 4G, cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package 200 according to another exemplary embodiment of the present invention are illustrated.

먼저, 도 4a 및 도 4b에는 회로 기판 준비 단계(S1) 및 반도체 다이 어태치 단계(S2)가 도시되어 있다. 그러나 상기 회로 기판 준비 단계(S1) 및 반도체 다이 어태치 단계(S2)는 상기 도 3a 및 도 3b에 도시한 단계와 동일하기에 이에 따른 설명은 여기서 생략하기로 한다. First, a circuit board preparation step S1 and a semiconductor die attach step S2 are shown in FIGS. 4A and 4B. However, since the circuit board preparation step S1 and the semiconductor die attach step S2 are the same as those shown in FIGS. 3A and 3B, description thereof will be omitted herein.

다음, 도 4c를 참조하면, 리드 어태치 단계(S3)가 도시되어 있다. 상기 리드 어태치 단계(S3)에서는 상기 회로 기판(110) 및 상기 반도체 다이(120)의 상부에 리드(240)를 어태치 한다. 먼저, 상기 절연층(110a)의 상기 제 1면에 형성된 상기 제 1솔더 마스크(114)의 일측에 상기 리드(240)가 형성될 위치와 대응되는 영역에 접착제(144)를 도포한다. 이때, 상기 접착제(144)는 에폭시계, 실리콘계, 아크릴계로서 접착제 또는 양면 테이프 등을 이용할 수 있다. 다음, 상기 접착제(144)의 상부에 상기 회로 기판(110)에 접착하는 지지부(241)와 상기 반도체 다이(120)에 접촉하는 평탄부(242)로 이루어지는 상기 리드(240)를 형성한다. 여기서, 상기 리드(240)의 상기 지지부(241)에 게이트 홀(243)을 형성한다. Next, referring to FIG. 4C, the read attach step S3 is illustrated. In the lead attach step S3, the lead 240 is attached to the circuit board 110 and the semiconductor die 120. First, an adhesive 144 is applied to a region corresponding to a position where the lead 240 is to be formed on one side of the first solder mask 114 formed on the first surface of the insulating layer 110a. In this case, the adhesive 144 may be an epoxy, silicone, acrylic, adhesive or double-sided tape. Next, the lead 240 is formed on the adhesive 144, the support part 241 adhering to the circuit board 110 and the flat part 242 contacting the semiconductor die 120. Here, the gate hole 243 is formed in the support part 241 of the lead 240.

다음, 도 4d를 참조하면, 봉지 단계(S4)가 도시되어 있다. 상기 봉지 단계(S4)에서, 상기 회로 기판(110)과 상기 리드(240)의 사이를 봉지재(250)로 봉지한다. 즉, 상기 리드 어태치 단계(S3)에서 형성된 상기 게이트 홀(243)에 봉지재(250)를 주입해서 상기 리드(240)의 내부를 봉지한다. 여기서, 상기 봉지재(250)는MUF(Molded Under Fill)로 이루어진다. 상기 MUF는 통상적으로 이용하는 봉지재보다 입자의 크기가 작기 때문에 상기 반도체 다이(120)와 상기 회로 기판(110)의 사이에까지 충진할 수 있다. 따라서 상기 게이트 홀(243)을 통해 유입된 상기 MUF는 상기 도전성 범프(130)까지 감싸면서 상기 리드(240)의 내부를 몰딩 한다. 또한, 상기 게이트 홀(243)에까지 봉지재(251)를 충진한다. Next, referring to FIG. 4D, an encapsulation step S4 is shown. In the encapsulation step S4, the encapsulant 250 is encapsulated between the circuit board 110 and the lead 240. That is, an encapsulant 250 is injected into the gate hole 243 formed in the lead attach step S3 to encapsulate the inside of the lead 240. Here, the encapsulant 250 is formed of a molded under fill (MUF). Since the MUF has a smaller particle size than a normally used encapsulant, the MUF may be filled between the semiconductor die 120 and the circuit board 110. Therefore, the MUF introduced through the gate hole 243 encapsulates the inside of the lead 240 while covering the conductive bump 130. In addition, the encapsulant 251 is filled into the gate hole 243.

다음, 도 4e를 참조하면, 솔더볼 부착 단계(S5)가 도시되어 있다. 상기 솔더볼 부착 단계(S5)에서, 상기 제 2배선 패턴(112)의 외주연에 형성된 상기 제 2솔더 마스크(115)에 솔더볼(260)을 형성한다. 상기 솔더볼(260)은 다른 소자들을 전기적으로 연결한다. 상기 솔더볼(260)은 상기 회로 기판(110)의 상기 제 2면에 형성된 상기 제 2배선 패턴(112)에 용착하여, 상기 도전성 비아(113) 및 상기 제 1배선 패턴(111)을 통해 상기 반도체 다이(120)와 전기적으로 연결한다. 이러한 상기 솔더볼(260)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.Next, referring to FIG. 4E, the solder ball attaching step S5 is illustrated. In the solder ball attaching step (S5), a solder ball 260 is formed in the second solder mask 115 formed on the outer circumference of the second wiring pattern 112. The solder ball 260 electrically connects other devices. The solder ball 260 is welded to the second wiring pattern 112 formed on the second surface of the circuit board 110 to form the semiconductor through the conductive via 113 and the first wiring pattern 111. It is electrically connected to the die 120. The solder ball 260 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but is not limited thereto.

다음, 도 4f 내지 도 4g를 참조하면, 본 발명에 따른 반도체 패키지(200)의 평면도가 도시되어 있다. Next, referring to FIGS. 4F-4G, a plan view of a semiconductor package 200 according to the present invention is shown.

도 4f 내지 도 4g에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(200)는 상기 리드(240)의 상기 지지부(241)에 게이트 홀(243)이 구비되어 있고, 상기 게이트 홀(243)에 봉지재(250)가 충진된다. 즉, 상기 리드(240)의 상기 게이트 홀(243)에 화살표 방향으로 상기 봉지재(250)가 주입되어, 상기 리드(240)의 하면에 상기 봉지재(250)가 충진된다. As shown in FIGS. 4F to 4G, the semiconductor package 200 according to the present invention includes a gate hole 243 in the support part 241 of the lead 240, and in the gate hole 243. The encapsulant 250 is filled. That is, the encapsulant 250 is injected into the gate hole 243 of the lead 240 in the direction of the arrow, and the encapsulant 250 is filled in the lower surface of the lead 240.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package and the method of manufacturing the same according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

도 1a 및 도 1b는 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 순서도이다.2 is a flowchart sequentially illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 단면도이다.3A to 3F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 순차 도시한 단면도이다.4A through 4F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200 : 반도체 패키지 110 : 회로 기판100, 200: semiconductor package 110: circuit board

120 : 반도체 다이 130 : 도전성 범프120: semiconductor die 130: conductive bump

140 : 리드 150, 250 : 리드140: lead 150, 250: lead

160, 260 : 솔더볼160, 260: solder ball

Claims (16)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 절연층의 표면에 적어도 하나의 배선 패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계;A circuit board preparing step of preparing a circuit board having at least one wiring pattern formed on a surface of the insulating layer; 적어도 하나의 도전성 범프가 형성된 반도체 다이를 상기 회로 기판의 배선 패턴에 어태치하는 반도체 다이 어태치 단계;Attaching a semiconductor die having at least one conductive bump formed thereon to a wiring pattern of the circuit board; 상기 회로 기판 및 상기 반도체 다이의 상부에 리드를 어태치하는 리드 어태치 단계; 및,A lead attach step of attaching a lead over the circuit board and the semiconductor die; And, 상기 회로 기판과 상기 리드의 사이를 봉지재로 봉지하는 봉지 단계를 포함하고,An encapsulation step of encapsulating between the circuit board and the lead with an encapsulant; 상기 리드 어태치 단계에서 이용된 상기 리드는The lead used in the lead attach step is 상기 회로 기판에 접착제로 접착되는 지지부와 상기 반도체 다이에 접촉하는 평탄부로 이루어지며,A support portion adhered to the circuit board by an adhesive and a flat portion contacting the semiconductor die, 상기 봉지 단계는The encapsulation step 상기 리드에 형성된 게이트 홀에 봉지재를 주입하여, 상기 반도체 다이를 봉지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And encapsulating the semiconductor die by injecting an encapsulant into the gate hole formed in the lead. 제 9 항에 있어서,The method of claim 9, 상기 리드 어태치 단계에 이용된 상기 리드는The lead used in the lead attach step is 알루미늄, 구리 또는 세라믹으로 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.A method of manufacturing a semiconductor package, characterized in that consisting of aluminum, copper or ceramic. 삭제delete 제 9 항에 있어서,The method of claim 9, 상기 리드 어태치 단계에 이용된 상기 리드는The lead used in the lead attach step is 상기 반도체 다이와 접촉하는 평탄부를 포함하며, 상기 평탄부에 게이트 홀이 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법. And a flat portion in contact with the semiconductor die, wherein the gate hole is formed in the flat portion. 제 9 항에 있어서,The method of claim 9, 상기 리드 어태치 단계에 이용된 상기 리드는The lead used in the lead attach step is 상기 회로 기판에 접촉된 지지부를 포함하며, 상기 지지부에 게이트 홀이 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.And a support part in contact with the circuit board, wherein a gate hole is formed in the support part. 삭제delete 제 9 항에 있어서,The method of claim 9, 상기 봉지 단계에서 이용된 상기 봉지재는The encapsulant used in the encapsulation step is MUF인 것을 특징으로 하는 반도체 패키지의 제조 방법.It is MUF, The manufacturing method of the semiconductor package characterized by the above-mentioned. 제 9 항에 있어서,The method of claim 9, 상기 봉지 단계에서는In the encapsulation step 상기 봉지재가 상기 회로 기판과 상기 반도체 다이 사이에 충진되어 상기 도전성 범프를 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulant is filled between the circuit board and the semiconductor die to surround the conductive bumps.
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