KR20080048311A - Semiconductor package and method of manufacturing the same - Google Patents

Semiconductor package and method of manufacturing the same Download PDF

Info

Publication number
KR20080048311A
KR20080048311A KR1020060118554A KR20060118554A KR20080048311A KR 20080048311 A KR20080048311 A KR 20080048311A KR 1020060118554 A KR1020060118554 A KR 1020060118554A KR 20060118554 A KR20060118554 A KR 20060118554A KR 20080048311 A KR20080048311 A KR 20080048311A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
encapsulation layer
semiconductor package
wiring pattern
Prior art date
Application number
KR1020060118554A
Other languages
Korean (ko)
Inventor
오민호
이종호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060118554A priority Critical patent/KR20080048311A/en
Publication of KR20080048311A publication Critical patent/KR20080048311A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

A semiconductor package and a manufacturing method thereof are provided to connect electrically a semiconductor chip and solder balls with each other by using a wire bonding method and forming via holes. A substrate(102) includes a plurality of contact pads(106) formed along an edge of a first surface thereof. A semiconductor chip(120) is installed on a center of a recess region of the substrate. The semiconductor chip includes a bond pad(122) formed on a surface thereof. A wire(124) is formed to be connected the bond pad with the contact pads. A sealing layer(130) is formed to cover the semiconductor chip and the substrate and includes a plurality of via holes(132). A plurality of solder balls(160) are arranged on the sealing layer and are connected to the contact pads through the via holes.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}Semiconductor package and method of manufacturing the same

도 1은 종래 기술에 의한 BGA(Ball Grid Array) 패키지를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a conventional ball grid array (BGA) package.

도 2는 종래 기술에 의한 WLCSP(Wafer Level Chip Scale Package)를 설명하기 위한　 단면도이다.2 is a cross-sectional view illustrating a wafer level chip scale package (WLCSP) according to the prior art.

도 3은 본 발명의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 4a 내지 도 4g는 도 3의 반도체 패키지를 제조하는 공정들을 설명하기 위한 단면도이다.4A through 4G are cross-sectional views illustrating processes of manufacturing the semiconductor package of FIG. 3.

도 5는 본 발명의 다른 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.5 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200: 반도체 패키지 102, 202: 기판100, 200: semiconductor package 102, 202: substrate

104, 204: 리세스 영역 106, 206: 콘택 패드104, 204: recessed areas 106, 206: contact pads

110, 210: 접착수단 120, 220: 반도체 칩110, 210: bonding means 120, 220: semiconductor chip

122, 222: 본드 패드 124, 224: 와이어122, 222: bond pads 124, 224: wire

130, 230: 봉지층 132, 232: 비아130, 230: Encapsulation layer 132, 232: Via

140, 240: 배선패턴 150, 250: 절연층140 and 240: wiring patterns 150 and 250: insulating layer

155, 255: 솔더볼 패드 160, 260: 솔더볼 155, 255: solder ball pads 160, 260: solder ball

208: 방열판208: heat sink

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 기판의 리세스 영역 내에 반도체 칩을 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package including a semiconductor chip in a recessed region of a substrate and a method of manufacturing the same.

반도체 패키지를 만드는 패키징 공정(packaging process)은 반도체 칩에 외부연결단자를 연결해주고, 외부의 충격으로부터 반도체 칩이 보호될 수 있도록 반도체 칩을 밀봉해주는 일련의 공정을 말한다.　The packaging process of making a semiconductor package is a series of processes that connect an external connection terminal to a semiconductor chip and seal the semiconductor chip to protect the semiconductor chip from external shock.

최근 전자산업이 발전함에 따라 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해가고 있다. 또한 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.　 이러한 반도체 패키지 중에서 BGA(Ball Grid Array) 패키지 및 WLCSP(Wafer Level Chip Scale Package)는 가장 일반화 된 반도체 패키지중 하나이다. With the recent development of the electronics industry, semiconductor packages are developing in various directions with the goal of miniaturization, light weight, and reduction of manufacturing cost. In addition, various types of semiconductor packages have emerged as their application fields are extended to digital image devices, MP3 players, mobile phones, and mass storage means. Among these semiconductor packages, a ball grid array (BGA) package and a wafer level chip scale package (WLCSP) are one of the most common semiconductor packages.

도 1은 종래 기술에 의한 BGA(Ball Grid Array) 패키지를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional ball grid array (BGA) package.

도 1을 참조하면, 본드 핑거(bond finger)(26)와 솔더볼 패드(36)와 같은 인쇄회로패턴이 형성된 인쇄회로기판(22)에 반도체 칩(24)을 탑재한다.　 그 후 상기 인쇄회로기판(22)에 있는 본드 핑거(26)와 반도체 칩(24)에 있는 본드 패드(28)를 와이어(30)로 연결한다.　 계속해서 상기 반도체 칩(32) 및 와이어(30)를 보호하기 위해 봉지수지(32)를 통한 몰딩 공정(molding process)을 진행한다. 마지막으로 상기 인쇄회로기판(22) 하부에 있는 솔더볼 패드(36)에 솔더볼(34)을 부착하여 전형적인 BGA 패키지(20)를 만든다. Referring to FIG. 1, a semiconductor chip 24 is mounted on a printed circuit board 22 having a printed circuit pattern such as a bond finger 26 and a solder ball pad 36. Thereafter, the bond finger 26 of the printed circuit board 22 and the bond pad 28 of the semiconductor chip 24 are connected with the wire 30. Subsequently, a molding process is performed through the encapsulation resin 32 to protect the semiconductor chip 32 and the wire 30. Finally, the solder balls 34 are attached to the solder ball pads 36 under the printed circuit board 22 to form a typical BGA package 20.

그러나, 상기 BGA 패키지(20)는 몰딩 공정을 반드시 진행해야 하는 번거로움이 있고, 휨 결함(warpage defect)의 발생 때문에 반도체 패키지의 두께를 얇게 만드는데 한계가 있다.　 또한 동일 구조의 BGA 패키지를 상하로 쌓아서 적층형 반도체 패키지를 만들 수 없는 단점이 있다. However, the BGA package 20 is cumbersome in that the molding process must be performed, and there is a limit in making the thickness of the semiconductor package thin due to the occurrence of warpage defects. In addition, there is a disadvantage that a stacked semiconductor package cannot be made by stacking BGA packages having the same structure up and down.

도 2는 종래 기술에 의한 WLCSP(Wafer Level Chip Scale Package)를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a wafer level chip scale package (WLCSP) according to the prior art.

도 2를 참조하면, 일반적인 WLCSP(40)는 웨이퍼 제조공정에서 표면에 본드 패드(44)와 패시베이션층(passivation layer, 46)층이 형성된 반도체 칩(42) 위에 제1 절연막(48)과 금속재질의 본드 패드 재배치 패턴(50)을 적층한다.　 그 후 제2 절연막(52)을 상기 본드 패드 재배치 패턴(50)이 형성된 반도체 기판 표면에 적층한 후, 포토리소그라피 공정을 진행하여 솔더볼 패드를 노출시킨 후, 솔더볼(54)을 부착시킨 반도체 패키지이다. Referring to FIG. 2, a typical WLCSP 40 includes a first insulating film 48 and a metal material on a semiconductor chip 42 having a bond pad 44 and a passivation layer 46 formed on a surface thereof in a wafer manufacturing process. The bond pad rearrangement pattern 50 is laminated. After the second insulating film 52 is laminated on the surface of the semiconductor substrate on which the bond pad repositioning pattern 50 is formed, the photolithography process is performed to expose the solder ball pads, and then the solder balls 54 are attached to the semiconductor package. .

이러한 WLCSP(40) 역시 휨 결함의 발생 때문에 반도체 패키지의 두께를 얇게 만드는데 한계가 있으며, 동일 구조의 반도체 패키지를 상하로 쌓아서 적층형 반도체 패키지를 만들 수 없는 단점이 있다.　 또한, 반도체 칩(42)이 외부로 노출되기 때문에 반도체 패키지를 취급하는 과정에서 반도체 칩(42)에 크랙이 발생할 위험이 높다.The WLCSP 40 also has a limitation in making the thickness of the semiconductor package thin due to the occurrence of bending defects, and has a disadvantage in that a stacked semiconductor package cannot be made by stacking semiconductor packages of the same structure up and down. In addition, since the semiconductor chip 42 is exposed to the outside, there is a high risk of cracking in the semiconductor chip 42 in the process of handling the semiconductor package.

현재의 반도체 공정의 가장 어려운 점은 반도체 칩의 제조공정이 고집적화 됨에 따라 반도체 칩 크기는 점차 줄어(shrink)들고 있으나, 솔더볼 사이의 간격은 세계반도체표준협회(JEDEC)의 국제표준이 정하는 바에 의하여 줄어들지 않는다는 것이다.　 이에 따라 반도체 칩의 크기가 줄어드는 경우, 일부의 솔더볼(54)을 반도체 칩 내에 부착되지 못하는 문제가 발생할 수 있다.　 또한, 재배치 패턴을 형성하여 반도체 칩을 솔더볼과 전기적으로 연결하는 경우, 공정의 증가로 인한 비용증가의 단점이 있다.The most difficult aspect of current semiconductor process is that semiconductor chip size is gradually shrinking as semiconductor chip manufacturing process is highly integrated. However, the spacing between solder balls is not reduced by the international standard of JEDEC. It is not. Accordingly, when the size of the semiconductor chip is reduced, a problem may occur in which some solder balls 54 are not attached to the semiconductor chip. In addition, when the rearrangement pattern is formed to electrically connect the semiconductor chip with the solder ball, there is a disadvantage in that the cost increases due to the increase in the process.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 상대적으로 간단한 공정을 통하여 그 내부의 구성요소들이 서로 전기적으로 연결된 반도체 패키지를 제공하는 것이다.Accordingly, a technical object of the present invention is to provide a semiconductor package in which the components inside thereof are electrically connected to each other through a relatively simple process.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지를 제조할 수 있는 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method capable of manufacturing the semiconductor package.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 제1면의 가장자리를 따라 복수의 콘택 패드(contact pad)가 마련되고 중앙에는 반도체 칩이 들어갈 수 있는 리세스 영역(recess region)을 포함하는 기판, 상기 기판의 제1면에 있는 리세스 영역 내에 탑재되고 표면에는 본드 패드(bond pad)를 포함하는 반도체 칩, 상기 본드 패드와 상기 콘택 패드를 연결하는 복수의 와이어, 상기 반도체 칩과 상기 기판을 덮도록 형성되고, 상기 콘택 패드를 노출하는 복수의 비아들을 포함하는 봉지층, 및 상기 봉지층 상에 배열되고, 상기 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들을 포함한다.According to an aspect of the present invention, a semiconductor package includes a plurality of contact pads along an edge of a first surface, and a recess region in which a semiconductor chip may enter. A semiconductor chip mounted in a recessed area on the first surface of the substrate, the semiconductor chip including a bond pad on a surface thereof, a plurality of wires connecting the bond pad and the contact pad, the semiconductor chip, and the An encapsulation layer is formed to cover the substrate and includes a plurality of vias exposing the contact pads, and a plurality of solder balls arranged on the encapsulation layer and connected to the contact pads through the vias.

상기 반도체 패키지는 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 형성되어 상기 콘택 패드와 전기적으로 연결된 배선패턴을 더 포함할 수 있다. 또한, 상기 반도체 패키지는 상기 봉지층과 상기 배선패턴을 덮도록 형성되고, 상기 배선패턴과 연결되는 복수의 솔더볼 패드를 포함하는 절연층을 더 포함할 수 있다.The semiconductor package may further include a wiring pattern formed on a portion of an upper surface of the encapsulation layer and an inner wall of the plurality of vias and electrically connected to the contact pad. The semiconductor package may further include an insulating layer formed to cover the encapsulation layer and the wiring pattern and include a plurality of solder ball pads connected to the wiring pattern.

상기 본드 패드, 상기 콘택 패드 및 상기 솔더볼 패드의 갯수는 모두 동일할 수 있다.The number of the bond pads, the contact pads and the solder ball pads may be the same.

상기 기판의 리세스 영역은 그 표면에 상기 반도체 칩이 부착될 수 있는 접착수단을 더 구비하며, 상기 접착수단은 접착 테이프 또는 열전달물질(thermal interface material, TIM)일 수 있다. 상기 기판은 상기 제1면과 대응하는 제2면에 상기 열전달물질과 인접하여 형성된 방열판(heat spreader)을 더 구비할 수 있다.The recessed region of the substrate further includes an adhesive means for attaching the semiconductor chip to a surface thereof, and the adhesive means may be an adhesive tape or a thermal interface material (TIM). The substrate may further include a heat spreader formed adjacent to the heat transfer material on a second surface corresponding to the first surface.

또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지 제조방법은, 리세스 영역과 콘택 패드를 포함하는 기판을 준비하는 단계, 상기 리세스 영역에 본드 패드를 포함하는 반도체 칩을 탑재하는 단계, 상기 본드 패드 와 상기 콘택 패드를 와이어를 이용하여 연결하는 단계, 상기 반도체 칩과 기판 상을 덮는 봉지층을 형성하는 단계, 상기 봉지층을 관통하여 상기 콘택 패드를 노출하는 복수의 비아들을 형성하는 단계, 및 상기 비아들을 통해 상기 콘택패드와 연결되도록 봉지층 상에 복수의 솔더볼을 부착하는 단계를 포함한다.In addition, according to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, including preparing a substrate including a recess region and a contact pad, and mounting a semiconductor chip including a bond pad in the recess region. The method may include: connecting the bond pad and the contact pad using a wire, forming an encapsulation layer covering the semiconductor chip and the substrate, and forming a plurality of vias through the encapsulation layer to expose the contact pad. And attaching a plurality of solder balls on an encapsulation layer to be connected to the contact pad through the vias.

상기 반도체 패키지 제조방법은 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 상기 콘택 패드에 연결되는 배선패턴을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 반도체 패키지 제조방법은 상기 봉지층과 배선패턴을 덮는 절연층 및 상기 절연층에 배선패턴과 연결되는 복수의 솔더볼 패드를 형성하는 단계를 더 포함할 수 있다.The semiconductor package manufacturing method may further include forming a wiring pattern connected to the contact pad on a portion of an upper surface of the encapsulation layer and an inner wall of the plurality of vias. The method may further include forming an insulating layer covering the encapsulation layer and the wiring pattern and a plurality of solder ball pads connected to the wiring pattern in the insulating layer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.The embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and the following examples can be modified in various other forms, and the scope of the present invention is It is not limited to an Example. In the following description, when a layer is described as being on top of another layer, it may be directly on top of another layer, and a third layer may be interposed therebetween. In addition, the thickness or size of each layer in the drawings is exaggerated for convenience and clarity, the same reference numerals in the drawings refer to the same elements.

도 3은 본 발명의 일 실시예에 의한 반도체 패키지(100)를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package 100 in accordance with an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100)는, 단층 기판(102)을 기본 프레임(base frame)으로 사용한다. 기판(102)은 실리콘 기판, 유리기판 또는 인쇄회로기판일 수 있다. 또한, 기판(102)은 FR4 및 BT레진(resin)으로 이루어진 절연물질 중에서 선택된 하나를 사용한 인쇄회로기판일 수 있다. 기판(102)의 제1면에는 반도체 칩(120)이 탑재되는 리세스 영역(recess region; 104)이 마련되어 있다. 또한, 기판(102)의 가장자리를 따라 콘택 패드(contact pad, 106)가 형성되어 있다. 리세스 영역(104)의 바닥에는 접착테이프와 같은 접착수단(110)이 부착되어 반도체 칩(120)이 접착될 수 있다. 반도체 칩(120)이 탑재되는 방향은 반도체 칩(120)에서 본드 패드(122)가 형성된 면에 대향하는 면이 리세스 영역(104)의 바닥과 마주하도록 탑재되는 것이 바람직하다. Referring to FIG. 3, the semiconductor package 100 according to an exemplary embodiment uses the single layer substrate 102 as a base frame. The substrate 102 may be a silicon substrate, a glass substrate, or a printed circuit board. In addition, the substrate 102 may be a printed circuit board using one selected from an insulating material consisting of FR4 and BT resin. A recess region 104 in which the semiconductor chip 120 is mounted is provided on the first surface of the substrate 102. In addition, contact pads 106 are formed along the edge of the substrate 102. An adhesive means 110 such as an adhesive tape may be attached to the bottom of the recess region 104 to attach the semiconductor chip 120. The direction in which the semiconductor chip 120 is mounted may be mounted such that a surface of the semiconductor chip 120 that faces the surface on which the bond pad 122 is formed faces the bottom of the recess region 104.

반도체 칩(120)은 표면에 복수의 본드 패드(122)를 포함한다. 본드 패드(122)는 도시된 바와 같이 반도체 칩(120)의 가장자리에 형성될 수 있으나, 이에 반드시 한정되는 것은 아니다. 다시 말하면, 반도체 칩(120)은 중앙부에 형성된 본드 패드(122)를 포함할 수 있고, 또한 본드 패드(122)와 연결되는 본드 핑거(bond finger)를 그 가장자리에 더 포함할 수 있다.The semiconductor chip 120 includes a plurality of bond pads 122 on a surface thereof. The bond pad 122 may be formed at the edge of the semiconductor chip 120 as shown, but is not necessarily limited thereto. In other words, the semiconductor chip 120 may include a bond pad 122 formed at a central portion thereof, and may further include a bond finger connected to the bond pad 122 at an edge thereof.

또한, 반도체 패키지(100)는, 반도체 칩(120)의 본드 패드(122)와 기판(102)의 콘택 패드(106)를 연결하는 와이어(124)를 포함한다. 와이어(124)는 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.In addition, the semiconductor package 100 includes a wire 124 connecting the bond pad 122 of the semiconductor chip 120 and the contact pad 106 of the substrate 102. The wire 124 may include gold (Au), silver (Ag), aluminum (Al), copper (Cu), or an alloy thereof.

반도체 칩(120)과 기판(102)의 상부는 봉지층(130)에 의하여 덮인다. 또한, 반도체 칩(120)과 기판(102) 사이의 간극 및 와이어(124)도 봉지층(130)에 의 하여 각각 충진 및 밀봉된다. 봉지층(130)은 엔캡슐런트(encapsulant)로 형성될 수 있다. 또한, 도시되지는 않았으나, 반도체 칩(120) 및 기판(102)의 상면과 봉지층(130)의 하면 사이에 패시베이션층(passivation layer)이 더 형성될 수 있다. Upper portions of the semiconductor chip 120 and the substrate 102 are covered by the encapsulation layer 130. In addition, the gap between the semiconductor chip 120 and the substrate 102 and the wire 124 are also filled and sealed by the encapsulation layer 130, respectively. The encapsulation layer 130 may be formed of an encapsulant. Although not shown, a passivation layer may be further formed between the upper surface of the semiconductor chip 120 and the substrate 102 and the lower surface of the encapsulation layer 130.

또한, 반도체 패키지(100)는 봉지층(130)을 관통하여 기판 상의 콘택 패드(106)를 노출하는 비아들(132)을 포함한다. 봉지층의 상면의 일부와 비아들(132)의 내벽에는 배선패턴(140)이 형성된다. 도시된 배선패턴(140)은 예시적이며, 예를 들어 배선패턴(140)은 비아들(132)을 충진하도록 형성될 수도 있다. 배선패턴(140)은 콘택 패드(106)와 전기적으로 연결된다. 배선패턴(140)은 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.The semiconductor package 100 also includes vias 132 penetrating the encapsulation layer 130 to expose the contact pads 106 on the substrate. A wiring pattern 140 is formed on a portion of the top surface of the encapsulation layer and the inner wall of the vias 132. The wiring pattern 140 illustrated in the drawings is exemplary, and for example, the wiring pattern 140 may be formed to fill the vias 132. The wiring pattern 140 is electrically connected to the contact pad 106. The wiring pattern 140 may include a metal, for example, gold (Au), silver (Ag), aluminum (Al), copper (Cu), or an alloy thereof.

반도체 패키지(100)는 봉지층(130)과 상기 배선패턴(140)을 덮도록 형성되고, 배선패턴(140)과 연결되는 복수의 솔더볼 패드(155)를 포함하는 절연층(150) 및 솔더볼 패드(155)에 부착된 복수의 솔더볼들(160)을 포함한다. 반도체 칩(120) 상의 본드 패드(122), 기판(102) 상의 콘택 패드(106) 및 절연층(150)에 형성된 솔더볼 패드(155)의 갯수는 모두 동일할 수 있다.The semiconductor package 100 is formed to cover the encapsulation layer 130 and the wiring pattern 140, and includes an insulating layer 150 and a solder ball pad including a plurality of solder ball pads 155 connected to the wiring pattern 140. A plurality of solder balls 160 attached to the (155). The number of bond pads 122 on the semiconductor chip 120, the contact pads 106 on the substrate 102, and the solder ball pads 155 formed on the insulating layer 150 may all be the same.

참고로 WLCSP에서 솔더볼이 반도체 칩에 바로 붙어 있는 구조를 팬 인(Fan-in) 구조라 하고, 일부 솔더볼이 반도체 칩 외곽에 있는 기판에 부착된 경우를 팬 아웃(Fan-out) 구조라 한다. 도 3의 반도체 패키지(100)는 솔더볼(160)의 일부가 반도체 칩(120) 외곽에 부착되어 있으므로 팬 아웃 구조를 갖는다. 이에 따라, 반도체 칩의 크기가 줄어들더라도 상기 팬 아웃 구조를 통하여 솔더볼을 부착할 수 있는 장점을 가진다. 또한, 본 발명의 실시예에 의한 반도체 패키지(100)는 기판(102) 내에 반도체 칩(120)을 탑재한 후에, 반도체 칩(120)과 솔더볼(160)을 와이어 본딩, 비아 형성, 및 배선 패턴 형성을 통하여 전기적으로 연결한다. 따라서, 종래의 상대적으로 복잡한 재배치 패턴공정을 수행하지 않는 장점을 갖는다.For reference, the structure in which the solder ball is directly attached to the semiconductor chip in the WLCSP is called a fan-in structure, and the case in which some solder balls are attached to a substrate outside the semiconductor chip is called a fan-out structure. The semiconductor package 100 of FIG. 3 has a fan-out structure because a part of the solder ball 160 is attached to the outside of the semiconductor chip 120. Accordingly, even though the size of the semiconductor chip is reduced, the solder ball may be attached through the fan out structure. In addition, in the semiconductor package 100 according to the embodiment of the present invention, after the semiconductor chip 120 is mounted in the substrate 102, wire bonding, via formation, and wiring patterns of the semiconductor chip 120 and the solder ball 160 are performed. Electrically connected through the formation. Thus, there is an advantage of not performing the conventional relatively complicated relocation pattern process.

도 4a 내지 도 4g는 도 3의 반도체 패키지를 제조하는 공정들을 설명하기 위한 단면도이다.4A through 4G are cross-sectional views illustrating processes of manufacturing the semiconductor package of FIG. 3.

도 4a를 참조하면, 리세스 영역(104)과 복수의 콘택 패드(106)를 포함하는 기판(102)을 준비한다. 기판(102)은 실리콘 기판, 유리기판 또는 인쇄회로기판일 수 있다. 콘택 패드(106)는 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다.Referring to FIG. 4A, a substrate 102 including a recessed region 104 and a plurality of contact pads 106 is prepared. The substrate 102 may be a silicon substrate, a glass substrate, or a printed circuit board. The contact pad 106 may include a metal, for example, gold (Au), silver (Ag), aluminum (Al), copper (Cu), or an alloy thereof.

도 4b를 참조하면, 리세스 영역(104)에 반도체 칩(120)을 탑재한다. 반도체 칩은 복수의 본드 패드(122)를 포함한다. 본드 패드(122)는 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다. 리세스 영역(104)은 그 표면에 반도체 칩(120)이 부착될 수 있는 접착수단(110), 예를 들어 접착 테이프를 더 구비한다. Referring to FIG. 4B, the semiconductor chip 120 is mounted in the recess region 104. The semiconductor chip includes a plurality of bond pads 122. The bond pad 122 may include a metal, for example, gold (Au), silver (Ag), aluminum (Al), copper (Cu), or an alloy thereof. The recess region 104 further comprises an adhesive means 110, for example an adhesive tape, on which the semiconductor chip 120 can be attached.

도 4c를 참조하면, 와이어(124)를 이용하여 본드 패드(122)와 콘택 패드(106)를 연결한다. 본드 패드(122)의 수와 콘택 패드(106)의 수는 동일할 수 있으며, 와이어(124)는 본드 패드(122)와 콘택 패드(106)를 일대일로 대응하도록 연결할 수 있다. 와이어(124)는 금속, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 또는 이들의 합금을 포함할 수 있다. 와이어(124)를 연결하는 방법은 본 기술분야의 당업자에 공지되어 있으므로, 이에 대한 설명은 생략하기로 한다.Referring to FIG. 4C, the bond pads 122 and the contact pads 106 may be connected using wires 124. The number of bond pads 122 and the number of contact pads 106 may be the same, and the wires 124 may connect the bond pads 122 and the contact pads 106 in a one-to-one correspondence. The wire 124 may include a metal, for example, gold (Au), silver (Ag), aluminum (Al), copper (Cu), or an alloy thereof. Since the method of connecting the wire 124 is known to those skilled in the art, a description thereof will be omitted.

도 4d를 참조하면, 반도체 칩(120)과 기판(102) 상을 덮는 봉지층(130)을 형성한다. 또한, 반도체 칩(120)과 기판(102) 사이의 간극(104a) 및 와이어(124)도 봉지층(130)에 의하여 각각 충진 및 밀봉된다. 봉지층(130)은 엔캡슐런트로 형성될 수 있다.Referring to FIG. 4D, an encapsulation layer 130 covering the semiconductor chip 120 and the substrate 102 is formed. In addition, the gap 104a and the wire 124 between the semiconductor chip 120 and the substrate 102 are also filled and sealed by the encapsulation layer 130, respectively. The encapsulation layer 130 may be formed of an encapsulant.

도 4e를 참조하면, 상기 봉지층(130)을 관통하여 기판 상의 콘택 패드(106)의 일부 영역을 노출하도록 복수의 비아들(132)을 형성한다. 비아(132)의 형성방법은 본 기술분야의 당업자에 공지되어 있으므로, 이에 대한 설명은 생략하기로 한다.Referring to FIG. 4E, a plurality of vias 132 are formed to penetrate the encapsulation layer 130 to expose a portion of the contact pad 106 on the substrate. Since the method of forming the via 132 is known to those skilled in the art, a description thereof will be omitted.

도 4f를 참조하면, 봉지층(130)의 상면의 일부와 복수의 비아(132)들의 내벽에 배선패턴(140)을 형성한다. 도시된 배선패턴(140)은 예시적이며, 예를 들어 배선패턴(140)은 비아들(132)을 충진하도록 형성될 수도 있다. 배선패턴(140)은 기판 상의 콘택 패드(106)와 전기적으로 연결된다. 배선패턴(140)은 통상적인 패턴형성방법에 의하여 형성될 수 있으며, 이에 대한 설명은 생략하기로 한다.Referring to FIG. 4F, a wiring pattern 140 is formed on a portion of an upper surface of the encapsulation layer 130 and an inner wall of the plurality of vias 132. The wiring pattern 140 illustrated in the drawings is exemplary, and for example, the wiring pattern 140 may be formed to fill the vias 132. The wiring pattern 140 is electrically connected to the contact pads 106 on the substrate. The wiring pattern 140 may be formed by a conventional pattern forming method, and a description thereof will be omitted.

도 4g를 참조하면, 봉지층(130)과 배선패턴(142)을 덮는 절연층(150)을 형성한다. 절연층(150)에 배선패턴(142)과 연결되는 복수의 솔더볼 패드(155)를 형성한다. 솔더볼 패드(155)의 갯수는 본드 패드(122), 및 콘택 패드(106)의 갯수와 동일할 수 있다. 이어서, 솔더볼 패드(155) 각각에 솔더볼(150)을 부착하여, 반도체 패키지(100)를 완성한다.Referring to FIG. 4G, an insulating layer 150 covering the encapsulation layer 130 and the wiring pattern 142 is formed. A plurality of solder ball pads 155 connected to the wiring pattern 142 are formed on the insulating layer 150. The number of solder ball pads 155 may be the same as the number of bond pads 122 and contact pads 106. Subsequently, the solder balls 150 are attached to each of the solder ball pads 155 to complete the semiconductor package 100.

도 5는 본 발명의 다른 실시예에 의한 반도체 패키지(200)를 설명하기 위한 단면도이다.5 is a cross-sectional view illustrating a semiconductor package 200 according to another embodiment of the present invention.

도 5를 참조하면, 반도체 패키지(200)는 제1면의 가장자리를 따라 복수의 콘택 패드(206)가 마련되고 제1면에는 반도체 칩(220)이 탑재되는 리세스 영역(204)을 포함하는 기판(202)을 포함한다. 반도체 패키지(200)는 기판(202)의 리세스 영역(204)내에 탑재되고 표면에는 본드 패드(222)를 포함하는 반도체 칩(220) 및 본드 패드(222)와 상기 콘택 패드(206)를 연결하는 복수의 와이어(224)를 포함한다. 또한, 반도체 패키지(200)는 반도체 칩(220)과 기판(202)을 덮도록 형성되고 콘택 패드(206)를 노출하는 복수의 비아들(232)을 포함하는 봉지층(230) 및 상기 봉지층 상에 배열되고, 상기 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들(260)을 포함한다. 또한, 반도체 패키지(200)는 봉지층(230)의 상면의 일부와 복수의 비아들(232)의 내벽에 형성되어 콘택 패드(206)와 전기적으로 연결되는 배선패턴(240)은. 봉지층(230)과 배선패턴(240)을 덮는 절연층(250), 및 절연층(250) 내에 배선패턴(240)과 연결되는 복수의 솔더볼 패드(255)를 더 포함할 수 있다. Referring to FIG. 5, the semiconductor package 200 includes a recessed region 204 on which a plurality of contact pads 206 are disposed along an edge of a first surface, and on which a semiconductor chip 220 is mounted. Substrate 202. The semiconductor package 200 is mounted in the recess region 204 of the substrate 202 and connects the contact pad 206 with the semiconductor pad 220 and the bond pad 222 including a bond pad 222 on a surface thereof. It includes a plurality of wires (224). In addition, the semiconductor package 200 is formed to cover the semiconductor chip 220 and the substrate 202 and the encapsulation layer 230 and the encapsulation layer including a plurality of vias 232 exposing the contact pad 206. And a plurality of solder balls 260 arranged on and connected to the contact pads through the vias. In addition, the semiconductor package 200 may be formed on a portion of the top surface of the encapsulation layer 230 and an inner wall of the plurality of vias 232 to be electrically connected to the contact pad 206. The semiconductor device may further include an insulating layer 250 covering the encapsulation layer 230 and the wiring pattern 240, and a plurality of solder ball pads 255 connected to the wiring pattern 240 in the insulating layer 250.

본 실시예의 특징적인 부분은, 도 3의 실시예와는 달리 접착수단(210)으로서 접착테이프 대신에 접착성을 갖는 열전달물질(Thermal Interface Material, TIM)을 포함하는 것이다.　 이 경우 기판(202)은 콘택 패드(206)가 형성된 제1면의 반대면인 제2면에 열전달 특성이 우수한 물질, 예를 들어 구리 및 알루미늄과 같은 금속을 포함하는 물질로 형성된 방열판(208)을 추가로 포함할 수 있다.　 따라서 반도체 칩(220)이 고속으로 동작할 때, 많은 열을 발생하더라도 반도체 칩(220) 바닥 면에서 열전달물질을 포함하는 접착수단(210)으로, 다시 접착수단(210)에서 방열판(208)으로 연결되는 열전달 경로를 확보하여 외부로 열방출이 용이하다. 도 5의 실시예에 의한 반도체 패키지(200)의 제조방법은 전반적인 패키징 공정은 상술한 도 3의 실시예와 유사하기 때문에 중복을 피하여 설명을 생략한다. The characteristic part of this embodiment, unlike the embodiment of FIG. 3, includes a thermal interface material (TIM) having adhesiveness instead of the adhesive tape as the adhesive means 210. In this case, the substrate 202 may include a heat sink 208 formed of a material having excellent heat transfer characteristics, for example, a metal such as copper and aluminum, on a second surface opposite to the first surface on which the contact pad 206 is formed. It may further include. Therefore, when the semiconductor chip 220 operates at a high speed, even if a large amount of heat is generated, the bonding means 210 including a heat transfer material on the bottom surface of the semiconductor chip 220, and the bonding means 210 to the heat sink 208. It is easy to dissipate heat to the outside by securing the heat transfer path connected. In the manufacturing method of the semiconductor package 200 according to the embodiment of FIG. 5, the overall packaging process is similar to that of the embodiment of FIG. 3, and thus description thereof is omitted to avoid duplication.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope not departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

본 발명의 반도체 패키지는 반도체 칩과 솔더볼을 와이어 본딩과 비아형성을 통하여 전기적으로 연결한다. 이에 따라, 특히 WLCSP(Wafer Level Chip Scale Package)에 있어서, 반도체 칩의 크기가 줄어드는 경우의 솔더볼 갯수의 제한을 극복할 수 있다. 또한, 몰딩 공정이나 재배선 패턴 형성과 같은 상대적으로 복잡한 공정을 수행하지 않아도 되므로 공정비용과 불량률을 줄일 수 있다.The semiconductor package of the present invention electrically connects the semiconductor chip and the solder ball through wire bonding and via formation. Accordingly, in particular, in the WLCSP (Wafer Level Chip Scale Package), a limitation of the number of solder balls when the size of the semiconductor chip is reduced can be overcome. In addition, since it is not necessary to perform a relatively complex process such as molding process or rewiring pattern formation it can reduce the process cost and defective rate.

Claims (11)

제1면의 가장자리를 따라 복수의 콘택 패드(contact pad)가 마련되고 중앙에는 반도체 칩이 들어갈 수 있는 리세스 영역(recess region)을 포함하는 기판;A substrate including a plurality of contact pads along an edge of the first surface and having a recess region in the center thereof to allow the semiconductor chip to enter; 상기 기판의 제1면에 있는 리세스 영역 내에 탑재되고 표면에는 본드 패드(bond pad)를 포함하는 반도체 칩;A semiconductor chip mounted in a recessed area on the first surface of the substrate and including a bond pad on a surface thereof; 상기 본드 패드와 상기 콘택 패드를 연결하는 와이어;A wire connecting the bond pad and the contact pad; 상기 반도체 칩과 상기 기판을 덮도록 형성되고, 상기 콘택 패드를 노출하는 복수의 비아들을 포함하는 봉지층; 및An encapsulation layer formed to cover the semiconductor chip and the substrate and including a plurality of vias exposing the contact pads; And 상기 봉지층 상에 배열되고, 상기 비아들을 통해 상기 콘택패드와 연결된 복수의 솔더볼들을 포함하는 것을 특징으로 하는 반도체 패키지.And a plurality of solder balls arranged on the encapsulation layer and connected to the contact pads through the vias. 제1항에 있어서, 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 형성되어 상기 콘택 패드와 전기적으로 연결된 배선패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a wiring pattern formed on a portion of an upper surface of the encapsulation layer and an inner wall of the plurality of vias and electrically connected to the contact pad. 제1항에 있어서, 상기 봉지층과 상기 배선패턴을 덮도록 형성되고, 상기 배선패턴과 연결되는 복수의 솔더볼 패드를 포함하는 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising an insulating layer formed to cover the encapsulation layer and the wiring pattern and including a plurality of solder ball pads connected to the wiring pattern. 제1항에 있어서, 상기 본드 패드, 상기 콘택 패드 및 상기 솔더볼 패드의 갯수는 모두 동일한 것을 특징으로 하는 반도체 패키지. The semiconductor package of claim 1, wherein the number of the bond pads, the contact pads, and the solder ball pads is the same. 제1항에 있어서, 상기 리세스 영역은 그 표면에 상기 반도체 칩이 부착될 수 있는 접착수단을 더 구비하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the recess region further includes an adhesive means to which the semiconductor chip is attached to a surface of the recess region. 제5항에 있어서, 상기 접착수단은 접착 테이프인 것을 특징으로 하는 반도체 패키지. The semiconductor package according to claim 5, wherein the adhesive means is an adhesive tape. 제5항에 있어서, 상기 접착수단은 열전달물질(thermal interface material, TIM)인 것을 특징으로 하는 반도체 패키지. 6. The semiconductor package of claim 5, wherein the bonding means is a thermal interface material (TIM). 제7항에 있어서, The method of claim 7, wherein 상기 기판은 상기 제1면과 대응하는 제2면에 상기 열전달물질과 인접하여 형성된 방열판(heat spreader)을 더 구비하는 것을 특징으로 하는 반도체 패키지. And the substrate further comprises a heat spreader formed adjacent to the heat transfer material on a second surface corresponding to the first surface. 리세스 영역과 콘택 패드를 포함하는 기판을 준비하는 단계;Preparing a substrate comprising a recess region and a contact pad; 상기 리세스 영역에 본드 패드를 포함하는 반도체 칩을 탑재하는 단계;Mounting a semiconductor chip including a bond pad in the recess region; 상기 본드 패드와 상기 콘택 패드를 와이어를 이용하여 연결하는 단계;Connecting the bond pad and the contact pad using a wire; 상기 반도체 칩과 기판 상을 덮는 봉지층을 형성하는 단계;Forming an encapsulation layer covering the semiconductor chip and the substrate; 상기 봉지층을 관통하여 상기 콘택 패드를 노출하는 복수의 비아들을 형성하는 단계;Forming a plurality of vias through the encapsulation layer to expose the contact pads; 상기 비아들을 통해 상기 콘택패드와 연결되도록 봉지층 상에 복수의 솔더볼을 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.Attaching a plurality of solder balls on an encapsulation layer to be connected to the contact pads through the vias. 제9항에 있어서, 상기 봉지층의 상면의 일부와 상기 복수의 비아들의 내벽에 상기 콘택 패드에 연결되는 배선패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 9, further comprising forming a wiring pattern connected to the contact pad on a portion of an upper surface of the encapsulation layer and an inner wall of the plurality of vias. 제9항에 있어서, 상기 봉지층과 배선패턴을 덮는 절연층 및 상기 절연층에 배선패턴과 연결되는 복수의 솔더볼 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 9, further comprising forming an insulating layer covering the encapsulation layer and the wiring pattern and a plurality of solder ball pads connected to the wiring pattern in the insulating layer.
KR1020060118554A 2006-11-28 2006-11-28 Semiconductor package and method of manufacturing the same KR20080048311A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060118554A KR20080048311A (en) 2006-11-28 2006-11-28 Semiconductor package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060118554A KR20080048311A (en) 2006-11-28 2006-11-28 Semiconductor package and method of manufacturing the same

Publications (1)

Publication Number Publication Date
KR20080048311A true KR20080048311A (en) 2008-06-02

Family

ID=39804555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060118554A KR20080048311A (en) 2006-11-28 2006-11-28 Semiconductor package and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR20080048311A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101056245B1 (en) * 2008-07-17 2011-08-11 페어차일드 세미컨덕터 코포레이션 Embedded die package and process using pre-molded carrier
KR101101435B1 (en) * 2010-02-24 2012-01-02 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
KR101109214B1 (en) * 2009-12-28 2012-01-30 삼성전기주식회사 A package substrate and a method of fabricating the same
CN115241135A (en) * 2021-04-23 2022-10-25 北京梦之墨科技有限公司 Wafer level packaging structure and process

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101056245B1 (en) * 2008-07-17 2011-08-11 페어차일드 세미컨덕터 코포레이션 Embedded die package and process using pre-molded carrier
KR101159016B1 (en) * 2008-07-17 2012-06-21 페어차일드 세미컨덕터 코포레이션 Embedded die package using a pre-molded carrier
KR101109214B1 (en) * 2009-12-28 2012-01-30 삼성전기주식회사 A package substrate and a method of fabricating the same
KR101101435B1 (en) * 2010-02-24 2012-01-02 앰코 테크놀로지 코리아 주식회사 Semiconductor device and manufacturing method thereof
CN115241135A (en) * 2021-04-23 2022-10-25 北京梦之墨科技有限公司 Wafer level packaging structure and process

Similar Documents

Publication Publication Date Title
KR100618892B1 (en) Semiconductor package accomplishing a fan-out structure through wire bonding
TWI482261B (en) Three-dimensional system-in-package package-on-package structure
US7259448B2 (en) Die-up ball grid array package with a heat spreader and method for making the same
US6534859B1 (en) Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package
KR20190079065A (en) Interposer substrate and semiconductor package
US20110209908A1 (en) Conductor package structure and method of the same
US20080042253A1 (en) Stack type ball grid array package and method for manufacturing the same
WO1999062119A1 (en) Rf shielded electronic device
CN107393836B (en) Chip packaging method and packaging structure
KR20100121231A (en) Package on package preventing circuit pattern lift defect and method for fabricating the same
TWI428995B (en) Shrink package on board
JP2012099648A (en) Semiconductor device, and method of manufacturing the same
KR100825784B1 (en) Semiconductor package suppressing a warpage and wire open defects and manufacturing method thereof
KR101059629B1 (en) Semiconductor Package Manufacturing Method
US7235870B2 (en) Microelectronic multi-chip module
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
KR20080114603A (en) Semiconductor device package having pseudo chips
KR20080048311A (en) Semiconductor package and method of manufacturing the same
US20110031607A1 (en) Conductor package structure and method of the same
KR101086964B1 (en) Fabrication method of semiconductor package
KR20130050077A (en) Stacked package and method of manufacturing the semiconductor package
US20110031594A1 (en) Conductor package structure and method of the same
KR102233649B1 (en) Stacked semiconductor package and manufacturing method of the same
KR100473336B1 (en) semiconductor package
KR20110137060A (en) Semiconductor package

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination