KR20100069007A - Semiconductor package and fabricating method thereof - Google Patents

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KR20100069007A
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이희봉
이덕용
전미선
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하나 마이크론(주)
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Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to easily emit the heat from a semiconductor package by attaching a radiant heat pad to the exposed upper side of the semiconductor die. CONSTITUTION: A substrate(110) includes a land(111) formed on the lower side of the substrate and a conductive pattern(112) connected with the land. A semiconductor die(120) is formed on the upper side of the substrate. A conductive bump(130) electrically connects the conductive pattern of the substrate and a bond pad of the semiconductor die. An encapsulation(140) is formed to cover the semiconductor die and the conductive bump. The encapsulation includes an internal cavity(140a).

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package And Fabricating Method Thereof}Semiconductor Package and Fabrication Method Thereof

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 다이에 가해지는 스트레스를 줄여서 신뢰성을 향상시키고, 반도체 다이의 열을 용이하게 방출시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package and a method of manufacturing the same that can reduce the stress applied to the semiconductor die to improve reliability, and can easily dissipate heat from the semiconductor die. .

반도체 패키지는 일반적으로 서브스트레이트의 상부에 반도체 다이를 실장하고, 반도체 다이를 서브스트레이트와 전기적으로 연결하며, 다시 인캡슐레이션을 통해 제품화된다.Semiconductor packages are typically commercialized by mounting a semiconductor die on top of the substrate, electrically connecting the semiconductor die with the substrate, and again through encapsulation.

그리고 그 중에서 특히, 플립칩(flip chip) 구조는 반도체 다이를 실장함에 있어서, 본드 패드가 하면으로 향하도록 구비하고, 와이어 대신 범프를 통해 반도체 다이와 서브스트레이트를 전기적으로 연결하며, 인캡슐레이션하는 구성을 갖는다.In particular, a flip chip structure includes a bond pad facing the lower surface when mounting a semiconductor die, and electrically connecting and encapsulating the semiconductor die and the substrate through bumps instead of wires. Has

그런데 이러한 플립칩 구조에서는 일반적으로 언더필(under fill)을 이용하 여 범프와 반도체 다이를 감싸게 되는데, 언더필에 사용되는 재질에 따른 영향이 크다. 그런데 언더필의 흐름성(flowability)을 개선하기 위해 언더필에서 필러(filler)의 함량을 낮추게 되는데, 그로 인해 접착성이 약화되는 문제가 발생한다.However, in such a flip chip structure, an underfill is used to surround the bump and the semiconductor die, and the influence of the material used for the underfill is large. However, in order to improve the flowability of the underfill (flower) to lower the content of the filler (filler) in the underfill, thereby causing a problem that the adhesion is weakened.

또한, 액상의 언더필을 형성하기 위해 필렛(fillet)을 제어하는 데에 어려움이 있으며, 각 반도체 패키지 단위마다 언더필을 디스펜싱해야 하기 때문에 생산성이 낮아지게 되는 문제가 있다.In addition, there is a difficulty in controlling the fillet to form a liquid underfill, and there is a problem that the productivity is lowered because the underfill must be dispensed for each semiconductor package unit.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체 다이에 가해지는 스트레스를 줄여서 신뢰성을 향상시키고, 반도체 다이의 열을 용이하게 방출시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to reduce the stress applied to the semiconductor die to improve reliability and to easily release heat from the semiconductor die, and a method for manufacturing the same. In providing.

상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트; 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 상기 서브스트레이트의 상부에 형성되는 반도체 다이; 상기 서브스트레이트의 도전성 패턴 및 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 범프; 및 상기 반도체 다이 및 도전성 범프를 감싸도록 형성된 인캡슐런트를 포함하고, 상기 반도체 다이의 일면에 반대되는 배면은 상기 인캡슐런트의 상측을 통해 노출되도록 할 수 있다.In accordance with one aspect of the present invention, a semiconductor package includes: a substrate having a land formed on a lower surface thereof, and a conductive pattern connected to the land formed on an upper surface thereof; A semiconductor die formed on the substrate so that a bond pad formed on one surface thereof faces the substrate; A conductive bump electrically connecting the conductive pattern of the substrate and the bond pad of the semiconductor die; And an encapsulant formed to surround the semiconductor die and the conductive bump, and a rear surface opposite to one surface of the semiconductor die may be exposed through an upper side of the encapsulant.

여기서, 상기 인캡슐런트는 상측에 내부로 인입되어 형성된 공동을 구비하여, 상기 공동을 통해 상기 반도체 다이의 반대면을 노출될 수 있다.Here, the encapsulant may include a cavity formed at an upper side thereof, and may be formed to expose an opposite surface of the semiconductor die through the cavity.

그리고 상기 인캡슐런트는 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질로 형성될 수 있다.The encapsulant may be formed of a material in which at least one selected from silver (Ag), copper (Cu), and a nonmetallic inorganic material is mixed with an epoxy resin or a silicone resin.

또한, 상기 반도체 다이는 상기 인캡슐런트의 상측으로 돌출될 수 있다.In addition, the semiconductor die may protrude above the encapsulant.

또한, 상기 반도체 다이의 배면에는 방열 패드가 더 부착될 수 있다.In addition, a heat dissipation pad may be further attached to the rear surface of the semiconductor die.

또한, 상기 서브스트레이트의 랜드에는 적어도 하나의 솔더볼이 연결될 수 있다.In addition, at least one solder ball may be connected to the land of the substrate.

더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법은 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트를 구비하는 서브스트레이트 구비 단계; 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 반도체 다이를 플립하고, 상기 본드 패드와 상기 서브스트레이트를 도전성 범프로 연결하는 반도체 다이 부착 단계; 및 상기 반도체 다이 및 도전성 범프를 감싸도록 인캡슐런트를 형성하는 인캡슐레이션 단계를 포함하고, 상기 인캡슐레이션 단계는 반도체 다이의 상부에 금형을 구비하고, 인캡슐레이션을 수행하여 상기 금형의 형상에 따라 상기 반도체 다이의 배면이 노출되도록 할 수 있다.In addition, the method for manufacturing a semiconductor package according to the present invention in order to achieve the above object comprises a substrate having a substrate having a substrate is formed on the lower surface, the conductive pattern is connected to the land on the upper surface; Attaching a semiconductor die to flip the semiconductor die such that a bond pad formed on one surface thereof faces the substrate, and attaching the bond pad and the substrate to conductive bumps; And an encapsulation step of forming an encapsulant to surround the semiconductor die and the conductive bump, wherein the encapsulation step includes a mold on top of the semiconductor die, and performs encapsulation to shape the mold. Accordingly, the back surface of the semiconductor die may be exposed.

여기서, 상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라서 형성되는 돌기 라인을 갖는 상기 금형을 구비하고, 상기 돌기 라인이 상기 반도체 다이의 배면에 닿도록 하여, 상기 돌기 라인에 의해 구획되는 영역의 내부로 상기 인캡슐런트가 인입되는 것을 방지할 수 있다.Here, the encapsulation step includes the mold having a protrusion line formed along a circumference of the semiconductor die, and the protrusion line contacts the rear surface of the semiconductor die, so that the encapsulation step of the region partitioned by the protrusion line. It is possible to prevent the encapsulant from entering inside.

그리고 상기 인캡슐레이션 단계는 상기 돌기 라인을 5㎚ 내지 50㎚의 높이로 구비하는 것일 수 있다.And the encapsulation step may be to have the projection line at a height of 5nm to 50nm.

또한, 상기 인캡슐레이션 단계는 상기 인캡슐런트의 재질을 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합하여 형성하는 것일 수 있다.In addition, the encapsulation step may be formed by mixing at least one selected from the group consisting of silver (Ag), copper (Cu), and a nonmetallic inorganic material with an epoxy resin or a silicone resin.

또한, 상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라 단차를 갖는 상기 금형을 구비하고, 상기 단차에 의해 음각되어 구획되는 영역의 내측에 상기 반도체 다이를 위치하여, 상기 반도체 다이의 측면 상측이 인캡슐레이션되는 것을 방지할 수 있다.In addition, the encapsulation step includes the mold having a step along the circumference of the semiconductor die, and the semiconductor die is positioned inside an area that is engraved and partitioned by the step, so that an upper side of the semiconductor die is located. Encapsulation can be prevented.

또한, 상기 인캡슐레션 단계는 상기 금형으로부터 상기 반도체 다이의 배면까지 수직 거리가 25㎛ 이하가 되도록 상기 금형을 위치시킬 수 있다.In addition, in the encapsulation step, the mold may be positioned such that a vertical distance from the mold to the back surface of the semiconductor die is 25 μm or less.

또한, 상기 인캡슐레이션 단계는 상기 금형의 단차로부터 상기 반도체 다이까지의 수평 거리가 25㎛ 내지 50㎛가 되도록 할 수 있다.In addition, the encapsulation step may be such that the horizontal distance from the step of the mold to the semiconductor die is 25㎛ to 50㎛.

또한, 상기 인캡슐레이션 단계의 이후에는 상기 반도체 다이의 상부에 방열 패드를 부착하는 단계가 더 이루어질 수 있다.In addition, after the encapsulation step, attaching a heat dissipation pad to the upper portion of the semiconductor die may be performed.

또한, 상기 인캡슐레이션 단계의 이후에는 상기 서브스트레이트의 랜드에 솔더볼을 형성하는 단계가 더 이루어질 수 있다.In addition, after the encapsulation step, the step of forming a solder ball on the land of the substrate may be further made.

상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이 및 도전성 범프를 인캡슐런트로 감싸도록 형성하여, 신뢰성을 향상시킬 수 있고, 인캡슐런트의 상측을 통해 반도체 다이의 반대면을 노출시킴으로써, 반도체 다 이를 용이하게 방열시킬 수 있다.As described above, the semiconductor package and the method of manufacturing the same according to the present invention may be formed to enclose the semiconductor die and the conductive bump in an encapsulant, thereby improving reliability, and the opposite side of the semiconductor die may be formed through the upper side of the encapsulant. By exposing, the semiconductor die can be easily dissipated.

또한, 상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 인캡슐런트의 상측으로 반도체 다이가 노출되도록 함으로써, 인캡슐런트의 두께를 줄여서 전체적인 두께를 줄일 수 있다.In addition, as described above, the semiconductor package and the method of manufacturing the same according to the present invention may expose the semiconductor die to the upper side of the encapsulant, thereby reducing the thickness of the encapsulant and thus reducing the overall thickness.

또한, 상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이의 노출된 상부에 방열 패드를 부착함으로써, 반도체 다이의 열이 외부로 용이하게 방출되도록 할 수 있다.In addition, as described above, the semiconductor package and the method of manufacturing the same according to the present invention can attach heat radiating pads to the exposed upper portion of the semiconductor die, so that heat of the semiconductor die can be easily released to the outside.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.

이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 구성을 설명하도록 한다.Hereinafter, the configuration of the semiconductor package 100 according to an embodiment of the present invention will be described.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package 100 according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스 트레이트(110), 상기 서브스트레이트(110)의 상부에 형성된 반도체 다이(120), 상기 반도체 다이(120)를 서브스트레이트(110)에 전기적으로 연결시키는 도전성 범프(130), 상기 반도체 다이(120)를 감싸는 인캡슐런트(140)를 포함한다. 또한, 상기 서브스트레이트(110)의 하면에는 솔더볼(150)이 더 형성될 수도 있다.Referring to FIG. 1, a semiconductor package 100 according to an exemplary embodiment may include a substrate 110, a semiconductor die 120 formed on an upper portion of the substrate 110, and the semiconductor die 120. A conductive bump 130 electrically connected to the substrate 110 and an encapsulant 140 surrounding the semiconductor die 120 are included. In addition, a solder ball 150 may be further formed on the lower surface of the substrate 110.

상기 서브스트레이트(110)는 본 발명의 일 실시예에 따른 반도체 패키지(100)가 형성되기 위한 기본을 제공한다. 상기 서브스트레이트(110)는 외부 회로(도시되지 않음)와 반도체 다이(120)의 전기적인 연결 경로를 제공한다.The substrate 110 provides a basis for forming the semiconductor package 100 according to an embodiment of the present invention. The substrate 110 provides an electrical connection path between an external circuit (not shown) and the semiconductor die 120.

상기 서브스트레이트(110)는 하면에 형성된 랜드(111), 상부에 형성된 도전성 패턴(112), 상기 랜드(111) 또는 도전성 패턴(112)로부터 수직 방향으로 연결된 도전성 비아(113), 상기 도전성 비아(113)에 연결된 배선 패턴(114)을 포함할 수 있다.The substrate 110 may include a land 111 formed on a bottom surface, a conductive pattern 112 formed on an upper surface thereof, a conductive via 113 connected in a vertical direction from the land 111 or the conductive pattern 112, and the conductive via ( And a wiring pattern 114 connected to 113.

상기 랜드(111)는 상기 서브스트레이트(110)의 하면에 형성되어 솔더볼(150)를 통해 또는 직접적으로 외부 회로(도시되지 않음)와 연결된다. 상기 도전성 패턴(112)은 상기 서브스트레이트(110)의 상면에 형성되어 반도체 다이(120)와 전기적으로 연결되어 전기적 신호의 전달 경로를 형성한다. 상기 도전성 비아(113)는 상기 랜드(111) 또는 도전성 패턴(112)으로부터 수직 방향으로 연결되어 형성된다. 상기 배선 패턴(114)은 수평 방향으로 전기적 경로를 형성하고, 상기 도전성 비아(113)와 연결되어, 상기 랜드(111) 및 도전성 패턴(112)의 전기적 경로를 원하는 대로 재배선시킨다.The land 111 is formed on the lower surface of the substrate 110 and is connected to an external circuit (not shown) through the solder ball 150 or directly. The conductive pattern 112 is formed on the upper surface of the substrate 110 to be electrically connected to the semiconductor die 120 to form a path for transmitting an electrical signal. The conductive via 113 is connected in a vertical direction from the land 111 or the conductive pattern 112. The wiring pattern 114 forms an electrical path in a horizontal direction and is connected to the conductive via 113 to redistribute the electrical path of the land 111 and the conductive pattern 112 as desired.

상기 반도체 다이(120)는 상기 서브스트레이트(110)의 상부에 형성된다. 상기 반도체 다이(120)는 트랜지스터 소자, 커패시터, 저항 성분 등으로 형성된 집적 회로를 의미한다. 상기 반도체 다이(120)는 일면에 복수의 본드 패드(121)를 구비하며, 상기 본드 패드(121)가 상기 서브스트레이트(110)를 향하도록 플립(flip)되어 형성된다. 상기 반도체 다이(120)는 상기 본드 패드(121)를 통해 전기적 신호를 입출력하게 된다. 또한, 상기 반도체 다이(120)의 본드 패드(121)가 형성된 일면과 반대되는 배면(120a)은 상기 인캡슐런트(140)의 외부로 노출된다. 따라서, 상기 반도체 다이(120a)는 상기 배면(120a)을 통해 열을 용이하게 방출할 수 있다.The semiconductor die 120 is formed on the substrate 110. The semiconductor die 120 refers to an integrated circuit formed of a transistor element, a capacitor, a resistance component, and the like. The semiconductor die 120 includes a plurality of bond pads 121 on one surface thereof, and is formed by flipping the bond pads 121 toward the substrate 110. The semiconductor die 120 inputs and outputs an electrical signal through the bond pad 121. In addition, the rear surface 120a opposite to the surface on which the bond pad 121 of the semiconductor die 120 is formed is exposed to the outside of the encapsulant 140. Therefore, the semiconductor die 120a may easily release heat through the back surface 120a.

상기 도전성 범프(130)는 상기 서브스트레이트(110)와 반도체 다이(120)의 사이에 형성된다. 상기 도전성 범프(130)는 상기 서브스트레이트(110)의 도전성 패턴(112)과 상기 반도체 다이(120)의 본드 패드(121)를 전기적으로 연결시킨다. 상기 도전성 범프(130)는 전기적으로 전도성이 좋은 주석, 납, 솔더 등의 재질로서 형성될 수 있다. 상기 도전성 범프(130)는 와이어 본딩에 의한 연결보다 전기적 경로의 길이를 줄여줌으로써, 노이즈의 발생을 줄이고, 고속화가 가능하도록 한다.The conductive bumps 130 are formed between the substrate 110 and the semiconductor die 120. The conductive bumps 130 electrically connect the conductive patterns 112 of the substrate 110 and the bond pads 121 of the semiconductor die 120. The conductive bumps 130 may be formed of a material such as tin, lead, solder, or the like having good electrical conductivity. The conductive bumps 130 reduce the length of the electrical path than the connection by wire bonding, thereby reducing the generation of noise and enabling high speed.

상기 인캡슐런트(140)는 상기 서브스트레이트(110)의 상부에 형성된다. 상기 인캡슐런트(140)는 상기 반도체 다이(120) 및 도전성 범프(130)를 감싸도록 형성된다. 상기 인캡슐런트(140)는 기존의 언더필(underfill)을 대체할 수 있다. 따라서, 상기 인캡슐런트(140)는 기존의 언더필 사용시 흐름성(flowability)를 증가시키기 위해 낮은 필러(filler)의 함량으로 인해 접착 강도가 저하되던 문제점을 해결할 수 있으며, 신뢰성을 높일 수 있다. 이를 위해, 상기 인캡슐런트(140)는 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질로서 형성될 수 있다. 또한, 상기 인캡슐런트(140)는 언더필 디스펜싱에 비해 그 제어가 용이하기 때문에 생산성이 향상될 수 있다.The encapsulant 140 is formed on the substrate 110. The encapsulant 140 is formed to surround the semiconductor die 120 and the conductive bumps 130. The encapsulant 140 may replace an existing underfill. Therefore, the encapsulant 140 may solve the problem that the adhesive strength is lowered due to the content of a lower filler to increase the flowability when using the existing underfill, and increase the reliability. To this end, the encapsulant 140 may be formed as a material in which at least one selected from silver (Ag), copper (Cu), and a nonmetallic inorganic material is mixed with an epoxy resin or a silicone resin. In addition, since the encapsulant 140 is easier to control than the underfill dispensing, productivity may be improved.

상기 인캡슐런트(140)는 상측 중앙에 일정 깊이를 갖는 공동(140a, cavity)이 형성된다. 상기 공동(140a)은 상기 반도체 다이(120)의 배면(120a)을 일부 노출시킨다. 따라서, 상기 반도체 다이(120)의 열은 상기 배면(120a)을 통해 용이하게 방출될 수 있다. 또한, 상기 인캡슐런트(140)는 상기 반도체 다이(120)의 측면을 감싸도록 형성되므로, 여전히 상기 반도체 다이(120)를 보호할 수 있다.The encapsulant 140 has a cavity 140a having a predetermined depth in an upper center thereof. The cavity 140a partially exposes the back surface 120a of the semiconductor die 120. Therefore, heat of the semiconductor die 120 may be easily discharged through the back surface 120a. In addition, since the encapsulant 140 is formed to surround the side surface of the semiconductor die 120, the encapsulant 140 may still protect the semiconductor die 120.

상기 솔더볼(150)은 상기 서브스트레이트(110)의 하부에 형성된다. 상기 솔더볼(150)은 상기 서브스트레이트(110)의 랜드(111)에 전기적으로 연결되어, BGA(Ball Grid Array) 구조를 형성할 수 있다. 상기 솔더볼(150)은 외부 회로(도시되지 않음)와 연결되어 상기 반도체 다이(120)와 외부 회로를 연결시킨다. 상기 솔더볼(150)은 이를 위해 통상의 솔더, 주석 및 납 중에서 선택된 적어도 어느 하나 또는 이들의 조합을 이용하여 형성될 수 있다.The solder ball 150 is formed below the substrate 110. The solder balls 150 may be electrically connected to the lands 111 of the substrate 110 to form a ball grid array (BGA) structure. The solder ball 150 is connected to an external circuit (not shown) to connect the semiconductor die 120 and an external circuit. The solder ball 150 may be formed by using at least one selected from conventional solder, tin, and lead, or a combination thereof.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도 체 다이(120) 및 도전성 범프(130)를 인캡슐런트(140)로 감싸도록 형성하여, 신뢰성 및 생산성을 향상시킬 수 있고, 상기 인캡슐런트(140)의 상측을 통해 반도체 다이(120)의 배면(120a)을 노출시킴으로써, 반도체 다이를 용이하게 방열시킬 수 있다.As described above, the semiconductor package 100 according to the embodiment of the present invention is formed to surround the semiconductor die 120 and the conductive bumps 130 with the encapsulant 140 to improve reliability and productivity. The semiconductor die may be easily radiated by exposing the rear surface 120a of the semiconductor die 120 through the upper side of the encapsulant 140.

이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 구성을 설명하도록 한다.Hereinafter, the configuration of the semiconductor package 200 according to another embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 도시한 단면도이다. 앞선 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.2 is a cross-sectional view illustrating a semiconductor package 200 according to another exemplary embodiment of the present invention. Parts having the same configuration and operation as those of the foregoing embodiment are denoted by the same reference numerals, and will be described below with focus on differences from the foregoing embodiments.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 서브스트레이트(110), 반도체 다이(120), 도전성 범프(130), 상기 반도체 다이(120)와 도전성 범프(130)를 감싸는 인캡슐런트(240)을 포함한다. 또한, 상기 서브스트레이트(110)이 하부에는 솔더볼(150)이 더 형성될 수 있다.As shown in FIG. 2, a semiconductor package 200 according to another embodiment of the present invention may include a substrate 110, a semiconductor die 120, a conductive bump 130, and a semiconductor bump 120 and a conductive bump ( 130 includes an encapsulant 240 that encloses 130. In addition, a solder ball 150 may be further formed at a lower portion of the substrate 110.

상기 인캡슐런트(240)는 상기 반도체 다이(120) 및 도전성 범프(130)를 감싸면서 형성된다. 상기 인캡슐런트(240)는 상기 반도체 다이(120)와 도전성 범프(130)를 합한 높이보다 낮은 두께를 갖도록 형성된다. 즉, 상기 반도체 다이(120)는 상기 인캡슐런트(130)의 상측으로 돌출되어 위치한다. 따라서, 상기 인캡슐런트(240)는 상기 반도체 다이(120)의 배면(120a)을 노출시키는 이외에 측 면(120b)의 상측을 노출시킨다. 상기 인캡슐런트(240)는 상기 반도체 다이(120)의 열을 보다 효율적으로 방열시킬 수 있다. 또한, 상기 인캡슐런트(240)의 두께가 앞서 설명한 실시예(100)의 인캡슐런트(140)에 비해 낮게 형성되는 바, 전체 반도체 패키지(200)의 두께를 감소시킬 수 있다.The encapsulant 240 is formed to surround the semiconductor die 120 and the conductive bumps 130. The encapsulant 240 is formed to have a thickness lower than the sum of the sum of the semiconductor die 120 and the conductive bumps 130. That is, the semiconductor die 120 protrudes above the encapsulant 130. Accordingly, the encapsulant 240 exposes the upper side of the side surface 120b in addition to exposing the rear surface 120a of the semiconductor die 120. The encapsulant 240 may dissipate heat of the semiconductor die 120 more efficiently. In addition, since the thickness of the encapsulant 240 is lower than that of the encapsulant 140 of the above-described embodiment 100, the thickness of the entire semiconductor package 200 may be reduced.

상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 인캡슐런트(240)의 상측으로 반도체 다이(120)가 노출되도록 함으로써, 반도체 다이(120)의 배면(120a)과 측면(120b)의 일부를 노출시킬 수 있다. 따라서, 반도체 다이(120)의 열 방출 효율을 증대시킬 수 있다. 또한, 인캡슐런트(240)의 두께를 줄일 수 있으므로, 전체적인 반도체 패키지(200)의 두께를 줄일 수 있다.As described above, the semiconductor package 200 according to another exemplary embodiment of the present invention exposes the semiconductor die 120 to the upper side of the encapsulant 240, so that the back surface 120a and the side surface of the semiconductor die 120 are exposed. A portion of 120b may be exposed. Therefore, the heat dissipation efficiency of the semiconductor die 120 can be increased. In addition, since the thickness of the encapsulant 240 may be reduced, the overall thickness of the semiconductor package 200 may be reduced.

이하에서는 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 구성을 설명하도록 한다.Hereinafter, the configuration of the semiconductor package 300 according to another embodiment of the present invention will be described.

도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지(300)를 도시한 단면도이다. 앞선 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.3 is a cross-sectional view illustrating a semiconductor package 300 in accordance with another embodiment of the present invention. Parts having the same configuration and operation as those of the foregoing embodiment are denoted by the same reference numerals, and will be described below with focus on differences from the foregoing embodiments.

도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 서브스트레이트(110), 반도체 다이(120), 도전성 범프(130), 상기 반도체 다이(120)의 상부에 접착제(360)를 이용하여 부착된 방열 패드(370)를 포함한다. 또한, 상기 서브스트레이트(110)의 하부에는 솔더불(150)이 더 연결될 수도 있다.Referring to FIG. 3, a semiconductor package 300 according to another embodiment of the present invention may include a substrate 110, a semiconductor die 120, a conductive bump 130, and an adhesive on an upper portion of the semiconductor die 120. It includes a heat radiation pad 370 attached using a 360. In addition, the solder 150 may be further connected to the lower portion of the substrate 110.

상기 접착제(360)는 상기 반도체 다이(120)의 상부에 형성된다. 즉, 상기 접착제(360)는 상기 반도체 다이(120)의 노출된 반대면(120a)에 형성된다. 상기 접착제는 통상의 써멀 그리스(thermal grease) 또는 도전성 에폭시(conductive epoxy)를 이용하여 형성될 수 있다.The adhesive 360 is formed on the semiconductor die 120. That is, the adhesive 360 is formed on the exposed opposite surface 120a of the semiconductor die 120. The adhesive can be formed using conventional thermal grease or conductive epoxy.

상기 방열 패드(370)는 상기 접착제(360)에 의해 상기 반도체 다이(120)의 상부에 부착된다. 상기 방열 패드(370)는 상기 반도체 다이(120)로부터 발생한 열을 외부로 방출시킨다. 상기 방열 패드(370)는 열 전도성이 좋은 금속 재질로 형성되며, 방열 효율을 높이기 위해서 상기 반도체 다이(120)보다 넓은 단면적을 갖도록 형성될 수 있다. 또한, 상기 방열 패드(370)는 추가적으로 상기 반도체 다이(120)의 배면(120a)을 덮음으로써, 상기 반도체 다이(120)를 외부의 충격으로부터 보호할 수도 있다.The heat dissipation pad 370 is attached to the upper portion of the semiconductor die 120 by the adhesive 360. The heat dissipation pad 370 releases heat generated from the semiconductor die 120 to the outside. The heat dissipation pad 370 may be formed of a metal material having good thermal conductivity, and may have a larger cross-sectional area than the semiconductor die 120 in order to increase heat dissipation efficiency. In addition, the heat dissipation pad 370 may further cover the rear surface 120a of the semiconductor die 120 to protect the semiconductor die 120 from external impact.

상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 반도체 다이(120)의 노출된 상부에 접착제(360)를 이용하여 방열 패드(370)를 부착함으로써, 반도체 다이(120)의 열이 외부로 용이하게 방출되도록 할 수 있다.As described above, the semiconductor package 300 according to another exemplary embodiment of the present invention attaches the heat radiation pad 370 using the adhesive 360 to the exposed upper portion of the semiconductor die 120, thereby providing the semiconductor die 120. Heat can be easily released to the outside.

이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing the semiconductor package 100 according to an embodiment of the present invention will be described.

도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 플로우챠트이다. 도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 도면이다.4 is a flowchart illustrating a method of manufacturing a semiconductor package 100 according to an embodiment of the present invention. 5A to 5G are diagrams for describing a method of manufacturing the semiconductor package 100 according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트 구비 단계(S1), 반도체 다이 부착 단계(S2), 인캡슐레이션 단계(S3)를 포함한다. 또한, 상기 인캡슐레이션 단계(S4)의 이후에는 솔더볼 형성 단계(S4)가 더 이루어질 수도 있다. 이하에서는 상기 도 4의 각 단계들을 도 5a 내지 도 5g를 함께 참조하여 설명하도록 한다.Referring to FIG. 4, the semiconductor package 100 according to an exemplary embodiment of the present invention includes a substrate providing step S1, a semiconductor die attaching step S2, and an encapsulation step S3. In addition, after the encapsulation step S4, the solder ball forming step S4 may be further performed. Hereinafter, each step of FIG. 4 will be described with reference to FIGS. 5A to 5G.

도 4 및 도 5a에 도시된 바와 같이, 먼저 본 발명의 일 실시예에 따른 반도체 패키지(100)의 기본을 구성하는 서브스트레이트(110)를 구비하는 서브스트레이트 구비 단계(S1)이 이루어진다. 상술한 바와 같이, 상기 서브스트레이트(110)는 하면에 형성된 랜드(111), 상면에 형성된 도전성 패턴(112), 상기 랜드(111) 또는 도전성 패턴(112)에 수직 방향으로 연결되는 도전성 비아(113), 수평 방향으로 형성되어 상기 도전성 비아(113)에 연결되는 배선 패턴(114)을 포함한다.As shown in FIG. 4 and FIG. 5A, a substrate providing step S1 including a substrate 110 constituting a basic portion of the semiconductor package 100 according to an embodiment of the present invention is performed. As described above, the substrate 110 has a land 111 formed on a lower surface, a conductive pattern 112 formed on an upper surface, and a conductive via 113 connected to the land 111 or the conductive pattern 112 in a vertical direction. ) And a wiring pattern 114 formed in a horizontal direction and connected to the conductive via 113.

도 4 및 도 5b에 도시된 바와 같이, 상기 서브스트레이트(110)의 상부에 반도체 다이(120)를 부착하는 반도체 다이 부착 단계(S2)가 이루어진다. 상기 반도체 다이(120)는 본드 패드(121)가 서브스트레이트(110)를 향하도록 플립(flip)되어 구 비되며, 상기 본드 패드(121)와 상기 서브스트레이트(110)의 도전성 패턴(112)이 상호간에 도전성 범프(130)를 통해서 연결된다. 상기 도전성 범프(130)는 상기 반도체 다이(120)의 본드 패드(121)에 부착된 상태로 상기 서브스트레이트(110)와 결합함으로써, 상기 반도체 다이(120)를 상기 서브스트레이트(110)와 연결시킬 수 있다.As shown in FIG. 4 and FIG. 5B, a semiconductor die attaching step S2 is performed to attach the semiconductor die 120 to the top of the substrate 110. The semiconductor die 120 is flipped with the bond pads 121 facing the substrate 110, and the bond pads 121 and the conductive patterns 112 of the substrate 110 are formed. The conductive bumps 130 are connected to each other. The conductive bumps 130 are coupled to the substrate 110 in a state of being attached to the bond pads 121 of the semiconductor die 120, thereby connecting the semiconductor die 120 to the substrate 110. Can be.

도 4, 도 5c 내지 도 5f에 도시된 바와 같이, 상기 반도체 다이(120) 및 도전성 범프(130)를 감싸도록 인캡슐런트(140)를 형성하는 인캡슐레이션 단계(S3)가 이루어진다.As shown in FIGS. 4 and 5C to 5F, an encapsulation step S3 is performed to form the encapsulant 140 to surround the semiconductor die 120 and the conductive bumps 130.

먼저, 도 5c 및 도 5d에 도시된 바와 같이, 상기 반도체 다이(120)의 상부에 금형(10)을 구비한다. 도 5d는 도 5c의 A 부분을 확대한 도면이다. 상기 금형(10)은 하부에 돌기 라인(11)을 구비하며, 상기 반도체 다이(120)의 반대면(120a)에 상기 돌기 라인(11)이 닿도록 구비된다. 이 때, 상기 돌기 라인(11)은 상기 반도체 다이(120)의 배면(120a)의 둘레 형상을 따라서 형성되며, 상기 반대면(120a)의 가장자리로부터 일정 길이 내측으로 들어가서 형성된다.First, as shown in FIGS. 5C and 5D, the mold 10 is provided on the semiconductor die 120. FIG. 5D is an enlarged view of a portion A of FIG. 5C. The mold 10 includes a protrusion line 11 at a lower portion thereof, and the protrusion line 11 contacts the opposite surface 120a of the semiconductor die 120. In this case, the protrusion line 11 is formed along a circumferential shape of the back surface 120a of the semiconductor die 120, and is formed by entering a predetermined length from the edge of the opposite surface 120a.

상기 돌기 라인(11)의 수직 방향으로의 높이(h)는 5㎚ 내지 50㎚일 수 있다. 하기할 바와 같이, 상기 돌기 라인(11)에 의해 구획된 영역의 내부로는 인캡슐런트가 인입되지 못하는데, 상기 돌기 라인(11)의 높이(h)가 5㎚ 미만인 경우, 상기 반도체 다이(120)의 측면을 인캡슐런트로 감싸는 효과가 반감되며, 상기 돌기 라인(11)의 높이가 50㎚를 초과하는 경우, 전체적인 반도체 패키지(100)의 두께가 두 꺼워지게 되어 경박단소화 경향에 반하게 된다.The height h in the vertical direction of the protrusion line 11 may be 5 nm to 50 nm. As will be described below, the encapsulant may not be introduced into the region partitioned by the protrusion line 11. When the height h of the protrusion line 11 is less than 5 nm, the semiconductor die 120 may be removed. The effect of encapsulating the sides of the encapsulant is halved, and if the height of the protruding line 11 exceeds 50 nm, the overall thickness of the semiconductor package 100 becomes thick, contrary to the tendency of light and small shortening. do.

이후 도 5e에 도시된 바와 같이, 상기 서브스트레이트(110)와 금형(11)의 사이에 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질을 주입하여 인캡슐런트(140)를 형성한다. 이 때, 상기 인캡슐런트(140)는 상기 돌기 라인(11)에 의해 구획된 영역 내부로는 침입할 수 없다. 따라서, 상기 인캡슐런트(140)의 상측으로 상기 반도체 다이(120)의 배면(120a)이 노출되며, 상기 반도체 다이(120)의 측면은 감싸지게 된다.Subsequently, as shown in FIG. 5E, at least one selected from silver (Ag), copper (Cu), and a nonmetallic inorganic material between the substrate 110 and the mold 11 is mixed with an epoxy resin or a silicone resin. Injection to form the encapsulant 140. At this time, the encapsulant 140 cannot penetrate into the area partitioned by the protrusion line 11. Accordingly, the back surface 120a of the semiconductor die 120 is exposed to the upper side of the encapsulant 140, and the side surface of the semiconductor die 120 is wrapped.

이후 도 5f에 도시된 바와 같이, 상기 반도체 다이(120)로부터 상기 금형(11)이 제거된다. 따라서, 금형(10)의 돌기 라인(11)의 형상대로 상기 인캡슐런트(140)의 상측에 일정 깊이로 인입된 공동(140a)이 형성되며, 상기 공동(140a)을 통해 상기 반도체 다이(120)의 배면(120a) 일부가 노출된다.Thereafter, as shown in FIG. 5F, the mold 11 is removed from the semiconductor die 120. Accordingly, a cavity 140a having a predetermined depth is formed above the encapsulant 140 in the shape of the protrusion line 11 of the mold 10, and the semiconductor die 120 is formed through the cavity 140a. A portion of the back surface 120a of the) is exposed.

도 4 및 도 5g에 도시된 바와 같이, 이후 상기 서브스트레이트(110)의 하부에 솔더볼(150)을 형성하는 솔더볼 형성 단계(S4)가 더 이루어질 수 있다. 상기 솔더볼(150)은 상기 서브스트레이트(110)의 랜드(111)에 연결되어, BGA(Ball Grid Array) 구조를 형성할 수 있다.As shown in FIG. 4 and FIG. 5G, a solder ball forming step S4 of forming a solder ball 150 on the lower portion of the substrate 110 may be further performed. The solder ball 150 may be connected to the land 111 of the substrate 110 to form a ball grid array (BGA) structure.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)가 제조 될 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지(100)는 신뢰성을 향상시킬 수 있고, 열 방출 효율을 향상시킬 수 있음은 상술하였다.As described above, the semiconductor package 100 according to an embodiment of the present invention may be manufactured. The semiconductor package 100 according to the exemplary embodiment of the present invention may improve reliability and improve heat dissipation efficiency.

이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing the semiconductor package 200 according to another embodiment of the present invention will be described.

도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법을 설명하기 위한 도면이다. 도 6a 내지 도 6c는 앞선 실시예에서의 도 5c 내지 도 5e에 각각 대응된다. 즉, 상기 도 6a 내지 도 6c는 인캡슐레이션 단계(S3)를 설명하기 위한 도면이며, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 다른 단계들(S1, S2, S4)은 앞선 실시예와 동일하다.6A to 6C are diagrams for describing a method of manufacturing the semiconductor package 200 according to another exemplary embodiment of the present invention. 6A-6C respectively correspond to FIGS. 5C-5E in the previous embodiment. That is, FIGS. 6A to 6C are diagrams for explaining an encapsulation step S3, and other steps S1, S2, and S4 of the semiconductor package 200 according to another embodiment of the present invention are described above. Same as the example.

도 6a 및 도 6b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법 중 인캡슐레이션 단계(S3)에서는 먼저 금형(20)을 구비하는 단계가 이루어진다. 도 6b는 도 6a의 B 부분을 확대한 도면이다. 상기 금형(20)은 하측에 단차(21)를 구비하며, 상기 단차(21)에 의해 하측 내부로 음각되어 구획된 영역은 상기 반도체 다이(120)의 둘레를 따라 나란하게 형성된다. 또한, 상기 단차(21)에 의해 구획된 내부 영역은 상기 반도체 다이(120)의 평면적에 대응되며, 상기 평면적보다 다소 크게 형성된다. 따라서, 상기 단차(21)에 의해 구획된 영역은 상기 반도체 다이(120)의 배면(120a)으로부터 측면(120b)의 상측을 감싸면서 위치한다.6A and 6B, in the encapsulation step S3 of the method of manufacturing the semiconductor package 200 according to another exemplary embodiment of the present invention, the step of providing the mold 20 is performed. FIG. 6B is an enlarged view of a portion B of FIG. 6A. The mold 20 includes a step 21 at a lower side, and regions engraved and engraved into the lower side by the step 21 are formed side by side along the circumference of the semiconductor die 120. In addition, the inner region partitioned by the step 21 corresponds to the planar area of the semiconductor die 120 and is formed somewhat larger than the planar area. Therefore, the area partitioned by the step 21 is positioned while surrounding the upper side of the side surface 120b from the back surface 120a of the semiconductor die 120.

상기 반도체 다이(120)의 반대면(120a)으로부터 상기 금형(20)까지의 수직 거리(h)는 25㎛ 이하일 수 있다. 상기 금형(20)은 상기 반도체 다이(120)의 상부에 구비되어야 하는 바, 상기 수직 거리(h)의 하한이 0㎛를 초과하여야 함은 자명한 사실이며, 상기 수직 거리(h)가 25㎛를 초과하는 경우, 인캡슐레이션 공정에서 상기 반도체 다이(120)의 배면(120a)에 인캡슐런트가 추가 형성되어 반도체 패키지(200)의 두께가 두꺼워질 염려가 있다.The vertical distance h from the opposite surface 120a of the semiconductor die 120 to the mold 20 may be 25 μm or less. The mold 20 is to be provided on the upper portion of the semiconductor die 120, it is obvious that the lower limit of the vertical distance (h) should be greater than 0㎛, the vertical distance (h) is 25㎛ When exceeding, the encapsulant is additionally formed on the rear surface 120a of the semiconductor die 120 in the encapsulation process, so that the thickness of the semiconductor package 200 may be increased.

도 6c를 참조하면, 이후 인캡슐런트(240)를 형성하는 공정이 이루어진다. 상기 인캡슐런트(240)는 상기 금형(20)과 서브스트레이트(110)의 사이에 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질을 인가함으로써 형성된다. 상기 인캡슐런트(240)는 상기 금형(20)의 형상에 따라 상기 반도체 다이(120)의 측면(120b) 하측을 감싸면서 형성된다. 그 결과, 상기 반도체 다이(120)의 측면(120b) 상측과 배면(120a)은 인캡슐런트(240)에 의해 덮이지 않게 된다.Referring to FIG. 6C, a process of forming the encapsulant 240 is performed. The encapsulant 240 is a material obtained by mixing at least one selected from silver (Ag), copper (Cu), and a nonmetallic inorganic material between the mold 20 and the substrate 110 in an epoxy resin or a silicone resin. It is formed by applying. The encapsulant 240 is formed while surrounding the lower side of the side surface 120b of the semiconductor die 120 according to the shape of the mold 20. As a result, the upper side and the rear side 120a of the semiconductor die 120 are not covered by the encapsulant 240.

별도로 도시하지는 않았지만, 이후 상기 반도체 다이(120) 및 인캡슐런트(240)로부터 상기 금형(20)을 제거하는 단계가 이루어지며, 솔더볼을 더 형성하는 단계가 추가적으로 이루어질 수도 있다.Although not separately illustrated, a step of removing the mold 20 from the semiconductor die 120 and the encapsulant 240 may be performed. Further, the solder ball may be further formed.

상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)가 제 조될 수 있다. 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(120)의 열을 용이하게 방열시키면서도, 전체 두께를 줄일 수 있음은 상술하였다.As described above, the semiconductor package 200 according to another embodiment of the present invention may be manufactured. The semiconductor package 200 according to another embodiment of the present invention has been described above that the overall thickness can be reduced while easily dissipating heat of the semiconductor die 120.

또한, 별도로 도시하지는 않았지만, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 인캡슐레이션 단계(S3) 이후 상기 반도체 다이(120)의 상부에 접착제(360)를 도포하고, 방열 패드(370)를 부착함으로써 이루어질 수 있다. 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 방열 패드(370)를 통해 방열 성능을 더욱 향상시킬 수 있음은 상술하였다.In addition, although not separately illustrated, the semiconductor package 300 according to another embodiment of the present invention may include the semiconductor die 120 after the encapsulation step S3 of the semiconductor package 100 according to an embodiment of the present invention. It can be made by applying an adhesive 360 on the top, and attaching the heat radiation pad 370. The semiconductor package 300 according to another exemplary embodiment of the present invention may further improve heat dissipation performance through the heat dissipation pad 370.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.

도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.3 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우챠트이다.4 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.5A to 5G are diagrams for describing a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.6A to 6C are diagrams for describing a method of manufacturing a semiconductor package according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200, 300; 반도체 패키지100, 200, 300; Semiconductor package

110; 서브스트레이트 120; 반도체 다이110; Substrate 120; Semiconductor die

130; 도전성 범프 140, 240; 인캡슐런트130; Conductive bumps 140 and 240; Encapsulant

150; 솔더볼 360; 접착제150; Solder ball 360; glue

370; 방열 패드 10, 20; 금형370; Thermal pads 10, 20; mold

Claims (15)

하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트;A substrate having a land formed on a lower surface thereof and a conductive pattern connected to the land formed on an upper surface thereof; 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 상기 서브스트레이트의 상부에 형성되는 반도체 다이;A semiconductor die formed on the substrate so that a bond pad formed on one surface thereof faces the substrate; 상기 서브스트레이트의 도전성 패턴 및 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 범프; 및A conductive bump electrically connecting the conductive pattern of the substrate and the bond pad of the semiconductor die; And 상기 반도체 다이 및 도전성 범프를 감싸도록 형성된 인캡슐런트를 포함하고,An encapsulant formed to surround the semiconductor die and the conductive bumps, 상기 반도체 다이의 일면에 반대되는 배면은 상기 인캡슐런트의 상측을 통해 노출되는 것을 특징으로 하는 반도체 패키지.And a back surface opposite to one surface of the semiconductor die is exposed through an upper side of the encapsulant. 제 1 항에 있어서,The method of claim 1, 상기 인캡슐런트는 상측에 내부로 인입되어 형성된 공동을 구비하여, 상기 공동을 통해 상기 반도체 다이의 배면을 노출시키는 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.And the encapsulant has a cavity formed therein, the upper side of the encapsulant exposing a back surface of the semiconductor die through the cavity. 상기 인캡슐런트는 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질로 형성되는 것을 특 징으로 하는 반도체 패키지.The encapsulant is formed of a material in which at least one selected from silver (Ag), copper (Cu), and a nonmetallic inorganic material is mixed with an epoxy resin or a silicone resin. 제 1 항에 있어서,The method of claim 1, 상기 반도체 다이는 상기 인캡슐런트의 상측으로 돌출된 것을 특징으로 하는 반도체 패키지.And the semiconductor die protrudes above the encapsulant. 제 1 항에 있어서,The method of claim 1, 상기 반도체 다이의 배면에는 방열 패드가 더 부착된 것을 특징으로하는 반도체 패키지.And a heat dissipation pad is further attached to a rear surface of the semiconductor die. 제 1 항에 있어서,The method of claim 1, 상기 서브스트레이트의 랜드에는 적어도 하나의 솔더볼이 연결된 것을 특징으로 하는 반도체 패키지.At least one solder ball is connected to a land of the substrate. 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트를 구비하는 서브스트레이트 구비 단계;A substrate comprising a substrate having a land formed on a lower surface thereof, and a substrate having a conductive pattern connected to the land formed on an upper surface thereof; 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 반도체 다이를 플립하고, 상기 본드 패드와 상기 서브스트레이트를 도전성 범프로 연결하는 반도체 다이 부착 단계; 및Attaching a semiconductor die to flip the semiconductor die such that a bond pad formed on one surface thereof faces the substrate, and attaching the bond pad and the substrate to conductive bumps; And 상기 반도체 다이 및 도전성 범프를 감싸도록 인캡슐런트를 형성하는 인캡슐 레이션 단계를 포함하고,An encapsulation step of forming an encapsulant to surround the semiconductor die and the conductive bumps; 상기 인캡슐레이션 단계는 반도체 다이의 상부에 금형을 구비하고, 인캡슐레이션을 수행하여 상기 금형의 형상에 따라 상기 반도체 다이의 배면이 노출되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step includes a mold on top of the semiconductor die, and performing encapsulation to expose the back surface of the semiconductor die according to the shape of the mold. 제 7 항에 있어서,The method of claim 7, wherein 상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라서 형성되는 돌기 라인을 갖는 상기 금형을 구비하고, 상기 돌기 라인이 상기 반도체 다이의 배면에 닿도록 하여, 상기 돌기 라인에 의해 구획되는 영역의 내부로 상기 인캡슐런트가 인입되는 것을 방지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step includes the mold having a protrusion line formed along a circumference of the semiconductor die, wherein the protrusion line contacts a rear surface of the semiconductor die, and into the region partitioned by the protrusion line. The method of manufacturing a semiconductor package, characterized in that to prevent the encapsulant is drawn in. 제 8 항에 있어서,The method of claim 8, 상기 인캡슐레이션 단계는 상기 돌기 라인을 5㎚ 내지 50㎚의 높이로 구비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step is a method of manufacturing a semiconductor package, characterized in that the projection line having a height of 5nm to 50nm. 제 7 항에 있어서,The method of claim 7, wherein 상기 인캡슐레이션 단계는 상기 인캡슐런트의 재질을 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step may include forming a material of the encapsulant by mixing at least one selected from silver (Ag), copper (Cu), and a nonmetallic inorganic material with an epoxy resin or a silicone resin. . 제 7 항에 있어서,The method of claim 7, wherein 상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라 단차를 갖는 상기 금형을 구비하고, 상기 단차에 의해 음각되어 구획되는 영역의 내측에 상기 반도체 다이를 위치하여, 상기 반도체 다이의 측면 상측이 인캡슐레이션되는 것을 방지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step includes the mold having a step along a circumference of the semiconductor die, and the semiconductor die is positioned inside a region enclosed by the step so that the upper side of the semiconductor die is encapsulated. A method of manufacturing a semiconductor package, characterized in that it is prevented from being migrated. 제 11 항에 있어서,The method of claim 11, 상기 인캡슐레션 단계는 상기 금형으로부터 상기 반도체 다이의 배면까지 수직 거리가 25㎛ 이하가 되도록 상기 금형을 위치시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the encapsulation step, the mold is positioned so that the vertical distance from the mold to the back surface of the semiconductor die is 25 μm or less. 제 11 항에 있어서,The method of claim 11, 상기 인캡슐레이션 단계는 상기 금형의 단차로부터 상기 반도체 다이까지의 수평 거리가 25㎛ 내지 50㎛가 되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The encapsulation step is a method for manufacturing a semiconductor package, characterized in that the horizontal distance from the step of the mold to the semiconductor die is 25㎛ to 50㎛. 제 11 항에 있어서,The method of claim 11, 상기 인캡슐레이션 단계의 이후에는 상기 반도체 다이의 배면에 방열 패드를 부착하는 단계가 더 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.After the encapsulation step, the step of attaching the heat radiation pad to the back surface of the semiconductor die further comprises the method of manufacturing a semiconductor package. 제 11 항에 있어서,The method of claim 11, 상기 인캡슐레이션 단계의 이후에는 상기 서브스트레이트의 랜드에 솔더볼을 형성하는 단계가 더 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.And after the encapsulation step, forming a solder ball on the land of the substrate.
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