KR101080903B1 - High voltage transistor for a flash memory device - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 고전압 트랜지스터에 관한 것으로, 반도체 기판 상부에 형성된 게이트 산화막, 게이트 산화막 상에 형성된 제 1 도전막, 제 1 도전막 상에 형성되며, 제 1 도전막의 일부분을 노출시키되 제 1 도전막 면적의 80%보다 넓은 면적을 갖는 콘택홀이 형성된을 포함하는 유전체막, 유전체막 및 노출된 제1 도전막 상에 형성된 제 2 도전막을 포함하는 플래시 메모리 소자의 고전압 트랜지스터.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage transistor of a flash memory device, comprising: a gate oxide film formed on a semiconductor substrate, a first conductive film formed on a gate oxide film, and a first conductive film formed on a semiconductor substrate, exposing a portion of the first conductive film, A high voltage transistor of a flash memory device comprising a dielectric film comprising a contact hole having an area larger than 80% of the conductive film area, a dielectric film, and a second conductive film formed on the exposed first conductive film.
플래시 메모리, 고전압 트랜지스터, 유전체막, 콘택, 문턱전압 Flash Memory, High Voltage Transistors, Dielectric Films, Contacts, Threshold Voltage
Description
도 1은 종래의 플래시 메모리 소자의 고전압 트랜지스터의 전기적 특성을 나타내는 그래프이다.1 is a graph illustrating electrical characteristics of a high voltage transistor of a conventional flash memory device.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터를 도시한 레이아웃 도이다.2 is a layout diagram illustrating a high voltage transistor of a flash memory device according to an exemplary embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 전기적 특성을 나타내는 그래프이다.3 is a graph showing electrical characteristics according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 채널 영역 101 : 액티브 영역100: channel area 101: active area
102 : 게이트 103 : 콘택홀102
본 발명은 플래시 메모리 소자의 고전압 트랜지스터에 관한 것으로, 특히 고전압 트랜지스터의 전기적 특성을 개선시키기 위한 플래시 메모리 소자의 고전압 트랜지스터에 관한 것이다.The present invention relates to a high voltage transistor of a flash memory device, and more particularly to a high voltage transistor of a flash memory device for improving the electrical characteristics of the high voltage transistor.
플래시 메모리 소자는 전원이 공급되지 않더라도 저장된 데이터가 유지되는 메모리 소자로써 낸드 타입(NAND type) 및 노아 타입(NOR type)으로 구분된다. 낸드 플래시는 노아 플래시와는 달리 순차적으로 데이터를 독출(read)하는 메모리 소자로써, 메모리 셀 어레이는 복수개인 메모리 셀 들이 나란히 연결되는 스트링 구조로 이루어진다. 각각의 스트링은 고전압 트랜지스터와 연결된다. 고전압 트랜지스터는 플래시 메모리 소자에서 주로 프로그램 또는 소거 동작시에 사용되며 고전압을 패스(pass)시키거나 차단시키는 스위치(switch) 역할을 한다. The flash memory device is a memory device in which stored data is maintained even though power is not supplied. The flash memory device is classified into a NAND type and a NOR type. Unlike NOR flash, NAND flash is a memory device that reads data sequentially, and the memory cell array has a string structure in which a plurality of memory cells are connected side by side. Each string is connected with a high voltage transistor. The high voltage transistor is mainly used in a flash memory device during a program or erase operation and serves as a switch for passing or blocking a high voltage.
하지만, 집적도가 감소함에 따라 소자간의 간격은 줄어들고 셀렉트 트랜지스터(select TR) 게이트의 저항이 증가함으로 인하여, 셀렉트 트랜지스터와 주변영역 트랜지스터의 유전체막(ONO막)의 소정영역을 제거하여 콘택홀을 형성하고 콘택홀을 통해 플로팅 게이트와 콘트롤 게이트를 연결시켜 트랜지스터를 형성하고 있다. 이러한 유전체막 콘택 공정은 이전보다 피치(pitch) 사이즈를 줄일 수 있어 소자의 칩 사이즈를 줄이는데 유용하고 셀렉트 트랜지스터의 저항을 줄일 수 있다.However, as the degree of integration decreases, the gap between devices decreases and the resistance of the select transistor gate increases, so that a predetermined region of the dielectric film (ONO film) of the select transistor and the peripheral region transistor is removed to form a contact hole. The transistor is formed by connecting the floating gate and the control gate through the contact hole. This dielectric film contact process can reduce the pitch size than before, which is useful for reducing the chip size of the device and reducing the resistance of the select transistor.
그러나, 유전체막의 소정 영역을 제거하여 콘택홀을 형성하게 되면 게이트에 폴리 스웰(poly swell) 현상이 발생한다. 폴리 스웰 현상이 발생하게 되면 게이트 중앙 부분이 부풀어 오르게 되어 에지(edge) 부분에 비해 상대적으로 높게 형성된다. 후속 공정으로 게이트 상부에 식각 멈춤막으로 질화막을 형성하고 상부와 하부층을 절연시키는 층간 절연막을 형성한다. 층간 절연막을 형성한 후 층간 절연막의 상부를 화학적 기계적 연마(CMP) 공정으로 평탄화하는데, 이때 부풀어 오른 게이트 프로파일(profile) 때문에 중앙의 질화막이 드러나거나 연마될 수 있다. 폴리 스웰 현상으로 인해 불규칙한(abnormal) 토폴로지(topology)가 형성될 뿐만 아니라 Na+와 같은 유동성이 강한 이온들이 쉽게 게이트 내부로 침투한다. 그러면, 트랜지스터는 누설전류가 증가하게 되어 문턱전압의 변동 폭이 넓어지게 되는데 이를 도 1을 참고하여 설명하면 다음과 같다. However, when a contact hole is formed by removing a predetermined region of the dielectric layer, a poly swell phenomenon occurs in the gate. When the poly swell phenomenon occurs, the center portion of the gate swells and is formed relatively higher than the edge portion. In a subsequent process, a nitride film is formed as an etch stop film on the gate, and an interlayer insulating film is formed to insulate the upper and lower layers. After the interlayer insulating film is formed, the upper portion of the interlayer insulating film is planarized by a chemical mechanical polishing (CMP) process, in which a nitrate in the center may be exposed or polished due to the inflated gate profile. Due to the poly swell phenomenon, not only an abnormal topology is formed, but also highly flowable ions such as Na + easily penetrate into the gate. Then, the transistor increases the leakage current, so that the fluctuation range of the threshold voltage is widened. This will be described with reference to FIG. 1.
도 1은 종래의 플래시 메모리 소자의 고전압 트랜지스터의 전기적 특성을 나타내는 그래프이다. 폴리 스웰 현상이 발생하지 않은 경우의 그래프(A)와 폴리 스웰 현상이 발생한 경우의 그래프(B)가 비교되어 있다. x축은 문턱전압(단위 : V)을 나타내고 y축은 분포(%)를 나타낸다. 따라서, 문턱전압의 분포를 알 수 있는 그래프로써, 폴리 스웰 현상이 발생하지 않은 경우(A)에는 문턱전압 분포의 경사각이 가파르게 나타난다. 한편, 폴리 스웰 현상이 발생한 경우(B)에는 폴리 스웰 현상이 발생하지 않은 경우보다 문턱전압 분포의 경사각이 낮게 나타난다. 즉, 폴리 스웰 현상이 발생한 소자의 경우(B)에 문턱전압 분포가 넓게 형성되므로 전기적 특성이 취약함을 알 수 있다. 이러한 전기적 특성 저하는, 특히 웰(well) 농도가 낮은 고전압 트랜지스터에서 두드러지게 나타나며, 이는 메모리 셀의 소거 및 프로그램 동작에도 영향을 주므로 소자의 신뢰도를 낮추는 원인이 된다. 1 is a graph illustrating electrical characteristics of a high voltage transistor of a conventional flash memory device. The graph A when no poly swell phenomenon has occurred and the graph B when a poly swell phenomenon have occurred are compared. The x-axis represents the threshold voltage (unit: V) and the y-axis represents the distribution (%). Therefore, as a graph showing the distribution of threshold voltages, when the poly swell phenomenon does not occur (A), the inclination angle of the threshold voltage distribution appears steeply. On the other hand, when the poly swell phenomenon occurs (B), the inclination angle of the threshold voltage distribution is lower than when the poly swell phenomenon does not occur. That is, in the case of the device in which the poly swell phenomenon occurs, the threshold voltage distribution is wide, so that the electrical characteristics are weak. This electrical degradation is particularly noticeable in high voltage transistors with low well concentrations, which also affects the erase and program operation of the memory cell, thereby lowering the reliability of the device.
따라서, 본 발명의 목적은 플로팅 게이트용 제 1 도전막과 콘트롤 게이트용 제 2 도전막을 전기적으로 연결시키기 위하여 이들 사이의 유전체막에 형성되는 콘 택홀을 디자인 룰이 허용하는 범위에서 최대한 크게 형성함으로써, 후속 공정에서 도전막 형성 시 발생되는 불소 이온이 게이트 산화막 내부로 트랩되어 문턱전압이 증가하고 그에 따라 우수한 고전압 트랜지스터의 문턱전압 분포를 얻을 수 있도록 하는 데 있다.Accordingly, an object of the present invention is to form a contact hole formed in the dielectric film therebetween as large as possible in the design rule to electrically connect the first conductive film for the floating gate and the second conductive film for the control gate. In a subsequent process, the fluorine ions generated during the formation of the conductive film are trapped inside the gate oxide film, thereby increasing the threshold voltage, thereby obtaining an excellent threshold voltage distribution of the high voltage transistor.
본 발명은 플래시 메모리 소자의 고전압 트랜지스터에 관한 것으로, 반도체 시판 상부에 형성된 게이트 산화막, 게이트 산화막 상에 형성된 제 1 도전막, 제 1 도전막 상에 형성되며 제 1 도전막의 일부분을 노출시키는 콘택홀을 포함하는 유전체막, 유전체막 상에 형성된 제 2 도전막을 포함하며, 채널 방향으로 상기 콘택홀의 가장자리와 상기 제 2 도전막의 가장자리 사이의 간격이 제 2 도전막의 폭보다 작은 플래시 메모리 소자의 고전압 트랜지스터를 포함한다. BACKGROUND OF THE
채널 방향의 수직 방향으로 상기 콘택홀의 가장자리와 채널 영역의 가장자리 사이의 간격이 상기 채널 영역의 폭의 10%보다 작도록 한다.The distance between the edge of the contact hole and the edge of the channel region in the vertical direction of the channel direction is smaller than 10% of the width of the channel region.
콘택홀의 면적이 채널 영역상에 형성된 유전체막의 면적의 80%보다 크고 전체 면적보다는 작도록 한다.The area of the contact hole is larger than 80% of the area of the dielectric film formed on the channel region and smaller than the total area.
제 2 도전막은 텅스텐 실리사이드로 형성된다. The second conductive film is formed of tungsten silicide.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various other forms, and only the present embodiments make the disclosure of the present invention complete and the scope of the invention to those skilled in the art. It is provided to inform you completely.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터를 도시한 레이아웃 도이다. 플래시 메모리 소자의 고전압 트랜지스터 제조에 있어서 소자를 격리시키는 공정 진행 후, 반도체 기판 상부에 고전압 트랜지스터 형성을 위한 게이트(102)를 형성한다. 고전압 트랜지스터는 셀영역의 플래시 메모리 셀과 동시에 형성되며, 도시되지는 않았지만 고전압 트랜지스터의 형성 방법은 다음과 같다. 2 is a layout diagram illustrating a high voltage transistor of a flash memory device according to an exemplary embodiment of the present invention. After the process of isolating the device in manufacturing a high voltage transistor of a flash memory device, a
반도체 기판 상부에 게이트 산화막을 형성한다. 게이트 산화막 상부에 게이트 전극용 제 1 도전막을 형성한다. 제 1 도전막 상부에 전자의 이동을 억제하는 유전체막을 형성한다. 유전체막은 산화막-질화막-산화막(oxide-nitride-oxide; ONO막)을 순차적으로 적층하여 형성한다. 셀영역에서 유전체막은 플로팅 게이트와 콘트롤 게이트 간을 차단시킨다. 하지만, 주변영역에서는 플로팅 게이트와 콘트롤 게이트가 연결되어야 하므로 유전체막의 소정영역을 식각하여 콘택홀(103)을 형성한다. 콘택홀(103)을 통해 제 1 도전막의 일부 영역이 노출된다. 이어서, 전체구조상에 제 2 도전막을 형성한다. 제 2 도전막은 셀 영역에도 형성되며, 플래시 메모리 셀의 콘트롤 게이트나 주변회로 영역에서 트랜지스터의 게이트를 형성하기 위하여 형성된다. 주변회로 영역에서 제 2 도전막은 유전체막에 형성된 콘택홀(103)을 통해 하부의 제 1 도전막과 전기적으로 연결된다. 이후, 식각 공정으로 제 2 도전막, 유전체막 및 제 1 도전막을 패터닝하여 게이트 라인을 형성한다. 게이트 라인이 형성되면, 게이트 라인 주변의 액티브 영역(101)에 소오스/드레인을 형성한다. A gate oxide film is formed over the semiconductor substrate. A first conductive film for a gate electrode is formed on the gate oxide film. A dielectric film is formed over the first conductive film to suppress the movement of electrons. The dielectric film is formed by sequentially stacking an oxide film-nitride-oxide (ONO film). In the cell region, the dielectric film blocks the floating gate and the control gate. However, since the floating gate and the control gate must be connected in the peripheral region, the
상기에서, 유전체막에 형성되는 콘택홀은 다음과같은 형태로 형성한다. 유전체막에 형성되는 콘택홀(103)은 하나의 넓은 패턴으로 형성한다. 보다 구체적으로 설명하면 채널방향으로 게이트(102)의 가장자리와 콘택홀(103)의 가장자리 사이의 거리(W')는 게이트(102) 폭(W)의 10%보다 작게 형성한다. 그리고, 채널(100) 수직 방향으로 채널 영역(100)의 가장자리과 콘택홀(103) 가장자리 사이의 거리(L')는 채널 영역(100) 폭(L)의 10%보다 작게 형성한다. 또는, 유전체막 콘택홀(103)을 하나의 넓은 패턴으로 형성하되, 채널 영역(100) 상에 형성된 전체 유전체막 면적의 약 80% 보다 크게 형성한다.In the above, the contact hole formed in the dielectric film is formed in the following form. The
한편, 액티브 영역(101)에 소오스/드레인을 형성한 후, 게이트 패턴 표면을 따라 질화막을 형성하고 전체구조상에 층간 절연막을 형성한다. 층간 절연막 상부를 화학적 기계적 연마 공정을 실시하여 평탄화한다. 평탄화 공정에 의해 게이트 상부에 형성되었던 질화막이 대부분 제거된다. 이는 게이트 중앙에서 유전체막이 식각되더라도 폴리 스웰 현상에 의해 게이트의 중앙 부분이 더 높아지기 때문에 평탄화 공정시 게이트 상부의 질화막이 대부분 제거된다. 질화막이 제거되면서 질화막의 하부에 형성되어 있는 제 2 도전막도 손상될 수 있기 때문에, 제 2 도전막과 같은 물질로 제 2 도전막 상부에 제 3 도전막을 더 형성할 수도 있다.On the other hand, after the source / drain is formed in the
한편, 불소 성분을 포함하는 소오스 가스를 사용하여 유전체막 상부에 도전막을 형성하는 과정에서 플로린 가스가 발생하게 된다. 플로린 가스는 게이트 산화 막 내부로 유입되어 게이트 산화막 내에 불소이온이 트랩(trap)되고 이에 따라 게이트 산화막의 두께를 증가시킨다. 게이트 산화막의 두께가 증가할수록 고전압 트랜지스터의 문턱전압이 높아져서 문턱전압의 분포는 좁게 나타난다. On the other hand, a florin gas is generated in the process of forming a conductive film on the dielectric film using a source gas containing a fluorine component. Florin gas is introduced into the gate oxide film so that fluorine ions are trapped in the gate oxide film, thereby increasing the thickness of the gate oxide film. As the thickness of the gate oxide film increases, the threshold voltage of the high voltage transistor increases, so that the distribution of the threshold voltage appears narrow.
도 3은 본 발명의 실시예에 따른 전기적 특성을 나타내는 그래프이다. 그래프는 본 발명에 의해 제작된 트랜지스터의 적기적 특성 중 문턱전압의 분포에 대한 특성을 나타낸다. 전기적 특성 측정에 사용된 고전압 NMOS 트랜지스터의 사이즈는 가로길이(width)가 0.9㎚이고 세로길이(length)가 1.3㎚이다. 따라서, 그래프의 값들은 측정에 사용되는 소자의 스펙에 따라 달라질 수 있다. 그래프의 가로축은 고전압 트랜지스터의 문턱전압(단위 : V)을 나타내고 새로축은 문턱전압의 분포도(%)를 나타낸다. 따라서 그래프의 경사각이 높다는 것은 문턱전압의 분포가 좁다는 것을 의미하고 이는 또한 전기적 특성이 양호함을 의미한다. 3 is a graph showing electrical characteristics according to an embodiment of the present invention. The graph shows the characteristics of the threshold voltage distribution among the timely characteristics of the transistor fabricated by the present invention. The size of the high voltage NMOS transistor used for measuring electrical characteristics is 0.9 nm in width and 1.3 nm in length. Thus, the values in the graph may vary depending on the specifications of the device used for the measurement. The horizontal axis of the graph represents the threshold voltage (unit: V) of the high voltage transistor, and the new axis represents the distribution ratio (%) of the threshold voltage. Therefore, high inclination angle of the graph means that the distribution of threshold voltage is narrow, which also means that the electrical characteristics are good.
그래프는 폴리 스웰 현상이 발생하지 않은 경우에 유전체막 콘택(ONC)홀을 형성한 그래프(D)와 본 발명에서 제안한 콘택 패턴을 넓게 형성한 경우의 그래프(C)를 포함한다. 먼저 폴리 스웰 현상이 발생하지 않은 경우의 그래프(D)를 보면 문턱전압 분포가 약 0.72 내지 0.78V로 전기적 특성이 우수하다. 이에 대하여, 본 발명의 그래프(C)역시 문턱전압 분포가 약 0.73 내지 0.7V로 우수한 전기적 특성을 보이고 있다. 문턱전압의 분포가 좁은(sharp) 특성을 나타내는 이유는 다음과 같이 설명될 수 있다.The graph includes a graph (D) in which a dielectric film contact (ONC) hole is formed when a poly swell phenomenon does not occur and a graph (C) in a case where a contact pattern proposed in the present invention is widely formed. First, when the graph (D) in which the poly swell phenomenon does not occur, the threshold voltage distribution is about 0.72 to 0.78V, which is excellent in electrical characteristics. In contrast, graph (C) of the present invention also shows excellent electrical characteristics with a threshold voltage distribution of about 0.73 to 0.7V. The reason why the distribution of the threshold voltage shows a sharp characteristic can be explained as follows.
도 2의 제조 방법에서 유전체막의 콘택홀 면적을 넓게 형성함으로써 후속 공정시 질화막의 상부가 대부분 제거된다. 그러면 후속 게이트 전극으로 텅스텐 실리 사이드(WSix)막을 형성할 때 공정 특성상 플로린 가스(fluorine gas)가 발생하여 게이트 산화막 내부로 유입된다. 이로 인해 불소이온은 게이트 산화막 내부로 트랩되어 Si-F 결합을 생성한다. 일반적으로 플로린 가스가 산화막에 유입되면 산화막의 두께가 증가되는 특성이 있다. 따라서, 산화막의 두께가 증가함으로 인하여 낮아졌던 문턱전압 분포가 높아지게 되고 결국 전체적인 문턱전압 분포가 좁게 형성되어 우수한 전기적 특성을 확보할 수 있게 된다. In the manufacturing method of FIG. 2, a large contact hole area of the dielectric film is formed so that the upper part of the nitride film is largely removed in a subsequent process. Then, when a tungsten silicide (WSix) layer is formed as a subsequent gate electrode, fluorine gas is generated and flows into the gate oxide layer due to process characteristics. As a result, fluorine ions are trapped inside the gate oxide film to generate Si-F bonds. In general, when the florin gas flows into the oxide film, the thickness of the oxide film is increased. Therefore, the threshold voltage distribution lowered due to the increase in the thickness of the oxide film is increased, and as a result, the overall threshold voltage distribution is narrowly formed, thereby securing excellent electrical characteristics.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상기 기술한 플래시 메모리 소자의 제조 방법에 따라 집적도가 낮아지더라도 유전체막 패턴 형성이 용이하고, 고전압 NMOS 트랜지스터의 문턱전압의 분포 폭을 좁게 형성하여 전기적 특성을 안정적으로 개선할 수 있다. According to the flash memory device manufacturing method described above, even if the degree of integration decreases, the dielectric film pattern may be easily formed, and the distribution width of the threshold voltage of the high voltage NMOS transistor may be narrowly formed, thereby stably improving the electrical characteristics.
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Patent Citations (2)
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