KR101078736B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 배선 형성 영역을 갖는 층간 절연막을 형성하는 단계와, 상기 배선 형성 영역 내에 금속막을 매립하는 단계와, 상기 금속막의 표면에 대해 이온주입을 수행하는 단계와, 상기 이온주입이 수행된 금속막 및 층간 절연막에 대해 플라즈마 처리를 수행하는 단계 및 상기 플라즈마 처리된 금속막 및 층간 절연막 상에 확산방지막을 형성하는 단계를 포함한다. The present invention discloses a method for manufacturing a semiconductor device. A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film having a wiring formation region over a semiconductor substrate, embedding a metal film in the wiring formation region, and implanting ions into the surface of the metal film. And performing a plasma treatment on the metal film and the interlayer insulating film on which the ion implantation is performed, and forming a diffusion barrier layer on the plasma treated metal film and the interlayer insulating film.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 구리 배선 간의 단락 및 구리막의 힐록(Hillock) 현상을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of suppressing a short circuit between copper wirings and a hillock phenomenon of a copper film.

일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소되고, 상기 콘택 플러그가 형성되는 콘택홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다. In general, a metal element is formed in the semiconductor element to electrically connect the element and the element, or the interconnection and the interconnection, and a contact plug is formed to connect the upper metal interconnection and the lower metal interconnection. On the other hand, according to the trend of high integration of semiconductor devices, design rules are reduced, and the aspect ratio of the contact holes in which the contact plugs are formed is gradually increasing. Therefore, the difficulty and importance of the process of forming the metal wiring and contact plug is increasing.

상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. Aluminum (Al) and tungsten (W), which have excellent electrical conductivity, have been mainly used as the material for the metallization, and in recent years, the RC signal delay in high-integrated high-speed operation devices has much higher electrical conductivity and lower resistance than aluminum and tungsten. Research into using copper (Cu) as a next-generation metallization material that can solve the problem is being conducted.

그런데, 상기 구리의 경우 배선 형태로 식각하기가 용이하지 않기 때문에, 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 배선 형성영역을 형성하고, 상기 배선 형성영역을 구리막으로 매립하여 금속배선을 형성하는 기술이다. However, since copper is not easily etched in the form of wiring, a new process technology called damascene is used. The damascene metal wiring process is a technique of forming a wiring formation region by etching an interlayer insulating film, and forming a metal wiring by filling the wiring formation region with a copper film.

이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다. Hereinafter, a method of forming metal wirings of a semiconductor device according to the prior art will be briefly described.

반도체 기판 상에 절연막을 형성한 후, 상기 절연막을 식각하여 배선 형성영역을 형성한다. 상기 배선 형성영역의 표면을 포함하는 절연막 상에 확산방지막을 형성한 다음, 상기 확산방지막 상에 상기 배선 형성영역을 매립하도록 구리막을 증착한다. 상기 절연막 상에 형성된 구리막 및 확산방지막 부분을 CMP 공정으로 제거하여 상기 배선 형성영역에 금속배선을 형성한다. 이어서, 상기 금속배선 및 층간 절연막 상에 캡핑막을 형성한다.After the insulating film is formed on the semiconductor substrate, the insulating film is etched to form a wiring forming region. After forming a diffusion barrier on the insulating film including the surface of the wiring forming region, a copper film is deposited to fill the wiring forming region on the diffusion barrier. The copper film and the diffusion barrier layer formed on the insulating film are removed by a CMP process to form metal wiring in the wiring formation region. Subsequently, a capping film is formed on the metal wiring and the interlayer insulating film.

그러나, 전술한 종래 기술의 경우에는 상기 캡핑막이 형성되는 동안 구리막 내의 결정립 크기가 증가되어, 이 때문에 결정립의 크기가 증가된 구리막과 상기 구리막에 인접한 절연막과의 열팽창 계수의 차이로 인해 상기 구리막이 절연막 상으로 돌출되는 힐록(Hillock) 현상이 유발된다.However, in the above-described prior art, the grain size in the copper film is increased while the capping film is formed, which is because of the difference in the coefficient of thermal expansion between the copper film having the increased grain size and the insulating film adjacent to the copper film. The hillock phenomenon in which the copper film protrudes onto the insulating film is caused.

상기 구리막의 힐록 현상이 유발되면, 후속 패터닝 공정을 제대로 수행할 수 없을 뿐만 아니라 서로 이웃하는 구리 배선 간의 단선이 발생되기 때문에, 상기 구리막의 힐록 현상은 반도체 소자 불량의 원인이 된다. When the hillock phenomenon of the copper film is induced, not only the subsequent patterning process can be performed properly but also disconnection between neighboring copper wirings occurs, so that the hillock phenomenon of the copper film is a cause of semiconductor device failure.

본 발명은 구리 배선 간의 단선 및 구리막의 힐록(Hillock) 현상을 억제할 수 있는 반도체 소자의 제조방법을 제공한다. The present invention provides a method for manufacturing a semiconductor device capable of suppressing disconnection between copper wirings and a hillock phenomenon of a copper film.

또한, 본 발명은 반도체 소자의 불량을 개선할 수 있는 반도체 소자의 제조방법을 제공한다. In addition, the present invention provides a method for manufacturing a semiconductor device that can improve the defect of the semiconductor device.

일 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 배선 형성 영역을 갖는 층간 절연막을 형성하는 단계와, 상기 배선 형성 영역 내에 금속막을 매립하는 단계와, 상기 금속막의 표면에 대해 이온주입을 수행하는 단계와, 상기 이온주입이 수행된 금속막 및 층간 절연막에 대해 플라즈마 처리를 수행하는 단계 및 상기 플라즈마 처리된 금속막 및 층간 절연막 상에 확산방지막을 형성하는 단계를 포함한다. In one aspect, a method of manufacturing a semiconductor device according to an embodiment of the present invention, forming an interlayer insulating film having a wiring formation region on the semiconductor substrate, embedding a metal film in the wiring formation region, and Performing ion implantation on a surface, performing a plasma treatment on the metal film and the interlayer insulating film on which the ion implantation has been performed, and forming a diffusion barrier on the plasma treated metal film and the interlayer insulating film do.

여기서, 상기 금속막은 구리막으로 형성한다. Here, the metal film is formed of a copper film.

상기 이온주입 공정은 Bi, Hg, Pb, Zn 및 P 중 어느 하나의 불순물을 사용하여 수행한다. The ion implantation process is performed using any one of Bi, Hg, Pb, Zn and P impurities.

상기 플라즈마 처리는 H2 또는 NH3 가스를 사용하여 수행한다. The plasma treatment is performed using H 2 or NH 3 gas.

상기 플라즈마 처리는 10∼1000W의 파워를 사용하여 0.1∼100초 동안 수행한다. The plasma treatment is performed for 0.1 to 100 seconds using a power of 10 to 1000W.

상기 플라즈마 처리를 수행하는 단계 후, 그리고, 상기 확산방지막을 형성하는 단계 전, 상기 플라즈마 처리된 금속막 및 층간 절연막 상에 중간막이 형성되도록 추가 플라즈마 처리를 수행하는 단계를 더 포함한다. 상기 중간막을 형성하기 위한 추가 플라즈마 처리는 2∼10회 반복하여 수행한다. And performing an additional plasma treatment such that an intermediate film is formed on the plasma-treated metal film and the interlayer insulating film after the plasma processing and before the forming of the diffusion barrier film. Further plasma processing for forming the interlayer is performed 2 to 10 times repeatedly.

상기 추가 플라즈마 처리는 각 회 마다 1∼30Å 두께의 중간막이 형성되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. And the additional plasma treatment is performed such that an intermediate film having a thickness of 1 to 30 Å is formed each time.

다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 배선 형성 영역을 갖는 층간 절연막을 형성하는 단계와, 상기 배선 형성 영역 내에 금속막을 매립하는 단계와, 상기 금속막 및 층간 절연막에 대해 1차 플라즈마 처리를 수행하는 단계와, 상기 1차 플라즈마 처리된 금속막 및 층간 절연막 상에 중간막이 형성되도록 2차 플라즈마 처리를 수행하는 단계 및 상기 중간막 상에 확산방지막을 형성하는 단계를 포함한다. In another aspect, a method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of forming an interlayer insulating film having a wiring formation region on the semiconductor substrate, embedding a metal film in the wiring formation region, and the metal film And performing a first plasma treatment on the interlayer insulating film, performing a second plasma treatment to form an intermediate film on the first plasma-treated metal film and the interlayer insulating film, and forming a diffusion barrier film on the interlayer film. Steps.

여기서, 상기 금속막은 구리막으로 형성한다. Here, the metal film is formed of a copper film.

상기 1차 플라즈마 처리는 H2 또는 NH3 가스를 사용하여 수행한다. The primary plasma treatment is performed using H 2 or NH 3 gas.

상기 1차 플라즈마 처리는 10∼1000W의 파워를 사용하여 0.1∼100초 동안 수행한다. The primary plasma treatment is performed for 0.1 to 100 seconds using a power of 10 to 1000W.

상기 중간막을 형성하기 위한 2차 플라즈마 처리는 2∼10회 반복하여 수행한다. The secondary plasma treatment for forming the interlayer is repeated 2 to 10 times.

상기 2차 플라즈마 처리는 Si를 포함한 가스, N를 포함하는 가스 및 O를 포 함하는 가스, H를 포함하는 가스 및 NH3를 포함하는 가스 중 적어도 어느 하나를 사용하여 수행한다. The secondary plasma treatment is performed using at least one of a gas containing Si, a gas containing N and a gas containing O, a gas containing H and a gas containing NH 3 .

상기 중간막은 다중막으로 형성한다. The interlayer is formed of a multilayer.

본 발명은 금속막 표면에 대해 이온주입을 수행한 후에 다중 플라즈마 처리를 수행한다. 이 경우, 상기 이온주입시 첨가된 불순물에 의하여 후속 열처리 공정시에 구리 원자 이동이 제한되기 때문에, 본 발명은 구리막의 힐록(Hillock) 현상 및 구리 이동에 의한 배선 간의 단선을 억제할 수 있다. The present invention performs multiple plasma treatment after ion implantation to the metal film surface. In this case, since the movement of copper atoms in the subsequent heat treatment step is limited by the impurities added during the ion implantation, the present invention can suppress the hillock phenomenon of the copper film and the disconnection between the wirings due to copper migration.

또한, 본 발명은 상기 다중 플라즈마 처리에 의하여 후속 공정시 상기 금속막과 확산방지막의 들뜸 현상을 억제할 수 있으며, 이에 따라, 본 발명은 반도체 소자의 불량을 개선할 수 있다. In addition, the present invention can suppress the lifting phenomenon of the metal film and the diffusion barrier film in the subsequent process by the multi-plasma treatment, and accordingly, the present invention can improve the defect of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1C are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 배선 형성 영역을 갖는 층간 절연막(102)을 형성한 후, 상기 배선 형성 영역 내에 금속막(104)을 매립한다. 상기 층간 절연막(102)은 산화막으로 형성하고, 상기 금속막(104)은 구리막(Cu)으로 형 성한다. 여기서, 도시하지는 않았으나, 상기 금속막(104)은 다마신 공정 및 패터닝 공정으로 형성 가능하다. Referring to FIG. 1A, an interlayer insulating layer 102 having a wiring forming region is formed on a semiconductor substrate 100, and then a metal film 104 is buried in the wiring forming region. The interlayer insulating film 102 is formed of an oxide film, and the metal film 104 is formed of a copper film Cu. Although not shown, the metal film 104 may be formed by a damascene process or a patterning process.

이어서, 상기 금속막(104)을 안정화시키고 일정 크기의 입자로 성장시키기 위하여 상기 금속막(104)을 포함한 반도체 기판(100)에 대해아 열처리 공정을 수행한 후, 상기 금속막(104)을 CMP(Chemical mechanical polishing) 공정을 수행하여 평탄화한다. 상기 열처리 공정은, 예를 들어, 25∼400℃의 온도 및 10∼120분 동안 수행하며, 이렇게 형성된 상기 금속막(104)의 표면에는 일정 두께를 갖는 구리 산화물(CuxOy; 106)이 발생된다. 이때, 상기 금속막(104)의 표면 뿐만 아니라 상기 층간 절연막(102)의 표면에도 구리 원자가 이동하여 상기 구리 산화물(106)이 형성될 수도 있다. Subsequently, in order to stabilize the metal film 104 and grow it into particles having a predetermined size, a heat treatment process is performed on the semiconductor substrate 100 including the metal film 104, and then the metal film 104 is subjected to CMP. (Chemical mechanical polishing) is performed to planarize. The heat treatment process is performed, for example, at a temperature of 25 to 400 ° C. for 10 to 120 minutes, and the copper oxide (Cu x O y ; 106) having a predetermined thickness is formed on the surface of the metal film 104 thus formed. Is generated. In this case, the copper oxide 106 may be formed by moving copper atoms not only on the surface of the metal film 104 but also on the surface of the interlayer insulating film 102.

도 1b를 참조하면, 상기 금속막(104)의 표면에 대해 이온주입을 수행하여 상기 금속막(104)의 표면에 불순물(108)을 주입시킨다. 상기 불순물(108)은, 예를 들어, 고 에너지(High energy), 또는, 저 에너지(Low energy) 이온 주입기를 이용하여 Bi, Hg, Pb, Zn 및 P 중 어느 하나의 불순물을 사용하여 수행한다. Referring to FIG. 1B, an impurity 108 is implanted into the surface of the metal film 104 by performing ion implantation on the surface of the metal film 104. The impurity 108 may be performed using any one of Bi, Hg, Pb, Zn, and P using, for example, a high energy or low energy ion implanter. .

전술한 바와 같이, 본 발명의 실시예에서는 금속막의 표면에 불순물을 첨가시킴으로써, 구리의 원자간 결합 에너지를 약화시켜 상기 구리의 연성을 감소시킬 수 있다. 이때, 상기 불순물 중에 전기적으로 음성을 띄는 Bi가 구리 외각의 d-오비탈(Orbital)을 이용한 결합에서 구리 원자를 제거할 수 있으므로, 이를 통해, 입계(Grain Boundary)의 결합을 약화시킬 수 있고, 상기 Bi가 구리의 입계에 존재하 여 구리의 연성을 감소시킬 수 있는 것이다. 따라서, 본 발명의 실시예에서는 이러한 특성 때문에 구리의 이동이 감소되어 힐록 현상을 감소시킬 수 있다. As described above, in the embodiment of the present invention, by adding an impurity to the surface of the metal film, it is possible to reduce the ductility of the copper by weakening the bond energy between copper atoms. In this case, Bi, which is electrically negative in the impurities, may remove copper atoms from the bond using d-orbital of the outer shell of copper, thereby weakening the bond of the grain boundary. Bi can be present at the grain boundaries of copper to reduce the ductility of copper. Therefore, in the embodiment of the present invention, because of this property, the movement of copper can be reduced, thereby reducing the hillock phenomenon.

한편, 상기 이온 주입시 상기 금속막(104)의 표면에 형성된 구리 산화물(106)은 플라즈마 처리를 통하여 제거시켜주는 것이 바람직하나, 이온 주입 후에 제거하여도 무방하다. On the other hand, the copper oxide 106 formed on the surface of the metal film 104 during the ion implantation is preferably removed through a plasma treatment, it may be removed after the ion implantation.

우선, 상기 구리 산화물(106)을 제거시켜주지 않을 경우, 상기 이온 주입시 이온주입 에너지는 상기 금속막(104)의 표면에 형성된 구리 산화물(106)을 투과시킬 정도로 가하며, 상기 이온 주입시 상기 금속막(104) 표면에 주입될 불순물(108)의 농도가 너무 높지 않도록 조정해야 한다. 그리고, 상기 이온 주입시 상기 금속막(104)이 없는 부분, 즉, 층간 절연막(102) 부분에 불순물이 첨가되어 전하의 이동 경로를 형성하거나, 또는, 상기 층간 절연막(102) 표면의 경화를 막기 위하여 마스크 공정을 적용할 수 있다. First, when the copper oxide 106 is not removed, the ion implantation energy is applied to the copper oxide 106 formed on the surface of the metal film 104 when the ion is implanted, and the metal is implanted when the ion is implanted. The concentration of the impurity 108 to be injected to the surface of the film 104 must be adjusted so as not to be too high. During the ion implantation, impurities are added to a portion where the metal layer 104 is not present, that is, a portion of the interlayer insulating layer 102 to form a transfer path of charges, or to prevent hardening of the surface of the interlayer insulating layer 102. In order to apply the mask process.

또한, 자세하게 도시하지 않았으나, 상기 구리 산화물(106)을 플라즈마 처리를 통하여 제거할 경우, H2, NH3 및 Ar 등의 가스를 사용하여 수행하며, 상기 플라즈마 처리는 0.1∼100초의 시간 및 10∼1000W의 파워를 사용하여 수행한다. 이때, 상기 플라즈마 파워는 표면에 형성된 구리 산화물(106)의 두께에 따라 변경이 가능하며, 효율적인 표면 처리를 위하여 압력 조건 또한 변경이 가능하다. In addition, although not shown in detail, when the copper oxide 106 is removed through a plasma treatment, it is carried out using a gas such as H 2 , NH 3 and Ar, the plasma treatment time is 0.1 to 100 seconds and 10 to Performed using a power of 1000W. In this case, the plasma power may be changed according to the thickness of the copper oxide 106 formed on the surface, and the pressure conditions may also be changed for efficient surface treatment.

도 1c를 참조하면, 상기 불순물(108)이 이온주입된 금속막(104) 및 층간 절연막(102)에 대해 1차 플라즈마 처리를 수행하여 상기 금속막(104) 및 층간 절연 막(102)의 표면 상에 형성된 구리 산화물을 제거한다. 상기 1차 플라즈마 처리는, 예를 들어, H2 또는 NH3 가스를 사용하여 수행하며, 0.1∼100초의 시간 및 10∼1000W의 파워를 사용하여 수행한다. Referring to FIG. 1C, the surface of the metal film 104 and the interlayer insulating film 102 may be subjected to a first plasma treatment on the metal film 104 and the interlayer insulating film 102 into which the impurities 108 are implanted. The copper oxide formed on the phase is removed. The primary plasma treatment is performed using, for example, H 2 or NH 3 gas, using a time of 0.1 to 100 seconds and a power of 10 to 1000 W.

도 1d를 참조하면, 상기 1차 플라즈마 처리된 금속막(104) 및 층간 절연막(102) 상에 중간막(110)이 형성되도록 2차 플라즈마 처리를 수행한다. 여기서, 상기 중간막(110)은 얇은 질화물 계열의 막으로 형성하며, 상기 중간막(110)은 구리 원자의 이동을 억제하기 위하여 형성하는 것이다. 상기 중간막(110)을 형성하기 위한 2차 플라즈마 처리는 2∼10회 반복하여 수행하며, 이를 통해, 상기 중간막(110)을 다중막으로 형성할 수 있다. Referring to FIG. 1D, a secondary plasma treatment is performed so that the intermediate film 110 is formed on the first plasma treated metal film 104 and the interlayer insulating film 102. Here, the intermediate film 110 is formed of a thin nitride-based film, the intermediate film 110 is formed to suppress the movement of copper atoms. The secondary plasma treatment for forming the intermediate layer 110 is repeatedly performed 2 to 10 times, and through this, the intermediate layer 110 may be formed as a multilayer.

이하에서는, 본 발명에 따른 2차 플라즈마 처리에 대하여 자세하게 설명하도록 한다. Hereinafter, the secondary plasma treatment according to the present invention will be described in detail.

상기 1차 플라즈마 처리된 금속막(104) 및 층간 절연막(102)에 대해 Si를 포함한 가스, N를 포함한 가스, O를 포함한 가스, H를 포함한 가스 및 NH3를 포함한 가스 중 적어도 어느 하나의 가스를 사용하여 상대적으로 높은 압력에서 증착시킨 후에, 2차 플라즈마 처리를 1회 수행할 경우, 상기 금속막(104) 및 층간 절연막(102) 표면 상에 얇은 두께의 중간막이 형성되는데, 이때 형성된 중간막은 1∼30Å의 두께를 갖는다. 이어서, 상기 2차 플라즈마 처리가 1회 수행되어 1∼30Å의 얇은 두께로 형성된 중간막의 표면 상에 1회 실시한 2차 플라즈마 처리와 동일한 방식으로 반복하여 2회 수행한다. At least any one of a gas containing Si, a gas containing N, a gas containing O, a gas containing H, and a gas containing NH 3 to the first plasma-treated metal film 104 and the interlayer insulating film 102. After the deposition at a relatively high pressure using a second plasma treatment once, a thin interlayer is formed on the surface of the metal film 104 and the interlayer insulating film 102, the intermediate film formed It has a thickness of 1 to 30 microseconds. Subsequently, the secondary plasma treatment is performed once and repeated twice in the same manner as the secondary plasma treatment performed once on the surface of the intermediate film formed to a thin thickness of 1 to 30 Å.

계속해서, 상기 2차 플라즈마 처리를, 예를 들어, 2∼10회 반복하여 수행하여 각 회 마다 1∼30Å 두께의 중간막이 형성되도록 수행하며, 상기 2차 플라즈마 처리 후에 최종적으로 형성되는 중간막의 두께는, 예를 들어, 10∼300Å을 갖는다. Subsequently, the secondary plasma treatment is performed repeatedly, for example, 2 to 10 times to form an intermediate film having a thickness of 1 to 30 μs each time, and the thickness of the intermediate film finally formed after the secondary plasma treatment. Has 10-300 Hz, for example.

전술한 바와 같이, 본 발명의 실시예에서는 후술될 확산방지막을 형성하기 전에, 상기 2차 플라즈마 처리를 2∼10회 반복 수행하여 중간막(110)을 형성함으로써, 상기 금속막(104)과 상기 확산방지막의 결합력을 증가시키고 구리 원자의 이동을 억제시킬 수 있다. As described above, in the embodiment of the present invention, the intermediate film 110 is formed by repeating the secondary plasma treatment 2 to 10 times before forming the diffusion barrier to be described later, thereby forming the metal film 104 and the diffusion. It is possible to increase the bonding strength of the protective film and to suppress the movement of copper atoms.

이를 통해, 본 발명의 실시예에 따른 상기 중간막(110)이 상기 금속막(104)과 상기 확산방지막의 결합력을 증가시키는 역할을 함을 알 수 있다. 또한, 상기 중간막(110)은 상기 금속막(104)과 상기 확산방지막의 결합력을 증가시키는 역할을 함과 동시에 확산방지막으로서의 역할을 할 수 있다. Through this, it can be seen that the intermediate film 110 according to the embodiment of the present invention serves to increase the bonding force between the metal film 104 and the diffusion barrier film. In addition, the interlayer 110 may serve to increase the bonding force between the metal film 104 and the diffusion barrier and also serve as a diffusion barrier.

한편, 상기 중간막을 형성하기 위한 상기 2차 플라즈마 처리 횟수는 상기 금속막 표면의 상태 및 소자에서 요구되는 전기적 특성에 따라 조절이 가능하며, 상기 2차 플라즈마 처리시 사용되는 가스의 유량 및 압력, 그리고, 플라즈마 파워는 상기 중간막의 최종 밀도와 관계가 있다. 상기 중간막과 후술될 확산방지막의 스트레스를 감소시키기 위하여 각 단계별로 가스 유량 및 플라즈마 파워를 조절하는 것이 바람직하다. On the other hand, the number of secondary plasma treatment for forming the intermediate film can be adjusted according to the state of the surface of the metal film and the electrical properties required in the device, the flow rate and pressure of the gas used in the secondary plasma treatment, and The plasma power is related to the final density of the interlayer. In order to reduce the stress of the interlayer film and the diffusion barrier to be described later, it is preferable to adjust the gas flow rate and plasma power in each step.

도 1e를 참조하면, 상기 중간막(110) 상에 확산방지막(112)을 형성한다. 상기 확산방지막(112)은, 예를 들어, 규화물 또는 질화물로 형성할 수 있다. Referring to FIG. 1E, a diffusion barrier layer 112 is formed on the intermediate layer 110. The diffusion barrier 112 may be formed of, for example, silicide or nitride.

한편, 자세하게 도시하지 않고 설명하지 않았으나, 전술한 본 발명의 실시예 에서와 같이 상기 이온주입과 다중 플라즈마 처리를 함께 적용할 수 있으나, 이와 다르게, 상기 이온주입과 상기 다중 플라즈마 처리를 각각 단독으로 적용해도 무방하며, 본 발명과 동일한 효과를 얻을 수 있다. Although not illustrated in detail, the ion implantation and the multiple plasma treatment may be applied together as in the above-described embodiment of the present invention. Alternatively, the ion implantation and the multiple plasma treatment may be applied alone. Although it is good, it is possible to obtain the same effect as this invention.

이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Thereafter, a series of well-known subsequent steps are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명은 구리막 표면에 불순물을 주입한다. 그런 다음, 확산방지막을 형성하기 전에 구리막 및 층간 절연막 표면에 대해 다중 플라즈마 처리를 이용하여 일정 두께의 다중막으로 형성된 중간막을 형성한다. As described above, the present invention injects impurities into the copper film surface. Then, before forming the diffusion barrier, an intermediate film formed of multiple films of a predetermined thickness is formed by using multiple plasma treatments on the surfaces of the copper film and the interlayer insulating film.

이렇게 하면, 상기 이온주입시 주입된 불순물에 의하여 후속 열처리 공정시에 구리 원자 이동을 제한할 수 있으며, 이를 통해, 본 발명은 구리막의 힐록 현상 및 구리 이동에 의한 배선 간의 단선을 억제할 수 있다. By doing so, the impurity implanted during the ion implantation can limit the movement of copper atoms in the subsequent heat treatment process. Through this, the present invention can suppress the disconnection between the wiring due to the hillock phenomenon of the copper film and the copper movement.

또한, 본 발명은 상기 다중 플라즈마 처리에 의하여 구리막과 확산방지막의 결합력을 증가시켜 구리막과 확산방지막의 들뜸 현상을 억제할 수 있다. 이에 따라, 본 발명은 반도체 소자의 불량을 개선할 수 있다. In addition, the present invention can suppress the lifting phenomenon of the copper film and the diffusion barrier by increasing the bonding strength of the copper film and the diffusion barrier by the multi-plasma treatment. Accordingly, the present invention can improve the defect of the semiconductor device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 층간 절연막100 semiconductor substrate 102 interlayer insulating film

104 : 금속막 106 : 구리 산화물104: metal film 106: copper oxide

108 : 불순물 110 : 중간막108: impurity 110: interlayer

112 : 확산방지막112: diffusion barrier

Claims (15)

반도체 기판 상부에 배선 형성 영역을 갖는 층간 절연막을 형성하는 단계; Forming an interlayer insulating film having a wiring formation region over the semiconductor substrate; 상기 배선 형성 영역 내에 금속막을 매립하는 단계; Embedding a metal film in the wiring forming region; 상기 금속막의 표면에 대해 이온주입을 수행하는 단계; Performing ion implantation on the surface of the metal film; 상기 이온주입이 수행된 금속막 및 층간 절연막에 대해 플라즈마 처리를 수행하는 단계; 및 Performing a plasma treatment on the metal film and the interlayer insulating film on which the ion implantation is performed; And 상기 플라즈마 처리된 금속막 및 층간 절연막 상에 확산방지막을 형성하는 단계; Forming a diffusion barrier layer on the plasma treated metal layer and the interlayer insulating layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The metal film is a method of manufacturing a semiconductor device, characterized in that formed of a copper film. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 이온주입 공정은 Bi, Hg, Pb, Zn 및 P 중 어느 하나의 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The ion implantation process is a semiconductor device manufacturing method, characterized in that performed using any one of Bi, Hg, Pb, Zn and P impurities. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, The method of claim 1, 상기 플라즈마 처리는 10∼1000W의 파워를 사용하여 0.1∼100초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The plasma process is performed for 0.1 to 100 seconds using a power of 10 to 1000W. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 플라즈마 처리를 수행하는 단계 후, 그리고, 상기 확산방지막을 형성하는 단계 전, After performing the plasma treatment, and before forming the diffusion barrier, 상기 플라즈마 처리된 금속막 및 층간 절연막 상에 중간막이 형성되도록 추가 플라즈마 처리를 수행하는 단계; Performing an additional plasma treatment such that an intermediate film is formed on the plasma treated metal film and the interlayer insulating film; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device further comprising. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서, The method of claim 6, 상기 중간막을 형성하기 위한 추가 플라즈마 처리는 2∼10회 반복하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The further plasma treatment for forming the interlayer is carried out repeatedly 2 to 10 times. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 6 항에 있어서, The method of claim 6, 반도체 기판 상부에 배선 형성 영역을 갖는 층간 절연막을 형성하는 단계; Forming an interlayer insulating film having a wiring formation region over the semiconductor substrate; 상기 배선 형성 영역 내에 금속막을 매립하는 단계; Embedding a metal film in the wiring forming region; 상기 금속막 및 층간 절연막에 대해 1차 플라즈마 처리를 수행하는 단계; Performing a first plasma treatment on the metal film and the interlayer insulating film; 상기 1차 플라즈마 처리된 금속막 및 층간 절연막 상에 중간막이 형성되도록 2차 플라즈마 처리를 수행하는 단계; 및 Performing a second plasma treatment such that an intermediate film is formed on the first plasma treated metal film and the interlayer insulating film; And 상기 중간막 상에 확산방지막을 형성하는 단계; Forming a diffusion barrier on the intermediate layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서,The method of claim 9, 상기 금속막은 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The metal film is a method of manufacturing a semiconductor device, characterized in that formed of a copper film. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서, The method of claim 9, 상기 1차 플라즈마 처리는 H2 또는 NH3 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The first plasma treatment is performed using a H 2 or NH 3 gas manufacturing method of a semiconductor device. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 9 항에 있어서, The method of claim 9, 상기 1차 플라즈마 처리는 10∼1000W의 파워를 사용하여 0.1∼100초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The primary plasma treatment is performed for 0.1 to 100 seconds using a power of 10 to 1000W. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 9 항에 있어서, The method of claim 9, 상기 중간막을 형성하기 위한 2차 플라즈마 처리는 2∼10회 반복하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The secondary plasma process for forming the intermediate film is a method for manufacturing a semiconductor device, characterized in that it is performed repeatedly 2 to 10 times. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제 9 항에 있어서, The method of claim 9, 상기 2차 플라즈마 처리는 Si를 포함한 가스, N를 포함하는 가스 및 O를 포함하는 가스, H를 포함하는 가스 및 NH3를 포함하는 가스 중 적어도 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The secondary plasma treatment is performed using at least one of a gas containing Si, a gas containing N and a gas containing O, a gas containing H and a gas containing NH 3 . Manufacturing method. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 9 항에 있어서, The method of claim 9, 상기 중간막은 다중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The intermediate film is a method of manufacturing a semiconductor device, characterized in that formed in multiple layers.
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