KR101078416B1 - The Circuit for Automatically Setting-up Threshold Level - Google Patents

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Abstract

펄스 비디오 신호 검출의 기준으로서 이용되는 임계 레벨(Threshold Level)을 자동으로 설정하는 임계 레벨 자동 설정 회로가 개시된다. 보다 상세히는, 회로로 입력되는 입력 펄스 비디오 신호를 지연시키는 펄스 지연부와 펄스 지연부에서 출력되는 지연된 신호의 레벨과 상기 입력 펄스 비디오 신호의 레벨을 비교하는 제1 비교 증폭부 및 제1 비교 증폭부에서 비교되는 상기 지연된 신호의 레벨과 상기 입력 펄스 비디오 신호의 레벨 사이의 레벨로 상기 임계 레벨을 설정하는 임계 레벨 세팅부를 포함하는 임계 레벨 자동 설정 회로 및 오버슈트 펄스의 검출을 방지하는 회로에 관한 것이다.Disclosed is a threshold level automatic setting circuit for automatically setting a threshold level used as a reference for pulse video signal detection. More specifically, a pulse delay unit for delaying an input pulse video signal input to a circuit, a first comparison amplifier and a first comparison amplifier for comparing the level of the delayed signal output from the pulse delay unit with the level of the input pulse video signal. A threshold level automatic setting circuit comprising a threshold level setting section for setting the threshold level to a level between the level of the delayed signal and the level of the input pulse video signal to be compared in a negative section, and a circuit for preventing detection of an overshoot pulse. will be.

임계 레벨, 문턱전압, 오버슈트 펄스 Threshold Level, Threshold Voltage, Overshoot Pulse

Description

임계 레벨 자동 설정 회로{The Circuit for Automatically Setting-up Threshold Level}The Circuit for Automatically Setting-up Threshold Level

본 발명은 펄스 비디오 신호 검출의 기준으로서 이용되는 임계 레벨을 자동으로 설정하는 회로 및 오버슈트 펄스의 검출을 방지하는 회로에 관한 것이다.The present invention relates to a circuit for automatically setting a threshold level used as a reference for pulse video signal detection and a circuit for preventing detection of an overshoot pulse.

일반적으로, PCB 등의 회로 기판 상에는, 집적 회로 등의 각종 소자가 배치되고 이들 소자간에 신호선이 배선되어, 그 신호선을 통해 소자간에 신호가 교환되도록 되어 있다. 이 때, 신호선을 통해 소자간에 교환되는 신호의 레벨(전위)이 저위 상태(Low 상태)와 고위 상태(High 상태) 중 어느 한 쪽의 전위 상태를 취함으로써, "0", "1"의 2값 정보가 상기 소자간에 교환된다. 이러한 신호를 수신하는 쪽(예컨대 집적 회로)에서는, 신호선을 통해 전파되어 온 신호의 레벨이 저위 상태(Low상태, 즉 "0")인지 고위 상태(High 상태, 즉 "1")인지의 상태 판별을 행하게 된다. 이 상태 판별은 임계치 전위(Threshold Level)를 기준으로 하여 행해진다. Generally, various elements, such as an integrated circuit, are arrange | positioned on the circuit boards, such as a PCB, and a signal line is wired between these elements, and a signal is exchanged between elements via this signal line. At this time, the level (potential) of the signals exchanged between the elements via the signal line takes the potential state of either the low state (Low state) or the high state (High state), so that two of " 0 " and " 1 " Value information is exchanged between the elements. On the side of receiving such a signal (e.g., an integrated circuit), it is determined whether the level of the signal propagated through the signal line is in a low state (Low state, or "0") or high state ("1"). Will be done. This state determination is made based on the threshold potential.

예컨대, 신호 레벨로서 통상의 TTL(Transistor-Transistor Logic) 레벨을 채용한 경우, 신호의 진폭 전압은 5 V이며, 신호의 레벨(전위)이 0.8 V 이하이면 저위 상태로 판별되고, 신호의 레벨(전위)이 2.4 V 이상이면 고위 상태로 판별되며, 레벨(전위)이 0.8 V와 2.4 V 사이이면 어느 쪽의 상태도 아닌 그레이 존으로 판별된다. 즉, 통상의 TTL에서는, 저위 상태 판별용의 임계치(0.8 V) 및 고위 상태 판별용의 임계치(2.4 V)를 기준로 하여 각각 저위 상태 및 고위 상태의 판별이 행해지고 있다. For example, when a normal TTL (Transistor-Transistor Logic) level is used as the signal level, the amplitude voltage of the signal is 5 V, and when the signal level (potential) is 0.8 V or less, it is determined as the low state, and the level of the signal ( If the potential) is greater than or equal to 2.4 V, it is determined as a high state, and if the level (potential) is between 0.8 V and 2.4 V, it is determined as a gray zone, not in either state. That is, in the normal TTL, the low state and the high state are discriminated based on the threshold value (0.8 V) for low state determination and the threshold value (2.4 V) for high state determination, respectively.

또, 임계치를 이용하여 상태 판정을 행하는 기술로서는, 예컨대 일본 특허 공개 공보 평성 제4-152397호에 개시된 바와 같은 기술이 제안되어 있다. 이 특허 문헌에는 입력 음성 패턴과 복수의 표준 패턴의 유사도를 각각 산출하고, 산출된 유사도와 소정의 임계치의 비교를 행하여 음성 인식을 행하는 것이 개시되어 있다. 특히, 이 특허 문헌에서는, 상기 임계치를 엄격하게(작게) 설정해 두어 오인식의 방지를 도모하고, 당초의 임계치로 리젝트가 된 입력 음성의 재입력시에, 상기 임계치를 크게 설정하는 것이 개시되어 있다. 즉, 음성 인식 결과(리젝트의 상황)에 따라 임계치가 동적으로 설정되어 있다. Moreover, as a technique which makes a state determination using a threshold value, the technique as disclosed by Unexamined-Japanese-Patent No. 4-152397, for example is proposed. This patent document discloses that speech recognition is performed by calculating the similarity between the input speech pattern and the plurality of standard patterns, respectively, and comparing the calculated similarity with a predetermined threshold. In particular, this patent document discloses that the threshold value is set strictly (small) to prevent misrecognition, and that the threshold value is set to be large when re-input of the input voice rejected to the original threshold value. . In other words, the threshold is dynamically set according to the voice recognition result (the situation of the reject).

그런데, 최근, 예컨대 로우 레벨(Low Level)-TTL이나 SSTL(Stub Series Terminated Logic)-2에서는, 회로 기판상에서의 신호 전송을 고속화하기 위해 신호의 소진폭화(진폭 전압의 저전압화)가 도모되고 있는 것 외에 프로세스의 진척이나 신호 전송에 요하는 전력의 저감이라고 하는 요구에 따라 신호의 진폭 전압은 보다 낮아지고 있다. 구체적으로, 로우 레벨-TTL에서는, 신호의 진폭 전압은 3.3 V이며, 신호의 레벨(전위)이 0.8 V 이하이면저위 상태로 판별되고, 신호의 레벨(전위)이 2.0 V 이상이면 고위 상태로 판별되며, 레벨(전위)이 0.8 V와 2.0V 사이이면 어느 쪽의 상태도 아닌 그레이 존으로 판별된다. 즉, 저위 상태 판별용의 임계치(0.8 V) 및 고위 상태 판별용의 임계치(2.0 V)를 기준으로 하여 각각 저위 상태 및 고위 상태의 판별이 행해지고 있다.By the way, in recent years, for example, at low level (TTL) and stub series terminated logic (SSTL) -2, signal amplitude reduction (low voltage reduction of amplitude) has been planned to speed up signal transmission on a circuit board. In addition, the amplitude voltage of the signal is lowered due to the progress of the process and the reduction of the power required for signal transmission. Specifically, in the low level-TTL, the amplitude voltage of the signal is 3.3 V, and when the signal level (potential) is 0.8 V or less, it is determined as the low state, and when the signal level (potential) is 2.0 V or more, it is determined as the high state. If the level (potential) is between 0.8 V and 2.0 V, it is determined as a gray zone in neither state. That is, the low state and the high state are discriminated based on the threshold value (0.8 V) for low state determination and the threshold value (2.0 V) for high state determination, respectively.

그러나, 전술한 바와 같은 신호의 소진폭화는, 고속 전송이나 저전력화에는 유리하지만, 소진폭화를 행함으로써 신호선을 통해 전파되는 신호는 노이즈의 영향을 받기 쉬워, 신호의 상태 판별에 있어서 잘못된 판별을 행할 가능성이 높아진다.However, although the small amplitude of the signal as described above is advantageous for high speed transmission and low power, the signal propagated through the signal line by the small amplitude is susceptible to noise, and thus, incorrect determination can be made in determining the state of the signal. The chances are high.

예컨대, 근접하여 배선되는 신호선으로부터의 크로스 토크 노이즈, 동시 스위칭 노이즈, 회로 기판 밖으로부터의 외래 노이즈나, 회로 기판에서의 실장상의 문제에 의해 야기되는 전원 노이즈/접지 노이즈 등을 무시할 수 없게 되는 경우가 있다. 또, 상기 특허 문헌에 개시된 기술은, 전술한 대로 음성 인식용 임계치에 관한 것으로, 본원 발명과 같이 회로 기판 상의 신호선을 통해 전파되어 온 신호의 상태 판별용 임계치에 관한 것이 아니다.For example, crosstalk noise from adjacent signal lines, simultaneous switching noise, foreign noise from outside the circuit board, power supply noise / ground noise caused by mounting problems on the circuit board, etc. cannot be ignored. have. In addition, the technique disclosed in the patent document relates to a threshold for speech recognition as described above, and not to a threshold for state determination of a signal propagated through a signal line on a circuit board as in the present invention.

또한, 기존의 펄스 비디오 신호 검출 회로는 고정된 임계 레벨을 설정하여 펄스 신호의 유무를 판정하였으므로, 주변 환경의 변화 및 시스템간의 상이로 인하여 임계 레벨을 상회하는 펄스 신호를 검출하지 못하는 문제가 있었다. 그리고, 노이즈의 영향으로 오버슈트된 펄스 신호등 잘못된 펄스 신호도 정상적인 펄스 신호로 인식하여 검출하게 되는 문제가 있었다.In addition, the conventional pulse video signal detection circuit determines the presence or absence of a pulse signal by setting a fixed threshold level, and thus there is a problem in that a pulse signal above the threshold level cannot be detected due to a change in the surrounding environment and a difference between systems. In addition, there is a problem that false pulse signals such as pulse signals overshoot due to noise are recognized and detected as normal pulse signals.

상기한 문제점을 해결하기 위해, 본 발명은 펄스 비디오 신호 검출의 기준으로서 이용되는 임계 레벨을 자동으로 설정할 수 있는 임계 레벨 자동 설정 회로를 제공함을 목적으로 한다.In order to solve the above problems, an object of the present invention is to provide a threshold level automatic setting circuit that can automatically set a threshold level used as a reference for pulse video signal detection.

본 발명의 다른 목적은, 오버슈트된 펄스가 검출되는 것을 방지하는 펄스 오검출 방지부를 구비한 임계 레벨 자동 설정 회로를 제공함에 있다.Another object of the present invention is to provide a threshold level automatic setting circuit having a pulse misdetection prevention unit for preventing overshoot pulses from being detected.

본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로는, 회로로 입력되는 입력 펄스 비디오 신호를 지연시켜 지연 신호를 생성하는 펄스 지연부와, 상기 입력 펄스 비디오 신호의 레벨과 상기 지연 신호의 레벨을 비교하여 비교결과를 출력하는 제1 비교 증폭부 및 상기 입력 펄스 비디오 신호의 레벨을 분압하여 임계 레벨로 출력하되, 상기 제1 비교 증폭부의 출력신호에 의해 트리거(trigger) 되는 임계 레벨 세팅부를 포함할 수 있다. 보다 상세히는 상기 제1 비교 증폭부는, 상기 입력 펄스 비디오 신호가 비반전 단자에 입력되고, 상기 지연 신호가 반전 단자에 입력되되 상기 반전 단자에 입력된 상기 지연 신호의 레벨을 기준 레벨로 하여 상기 비반전 단자에 입력된 상기 입력 펄스 비디오 신호의 레벨이 기준 레벨을 초과하는 경우 하이(high)디지털 신호로 출력할 수 있을 것이다. 그리고, 임계 레벨 세팅부는 제1 비교 증폭부의 출력 디지털 신호를 클럭(clock)신호로 하여, 클럭의 상승 엣지에서 그 때의 입력신호를 아날로그 신호 로 출력하는 것인데, 여기서 임계 레벨 세팅부의 입력신호는 입력 펄스 비디오 신호를 분압하여 이를 디지털 신호로 출력한 신호이다. 따라서, 임계 레벨 세팅부는 클럭의 상승 엣지에서 입력되는 디지털 신호에 대응하는 아날로그 신호를 임계 레벨로 새롭게 설정하여 출력하는 것이고, 그 외의 경우에는 종전의 임계 레벨이 그대로 유지되도록 하는 것이다.In order to achieve the object of the present invention, the threshold level automatic setting circuit according to an embodiment of the present invention, the pulse delay unit for delaying the input pulse video signal input to the circuit to generate a delay signal, and the input pulse video signal The first comparison amplifier and the level of the input pulse video signal for outputting a comparison result by comparing the level of the delay signal with the level of the divided by the output to the threshold level, the first comparison amplifier is triggered by the output signal ( It may include a threshold level setting to be triggered. In more detail, the first comparison amplifier may be configured such that the input pulse video signal is input to a non-inverting terminal, the delay signal is input to an inverting terminal, and the level of the delay signal input to the inverting terminal is a reference level. When the level of the input pulse video signal input to the inverting terminal exceeds the reference level may be output as a high digital signal. The threshold level setting unit outputs an input signal at the rising edge of the clock as an analog signal using the output digital signal of the first comparison amplifier as a clock signal, wherein the input signal of the threshold level setting unit is an input signal. The pulse video signal is divided and output as a digital signal. Therefore, the threshold level setting unit newly sets and outputs an analog signal corresponding to the digital signal input at the rising edge of the clock to the threshold level, and otherwise maintains the previous threshold level.

바람직하게는, 임계 레벨 자동 설정 회로는 상기 입력 펄스 비디오 신호를 분압하여 생성되는 제1 분전압을 상기 임계 레벨 세팅부의 입력 신호로 인가하는 전압 분배부를 포함할 수 있을 것이다. 그리고, 전압 분배부는, 상기 제1 분전압을 디지털 신호로 전환하는 제2 A/D컨버터를 구비하되, 상기 제2 A/D컨버터는 클럭(clock)신호에 의해 트리거 되는 것이 바람직할 것이다. Preferably, the threshold level automatic setting circuit may include a voltage divider configured to apply a first divided voltage generated by dividing the input pulse video signal as an input signal of the threshold level setting unit. The voltage divider may include a second A / D converter for converting the first divided voltage into a digital signal, and the second A / D converter may be triggered by a clock signal.

또한 바람직하게는, 펄스 지연부는, 상기 입력 펄스 비디오 신호를 디지털 신호로 전환하는 제1 A/D컨버터와, 상기 디지털 신호를 저장하는 래치부 및 래치부에서 출력되는 상기 디지털 신호를 아날로그 신호로 출력하는 제1 D/A컨버터를 포함하되 상기 제1 A/D컨버터, 래치부, 및 제1 D/A컨버터는 클럭(clock)신호에 의해 트리거 될 수 있을 것이다.Also preferably, the pulse delay unit may output a first A / D converter for converting the input pulse video signal into a digital signal, a latch unit for storing the digital signal, and the digital signal output from the latch unit as an analog signal. A first D / A converter may be included, but the first A / D converter, the latch unit, and the first D / A converter may be triggered by a clock signal.

또한 바람직하게는, 임계 레벨 세팅부는 상기 임계 레벨을 상기 입력 펄스 비디오 신호의 레벨의 중간값으로 출력할 수 있을 것이다.Also preferably, the threshold level setting unit may output the threshold level as an intermediate value of the level of the input pulse video signal.

본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로는, 회로로 입력되는 입력 펄스 비디오 신호를 지연시켜 지연 신호를 생성하는 펄스 지연부와, 상기 입력 펄스 비디오 신호의 레벨과 상기 지연 신호 의 레벨을 비교하여 비교결과를 출력하는 제1 비교 증폭부와, 상기 입력 펄스 비디오 신호의 레벨을 분압하여 임계 레벨로 출력하되, 상기 제1 비교 증폭부의 출력신호에 의해 트리거(trigger) 되는 임계 레벨 세팅부 및 임계 레벨 세팅부에서 추력되는 임계 레벨을 기준 레벨로 하여 상기 입력 펄스 비디오 신호를 검출하되, 오버슈트(overshoot)된 신호의 검출을 억제하는 펄스 오검출 방지부를 포함할 수 있을 것이다.In order to achieve the object of the present invention, the threshold level automatic setting circuit according to an embodiment of the present invention, the pulse delay unit for delaying the input pulse video signal input to the circuit to generate a delay signal, and the input pulse video signal A first comparison amplifier for comparing a level of the delay signal and a level of the delay signal and outputting a comparison result, and dividing the level of the input pulse video signal to a threshold level, the trigger being triggered by an output signal of the first comparison amplifier and a pulse misdetection prevention unit for detecting the input pulse video signal while suppressing detection of the overshoot signal using a threshold level setting unit that is triggered and a threshold level thrusted by the threshold level setting unit as a reference level. You can do it.

그리고, 펄스 오검출 방지부는, 상기 임계 레벨을 기준 레벨로 하여 상기 입력 펄스 비디오 신호의 레벨과 비교하여 디지털 신호로 변환하여 출력하는 제2 비교 증폭부와, 상기 임계 레벨과 상기 입력 펄스 비디오 신호의 레벨을 비교하여 디지털 신호로 변환하여 출력하는 제3 비교 증폭부와, 제3 비교 증폭부에서 출력되는 디지털 신호를 지연시키는 시간 지연부 및 상기 제2 비교 증폭부에서 출력되는 디지털 신호가 입력되되, 상기 시간지연부에서 출력되는 디지털 신호에 의해 트리거 작동되는 레지스터부를 포함하는 것이 바람직할 것이다.The pulse misdetection prevention unit may include a second comparison amplifier configured to convert the digital signal into a digital signal by comparing the level of the input pulse video signal with the threshold level as a reference level, and output the digital signal. A third comparison amplifying unit which compares a level, converts the digital signal into a digital signal, outputs a time delay unit for delaying the digital signal output from the third comparison amplifier, and a digital signal output from the second comparison amplifier. It may be desirable to include a register section triggered by the digital signal output from the time delay section.

여기서, 제3 비교 증폭부로 입력되는 상기 입력 펄스 비디오 신호는 분압되어 생성되는 제2 분전압인 것이 바람직할 것이다. 이는 제3 비교 증폭부의 반전 단자로 입력되어 기준 레벨이 되는 임계 레벨과 비반전 단자로 입력되는 입력 펄스 비디오 신호를 분압한 제2 분전압을 형성하여 제2 분전압이 임계 레벨을 상회하는 경우에 제3 비교 증폭부의 출력 디지털 신호를 하이 디지털 신호로 출력할 수 있도록 하여 임계 레벨을 상회하는 입력 펄스 비디오 신호라도 정상 펄스로 검출하기 위해서는 펄스 신호가 상회하여야 하는 임계 레벨의 상한을 설정할 필요가 있기 때 문이다.Here, the input pulse video signal input to the third comparison amplifier may be a second divided voltage generated by dividing. When the second divided voltage exceeds the threshold level by forming a second divided voltage obtained by dividing the threshold level which is input to the inverting terminal of the third comparison amplifier and becomes the reference level and the input pulse video signal input to the non-inverting terminal. When it is necessary to set the upper limit of the threshold level at which the pulse signal should be higher in order to detect an input pulse video signal that exceeds the threshold level by allowing the output digital signal of the third comparison amplifier to be output as a high digital signal as a normal pulse. It is a door.

한편, 제2 분전압은 접지(ground)와 직렬 연결된 두 개의 저항에 의해 분압되어 형성되는 것이 바람직할 것이다. 그리고 상기 두 개의 저항은 임의로 저항값을 조정할 수 있는 가변 저항으로 형성하는 것이 더욱 바람직할 것이다.On the other hand, it is preferable that the second divided voltage is divided by two resistors connected in series with the ground. Further, the two resistors may be more preferably formed of a variable resistor capable of arbitrarily adjusting the resistance value.

또한, 본 발명의 펄스 오검출 방지부의 시간 지연부는 버퍼(buffer)를 포함하는 것이 바람직할 것이다. 또한, 펄스 오검출 방지부의 제2 비교 증폭부의 전단에는 상기 입력 펄스 비디오 신호를 시간 지연하는 입력 버퍼부를 구비하는 것이 바람직할 것이다. 그리고, 레지스터부는 저 레벨 활성(active-low)에서 클리어(clear)작동하는 D-플립플롭(D-flip flop)을 포함하는 것이 더욱 바람직할 것이다.In addition, it is preferable that the time delay unit of the pulse misdetection prevention unit of the present invention includes a buffer. In addition, it may be preferable to include an input buffer unit for delaying the input pulse video signal in front of the second comparative amplifier of the pulse misdetection prevention unit. Further, the register portion may more preferably include a D-flip flop that operates clear at low level active-low.

본 발명에 따르면, 펄스 비디오 신호 검출의 기준으로서 이용되는 임계 레벨을 자동으로 설정하여 주변 환경의 변화 및 시스템간의 상이로 인하여 펄스 비디오 신호의 저위레벨이 임계 레벨을 상회하는 경우에도 신호를 검출할 수 있다.According to the present invention, the threshold level used as the reference for the pulse video signal detection is automatically set so that the signal can be detected even when the low level of the pulse video signal exceeds the threshold level due to changes in the surrounding environment and differences between systems. have.

또한, 본 발명은 오버슈트 펄스가 검출되는 것을 방지하는 펄스 오검출 방지부를 구비하여, 비정상적인 신호에 대해서는 정상 신호로 검출하지 않는 효과가 있다.In addition, the present invention is provided with a pulse misdetection prevention unit for preventing overshoot pulses from being detected, and there is an effect of not detecting abnormal signals as normal signals.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are assigned to the same components as much as possible, even if shown on different drawings. At this time, the configuration and operation of the present invention shown in the drawings and described by it will be described as at least one embodiment, by which the technical spirit of the present invention and its core configuration and operation is not limited.

도 1은 종래의 펄스 검출 회로를 도시한 회로도이다.1 is a circuit diagram showing a conventional pulse detection circuit.

도 1을 참조하면, 종래의 펄스 비디오 신호 검출 회로(10)는 버퍼(11), 비교기(13) 및 D/A컨버터(12)로 구성된다. 입력신호는 회로(10)에 구비된 버퍼(11)를 거쳐 시간지연이 되어 비교기(13)의 비반전 단자에 입력된다. 한편, 임계 레벨 데이터는 회로(10)에 구비된 D/A컨버터(12)에 입력신호로서 입력되며 D/A컨버터(12)는 데이터 래치 신호에 의해 트리거 된다. Referring to FIG. 1, the conventional pulse video signal detection circuit 10 includes a buffer 11, a comparator 13, and a D / A converter 12. The input signal is time delayed through the buffer 11 provided in the circuit 10 and input to the non-inverting terminal of the comparator 13. On the other hand, the threshold level data is input as an input signal to the D / A converter 12 provided in the circuit 10 and the D / A converter 12 is triggered by the data latch signal.

레벨이란 신호의 크기 즉 전위를 의미하는 것으로 이해될 수 있을 것이다.Level may be understood to mean the magnitude of the signal, that is, the potential.

임계 레벨이란, 펄스 비디오 신호 검출의 기준으로서 이용되는 기준 레벨을 의미하는 것이다. 즉, 비교기(13)로 입력되는 입력 펄스 비디오 신호와, 임계 레벨을 비교하여, 임계 레벨보다 높은 레벨의 펄스 비디오 신호의 경우에는 하이 디지털 신호(“1”)를 출력하고, 임계 레벨보다 낮거나 같은 펄스 비디오 신호의 경우에는 로우 디지털 신호(“0”)를 출력하여 펄스의 유무를 검출한다.The threshold level means a reference level used as a reference for pulse video signal detection. That is, the input pulse video signal input to the comparator 13 is compared with the threshold level, and in the case of the pulse video signal having a level higher than the threshold level, a high digital signal “1” is outputted, and lower than the threshold level. In the same pulse video signal, a low digital signal ("0") is output to detect the presence or absence of a pulse.

따라서, 도 1에 도시된 바와 같이 임계 레벨 데이터는 데이터 래치에 의해 동기되는 D/A컨버터(12)를 거쳐 아날로그 신호로서 출력되고, 이 출력 신호(임계 레벨)는 곧 비교기(13)의 반전 단자에 입력되어 비반전 단자에 입력되는 펄스 비디오 신호와의 레벨 비교를 통해 상술한 바와 같이 펄스의 유무를 검출하게 된다. Thus, as shown in Fig. 1, the threshold level data is output as an analog signal via the D / A converter 12 synchronized by the data latch, and this output signal (critical level) is soon the inverting terminal of the comparator 13 As described above, the presence or absence of a pulse is detected by comparing a level with a pulse video signal input to the non-inverting terminal.

도 2는 종래의 고정된 임계 레벨을 갖는 펄스 검출 회로를 설명하기 위해 도시한 도면이다. 2 is a diagram illustrating a conventional pulse detection circuit having a fixed threshold level.

상술한 바와 같이, 펄스 비디오 신호의 레벨과 임계 레벨을 비교하여 임계 레벨을 상회하는 펄스 비디오 신호가 입력되는 경우에 펄스 검출 회로는 이것을 정상적인 펄스 신호로 검출하게 된다(a). 그러나, 도 2에 나타난 바와 같이, 종래의 펄스 검출 회로는 임계 레벨이 고정되어 있어, 주변 환경의 변화에 따라 펄스 비디오 신호의 저위레벨이 임계 레벨보다 높은 경우 펄스를 검출하지 못한다(b).As described above, when a pulse video signal that exceeds the threshold level is input by comparing the level of the pulse video signal with the threshold level, the pulse detection circuit detects this as a normal pulse signal (a). However, as shown in FIG. 2, the conventional pulse detection circuit has a fixed threshold level, and thus, when the low level of the pulse video signal is higher than the threshold level according to the change of the surrounding environment, the pulse cannot be detected (b).

또한, 상술한 노이즈(noise)의 영향으로 발생되는 오버슈트(overshoot) 펄스는 임계 레벨보다 높은 신호 레벨을 가지므로 이를 정상적인 펄스 신호로 검출하게 되는 문제점이 있었다(c).In addition, since the overshoot pulse generated due to the influence of the noise has a signal level higher than the threshold level, there is a problem of detecting this as a normal pulse signal (c).

이하에서는 본 발명에 따른 임계 레벨 자동 설정 회로에 대한 설명을 개시한다.Hereinafter, a description will be given of a threshold level automatic setting circuit according to the present invention.

도 3은 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로가 임계 레벨을 설정하는 개념을 설명하기 위해 도시한 도면이다.FIG. 3 is a diagram illustrating a concept of setting a threshold level by a threshold level automatic setting circuit according to an exemplary embodiment of the present invention.

도 3을 참조하면, 입력 펄스 비디오 신호의 저위레벨(150) 및 고위레벨(250)과 임계 레벨(100, 200)이 도시되어 있다. 입력 펄스 비디오 신호가 미리 설정된 임계 레벨(100) 또는 임계 레벨(200)을 상회하는 경우에 펄스가 검출된다. 그러나, 임계 레벨(100 또는 200)이 고정된 값을 갖고 있으며, 상술한 바와 같이 주변 환경의 변화에 따라 펄스 비디오 신호의 저위레벨이 임계 레벨보다 높은 경우 펄스를 검출하지 못한다(도 2 참조).Referring to FIG. 3, a low level 150, a high level 250, and threshold levels 100, 200 of an input pulse video signal are shown. The pulse is detected when the input pulse video signal exceeds the preset threshold level 100 or threshold level 200. However, if the threshold level 100 or 200 has a fixed value and the low level of the pulse video signal is higher than the threshold level as described above, the pulse cannot be detected (see FIG. 2).

따라서, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로는 입력 펄스 비디오 신호의 저위레벨(150) 및 고위레벨(250)의 레벨 사이의 임의의 레벨 값으로 임계 레벨(300)을 설정한다. 바람직하게는 저위레벨(150) 및 고위레벨(250)의 중간 값 정도로 임계 레벨(300)을 설정할 수 있을 것이다. 이렇게 설정되는 임계 레벨(300)은 시스템이나 외부에서 인가되는 클럭(clock)신호의 매 주기마다 입력 펄스 비디오 신호의 레벨을 체크하여 임계 레벨을 변경하여 설정한다.Thus, the threshold level automatic setting circuit according to an embodiment of the present invention sets the threshold level 300 to an arbitrary level value between the low level 150 and the high level 250 of the input pulse video signal. Preferably, the threshold level 300 may be set to an intermediate value between the low level 150 and the high level 250. The threshold level 300 set as described above is set by changing the threshold level by checking the level of the input pulse video signal every cycle of the clock signal applied from the system or the outside.

이하에서는 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로의 작동에 대한 설명을 개시한다.Hereinafter, a description will be given of the operation of the threshold level automatic setting circuit according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로를 개략적으로 도시한 블록도이다.4 is a block diagram schematically illustrating a threshold level automatic setting circuit according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로(A)는 펄스 지연부(41), 비교 증폭부(42), 전압 분배부(43) 및 임계 레벨 세팅부(44)를 포함한다. Referring to FIG. 4, the threshold level automatic setting circuit A according to an exemplary embodiment of the present invention may include a pulse delay unit 41, a comparison amplifier 42, a voltage divider 43, and a threshold level setting unit 44. ).

펄스 지연부(41)는, 입력 펄스 비디오 신호가 입력되어 후술할 비교 증폭부(42)로 신호를 출력한다. 이 때, 상기 펄스 지연부(41)는 시스템 또는 외부로부터의 클럭 신호에 의해 트리거(trigger) 된다. 또한,펄스 지연부(41)를 통과하는 입력 펄스 비디오 신호는 시간 지연되어 비교 증폭부(42)에 입력된다.The pulse delay unit 41 receives an input pulse video signal and outputs the signal to the comparison amplifier 42 to be described later. At this time, the pulse delay unit 41 is triggered by a clock signal from the system or the outside. In addition, the input pulse video signal passing through the pulse delay unit 41 is delayed in time and input to the comparison amplifier 42.

한편, 전압 분배부(43)는, 입력되는 입력 펄스 비디오 신호를 분압하여 생성되는 제1 분전압을 출력하고 제1 분전압은 후술할 임계 레벨 세팅부(44)에 입력된다.Meanwhile, the voltage divider 43 outputs a first divided voltage generated by dividing the input pulse video signal, and the first divided voltage is input to the threshold level setting unit 44 which will be described later.

비교 증폭부(42)는, 상기 펄스 지연부(41)를 거쳐 시간 지연된 입력 펄스 비디오 신호와, 비교 증폭부(42)로 바이패스(bypass)되어 입력되는 입력 펄스 비디오 신호의 레벨 비교를 통해 출력 신호를 생성한다. 여기서 생성된 출력 신호는 후술할 임계 레벨 세팅부(44)의 트리거 신호가 된다.The comparison amplifier 42 outputs the level of the input pulse video signal delayed through the pulse delay unit 41 and the input pulse video signal bypassed and input to the comparison amplifier 42. Generate a signal. The output signal generated here becomes a trigger signal of the threshold level setting unit 44 to be described later.

임계 레벨 세팅부(44)는, 상기 전압 분배부(43)의 출력 신호를 입력신호로 하여 출력 신호를 생성하되 상술한 비교 증폭부(42)에서 출력되는 신호에 의해 트리거 된다.The threshold level setting unit 44 generates an output signal using the output signal of the voltage divider 43 as an input signal, but is triggered by the signal output from the comparison amplifier 42 described above.

따라서, 비교 증폭부(42)의 출력 신호에 동기되어 임계 레벨 세팅부(44)에서 출력되는 신호는 전압 분배부(43)에서 출력되는 제1 분전압으로서 이것이 새로운 임계 레벨이 된다. 그리고, 임계 레벨 세팅부는 제1 비교 증폭부의 출력 디지털 신호를 클럭(clock)신호로 하여, 클럭의 상승 엣지에서 그 때의 입력신호를 아날로그 신호로 출력하는 것인데, 여기서 임계 레벨 세팅부의 입력신호는 상기 제1 분전압을 디지털 신호로 출력한 신호이다. 따라서, 임계 레벨 세팅부는 클럭의 상승 엣지에서 입력되는 디지털 신호에 대응하는 아날로그 신호를 임계 레벨로 새롭게 설정하여 출력하고, 그 외의 경우에는 종전의 임계 레벨이 그대로 유지된다.Therefore, the signal output from the threshold level setting section 44 in synchronization with the output signal of the comparison amplifier 42 is the first divided voltage output from the voltage divider 43, which becomes a new threshold level. The threshold level setting unit outputs the input signal at the rising edge of the clock as an analog signal using the output digital signal of the first comparison amplifier as a clock signal. The first output voltage is a signal output as a digital signal. Accordingly, the threshold level setting unit newly sets and outputs an analog signal corresponding to the digital signal input at the rising edge of the clock to the threshold level, and otherwise maintains the previous threshold level.

다음으로, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 포함된 회로의 작동에 대한 설명을 개시한다.Next, a description will be given of the operation of the circuit including the pulse false detection prevention unit in the threshold level automatic setting circuit according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 구비된 모습을 도시한 블록도이다.FIG. 5 is a block diagram illustrating a state in which a pulse misdetection prevention unit is provided in a threshold level automatic setting circuit according to an exemplary embodiment of the present invention.

도 5를 참조하면, 펄스 오검출 방지부(B)는 제2 비교 증폭부(51), 제3 비교 증폭부(52), 시간 지연부(53) 및 레지스터부(54)를 포함한다. Referring to FIG. 5, the pulse misdetection prevention unit B includes a second comparison amplifier 51, a third comparison amplifier 52, a time delay 53, and a register 54.

제2 비교 증폭부(52)는, 임계 레벨 자동 설정 회로(A)로 입력되는 입력 펄스 비디오 신호와 임계 레벨 자동 설정 회로(A)를 거쳐 출력되는 임계 레벨을 입력신호로 하되, 임계 레벨을 기준으로 하여 입력 펄스 비디오 신호의 레벨이 높은 경우에 하이(“1”)디지털 신호를 출력하고 입력 펄스 비디오 신호의 레벨이 임계 레벨과 같거나 낮은 경우에는 로우(“0”)디지털 신호를 출력한다.The second comparison amplifier 52 uses the input pulse video signal input to the threshold level automatic setting circuit A and the threshold level output through the threshold level automatic setting circuit A as input signals, but the threshold level is referred to. In this case, a high (“1”) digital signal is output when the level of the input pulse video signal is high, and a low (“0”) digital signal is output when the level of the input pulse video signal is equal to or lower than the threshold level.

여기서 제2 비교 증폭부(51)로 입력되는 두 입력신호를 보면, 입력 펄스 비디오 신호는 바이패스 되어 바로 제2 비교 증폭부(51)로 입력되는 반면, 임계 레벨 신호는 임계 레벨 자동 설정 회로(A)를 경유하므로 시간 지연이 생긴다. 따라서 시간 지연을 보상하기 위해 제2 비교 증폭부(51)의 전단에 입력 버퍼부(C)를 형성하여, 입력 펄스 비디오 신호를 지연시키는 것이 바람직하다.Here, when the two input signals are input to the second comparison amplifier 51, the input pulse video signal is bypassed and immediately input to the second comparison amplifier 51, while the threshold level signal is automatically set by the threshold level automatic setting circuit ( There is a time delay by way of A). Therefore, in order to compensate for the time delay, it is preferable to form the input buffer unit C in front of the second comparison amplifier 51 to delay the input pulse video signal.

제3 비교 증폭부(53)는, 임계 레벨 자동 설정 회로(A)를 거쳐 출력되는 임계 레벨과 상술한 제2 비교 증폭부(52)로 입력되는 입력 펄스 비디오 신호를 분압하여 생성되는 제2 분전압을 입력신호로 하되, 임계 레벨을 기준으로 하여 제2 분전압의 레벨이 높은 경우에 하이(“1”)디지털 신호를 출력하고 입력 펄스 비디오 신호의 레벨이 임계 레벨과 같거나 낮은 경우에는 로우(“0”)디지털 신호를 출력한다.The third comparison amplifier 53 divides the threshold level output through the threshold level automatic setting circuit A and the input pulse video signal input to the second comparison amplifier 52 described above. The voltage is used as an input signal, but when the level of the second divided voltage is high based on the threshold level, a high (“1”) digital signal is output. When the level of the input pulse video signal is equal to or lower than the threshold level, ("0") Outputs a digital signal.

시간 지연부(53)는 제3 비교 증폭부(52)로부터 출력되는 디지털 신호가 후술할 레지스터부(54)의 트리거 신호로 바로 입력되는 것을 방지하기 위해 구비된다. The time delay unit 53 is provided to prevent a digital signal output from the third comparison amplifier 52 from being directly input as a trigger signal of the register unit 54 to be described later.

레지스터부(54)는 제2 비교 증폭부(51)의 출력 디지털 신호를 입력신호로 하여 출력 신호를 생성하되, 시간 지연부(53)의 출력 신호를 트리거 신호로 한다. 이 렇게 하여 레지스터부(54)로부터 출력되는 디지털 신호는 하이(“1”)또는 로우(“0”)디지털 신호로 검출되어 펄스의 유무를 판정할 수 있는 것이다.The register unit 54 generates an output signal using the output digital signal of the second comparison amplifier 51 as an input signal, but uses the output signal of the time delay unit 53 as a trigger signal. In this way, the digital signal output from the register section 54 is detected as a high (“1”) or low (“0”) digital signal, and thus the presence or absence of a pulse can be determined.

이하에서는 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 구비된 회로의 구체적인 작동 과정에 대한 설명을 개시한다. 이러한 설명에 의하여 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 대한 설명도 함께 개시된다.Hereinafter, a description will be given of a specific operation process of a circuit having a pulse false detection prevention unit in a threshold level automatic setting circuit according to an embodiment of the present invention. The description also discloses a description of the threshold level automatic setting circuit according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 구비되어 작동되는 과정을 설명하기 위한 회로도이다.6 is a circuit diagram illustrating a process in which a pulse false detection prevention unit is provided in an automatic threshold level setting circuit according to an embodiment of the present invention.

먼저 임계 레벨 자동 설정 회로의 작동을 설명하기 위해 도 6을 참조하면, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로(A)는 제1 A/D컨버터(61), 래치(62), 제1 D/A컨버터(63), 제1저항(R1), 제2 저항(R2), 제1 비교기(64), 제2 A/D컨버터(65) 및 제2 D/A컨버터(66)를 포함한다.First, referring to FIG. 6 to describe the operation of the threshold level automatic setting circuit, the threshold level automatic setting circuit A according to an embodiment of the present invention may include a first A / D converter 61, a latch 62, First D / A converter 63, first resistor R1, second resistor R2, first comparator 64, second A / D converter 65 and second D / A converter 66 It includes.

임계 레벨 자동 설정 회로(A)로 입력되는 입력 펄스 비디오 신호는 노드1(node 1)에서 분기되어 제1 비교기(64)의 비반전 단자의 입력신호로 바이패스 되는 신호와 제1 A/D컨버터(61)의 입력신호로 입력되는 신호로 분기된다. 여기서 노드1에서는 제1 버퍼(67)로 바이패스 되는 신호로도 분기되는데 설명의 편의를 위해 이는 후술하기로 한다.The input pulse video signal input to the threshold level automatic setting circuit A is branched at node 1 and bypassed to the input signal of the non-inverting terminal of the first comparator 64 and the first A / D converter. It branches to the signal input as the input signal of (61). Here, the node 1 also branches to a signal bypassed to the first buffer 67, which will be described later for convenience.

제1 A/D컨버터(61)는 상기 분기된 입력 펄스 비디오 신호를 디지털 신호로 변환하여 출력하는데 이때 시스템 또는 외부의 클럭 신호에 동기되어 앳지 트리거(edge trigger)로 동작된다.The first A / D converter 61 converts the branched input pulse video signal into a digital signal and outputs the digital signal. At this time, the first A / D converter 61 is operated as an edge trigger in synchronization with a system or external clock signal.

래치(62)는 제1 A/D컨버터(61)에서 출력되는 디지털 신호를 입력신호로 하여 이를 저장하되, 제1 A/D컨버터(61)와 마찬가지로 시스템 또는 외부의 클럭신호에 동기되어 앳지 트리거(edge trigger)로 동작된다.The latch 62 uses the digital signal output from the first A / D converter 61 as an input signal and stores the same, but like the first A / D converter 61, the latch is synchronized with the clock signal of the system or an external device. (edge trigger)

제1 D/A컨버터(63)는 래치(62)에서 저장되었다가 출력되는 디지털 신호를 입력신호로 하여 이를 입력 펄스 비디오 신호의 레벨값인 아날로그 신호로 출력하되, 상술한 래치(62), 제1 A/D컨버터(61)와 마찬가지로 시스템 또는 외부의 클럭신호에 동기되어 앳지 트리거(edge trigger)로 동작된다.The first D / A converter 63 outputs a digital signal stored in the latch 62 and output as an input signal, and outputs it as an analog signal which is a level value of the input pulse video signal. Like the 1 A / D converter 61, it is operated as an edge trigger in synchronization with a system or an external clock signal.

제1 비교기(64)는 노드1 으로부터 바이패스 되어 입력되는 입력 펄스 비디오 신호를 비반전 단자(+)의 입력신호로 하고, 제1 D/A컨버터(63)로부터 출력되는 아날로그 신호를 반전 단자(-)의 입력신호로 한다. 제1 비교기(64)는 이 두 신호의 레벨을 비교하여 출력을 생성하는데, 반전 단자에 입력되는 신호를 기준으로 하여 비반전 단자에 입력되는 신호의 레벨과 비교하여 이를 디지털 신호로 출력한다. 제1 비교기(64)에서 디지털 신호를 출력하는 방법에 대한 설명은 상술한 바로 갈음한다.The first comparator 64 uses the input pulse video signal bypassed from the node 1 as an input signal of the non-inverting terminal (+), and converts the analog signal output from the first D / A converter 63 into an inverting terminal ( The input signal is-). The first comparator 64 compares the levels of the two signals to generate an output. The first comparator 64 compares the level of the signal input to the non-inverting terminal with respect to the signal input to the inverting terminal and outputs the digital signal. The description of the method of outputting the digital signal from the first comparator 64 is immediately replaced with the above description.

한편, 노드2에서는 입력 펄스 비디오 신호가 접지와 직렬 연결된 제1 저항(R1)및 제2 저항(R2)측으로 분기된다. 노드3에서는 입력 펄스 비디오 신호가 제1 저항(R1)및 제2 저항(R2)에 의해 분압되어 제1 분전압을 형성하는데, 제1 분전압은 입력 펄스 비디오 신호 레벨의 (R2/(R1+R2)) 해당비 만큼이 된다. 따라서, 제1 저항(R1)과 제2 저항(R2)이 같은 값을 갖도록 설정하는 경우 제1 분전압은 입력 펄스 비디오 신호 레벨의 반값을 갖게 된다.On the other hand, at node 2, the input pulse video signal branches to the first resistor R1 and the second resistor R2 connected in series with ground. At node 3, the input pulse video signal is divided by the first resistor R1 and the second resistor R2 to form a first divided voltage, the first divided voltage being equal to (R2 / (R1 +) of the input pulse video signal level. R2)) as much as the ratio. Therefore, when the first resistor R1 and the second resistor R2 are set to have the same value, the first divided voltage has a half value of the input pulse video signal level.

제2 A/D컨버터(65)는 상기 제1 분전압을 입력신호로 하여 이를 디지털 신호로 변환하여 출력하되, 시스템 또는 외부의 클럭 신호에 동기되어 앳지 트리거(edge trigger)로 동작된다.The second A / D converter 65 converts the first divided voltage into an input signal and converts it into a digital signal and outputs the digital signal. The second A / D converter 65 operates as an edge trigger in synchronization with a system or external clock signal.

제2 D/A컨버터(66)는 제2 A/D컨버터(65)의 출력 디지털 신호를 아날로그 신호로 변환하여 출력하는 것으로, 제1 비교기(64)에서 출력되는 디지털 신호에 의해 트리거 된다. 즉, 제1 비교기(64)의 출력 디지털 신호가 하이 디지털 신호(“1”)이면 제2 D/A컨버터(66)는 상기 제1 분전압을 출력하게 되고 이것이 새로운 임계 레벨이 된다. 반면, 제1 비교기(64)의 출력 디지털 신호가 로우 디지털 신호(“0”)이면 제2 D/A컨버터(66)는 기존의 제1 분전압을 출력하여 기존의 임계 레벨 값을 유지한다.The second D / A converter 66 converts the output digital signal of the second A / D converter 65 into an analog signal and outputs the analog signal. The second D / A converter 66 is triggered by the digital signal output from the first comparator 64. That is, if the output digital signal of the first comparator 64 is the high digital signal "1", the second D / A converter 66 outputs the first divided voltage, which becomes a new threshold level. On the other hand, if the output digital signal of the first comparator 64 is a low digital signal "0", the second D / A converter 66 outputs the existing first divided voltage to maintain the existing threshold level value.

다음으로 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 구비된 회로의 작동 과정에 대한 설명을 개시한다.Next, a description will be given of an operation process of a circuit having a pulse false detection prevention unit in a threshold level automatic setting circuit according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로(A)에 펄스 오검출 방지부(B)가 더 구비되어 있다.Referring to FIG. 6, a pulse misdetection prevention unit B is further provided in a threshold level automatic setting circuit A according to an embodiment of the present invention.

따라서, 임계 레벨 자동 설정 회로(A)에 대한 설명은 상술한 바로 갈음하고, 이하에서는 펄스 오검출 방지부(B)에 관해서 설명을 개시한다.Therefore, the description of the threshold level automatic setting circuit A is replaced with the above description, and the description of the pulse misdetection prevention section B will be described below.

펄스 오검출 방지부(B)는 제2 비교기(68), 제3 비교기(69), 제3 저항(R3), 제4 저항(R4), 제1 버퍼(67), 제2 버퍼(70) 및 D-플립플롭(D-flipflop, 71)을 포함한다. The pulse misdetection prevention unit B includes a second comparator 68, a third comparator 69, a third resistor R3, a fourth resistor R4, a first buffer 67, and a second buffer 70. And D-flip flops (D-flipflop, 71).

제1 버퍼(67)는 후술할 제2 비교기(68)의 전단에 구비되어 제2 비교기(68)의 비반전 단자(+)에 입력 펄스 비디오 신호가 지연 되도록 한다. 이것은 상술한 바와 같이 임계 레벨 자동 설정 회로(A)를 경유하여 새롭게 설정된 임계 레벨이 후술할 제2 비교기(68) 및 제3 비교기(69)의 반전 단자(-)에 기준 레벨로서 입력되기 때문에 임계 레벨 자동 설정 회로(A)에서 지연되는 시간을 보상하기 위한 것이다.The first buffer 67 is provided in front of the second comparator 68 to be described later to delay the input pulse video signal to the non-inverting terminal (+) of the second comparator 68. This is because the threshold level newly set via the threshold level automatic setting circuit A is input as the reference level to the inverting terminals (-) of the second comparator 68 and the third comparator 69, which will be described later, as described above. This is to compensate for the delay time in the level automatic setting circuit (A).

제 2 비교기(68)는 제1 버퍼(67)에서 출력되는 입력 펄스 비디오 신호를 비반전 단자(+)의 입력신호로 하고, 상술한 임계 레벨 자동 설정 회로(A)의 제2 D/A컨버터(66)의 출력 신호(임계 레벨)를 반전 단자(-)의 입력신호로 하여 반전 단자(-)에 입력되는 임계 레벨을 기준으로 하여 비반전 단자(+)에 입력되는 입력 펄스 비디오 신호의 레벨을 비교하여 디지털 신호를 출력한다. 여기서 출력되는 디지털 신호의 값에 대한 설명은 상술한 제1 비교기(64)에 대한 설명과 같으므로 생략한다.The second comparator 68 uses the input pulse video signal output from the first buffer 67 as the input signal of the non-inverting terminal (+), and the second D / A converter of the threshold level automatic setting circuit A described above. The level of the input pulse video signal input to the non-inverting terminal (+) based on the threshold level input to the inverting terminal (-) with the output signal (threshold level) of 66 as the input signal of the inverting terminal (-). Compare and output the digital signal. The description of the value of the digital signal output here is the same as the description of the first comparator 64 described above and will be omitted.

한편, 제3 비교기(69)는 제2 D/A컨버터(66)의 출력 신호(임계 레벨)를 반전 단자(-)의 입력신호로 하고, 제1 버퍼(67)로부터 출력되는 입력 펄스 비디오 신호를 비반전 단자(+)의 입력신호로 한다. 따라서, 제3 비교기(69)는 입력 펄스 비디오 신호와 임계 레벨을 비교하여 출력 디지털 신호를 생성하는데 제3 비교기(69)의 작동 원리는 제1 비교기(64) 및 제2 비교기(68)와 같으므로 설명을 생략한다.On the other hand, the third comparator 69 uses the output signal (threshold level) of the second D / A converter 66 as the input signal of the inverting terminal (-), and the input pulse video signal output from the first buffer 67. Is the input signal of the non-inverting terminal (+). Accordingly, the third comparator 69 compares the input pulse video signal with a threshold level to produce an output digital signal. The operating principle of the third comparator 69 is the same as that of the first comparator 64 and the second comparator 68. Therefore, explanation is omitted.

제2 버퍼(70)는 제3 비교기(69)에서 출력되는 디지털 신호를 시간 지연하는 기능을 하는 것으로 이에 대한 상세한 설명은 후술하기로 한다.The second buffer 70 has a function of time delaying the digital signal output from the third comparator 69, which will be described later.

D-플립플롭(71)은 인가된 데이터의 상태를 저장하고, 데이터가 변하기 전까지 정보를 유지하기 위해 설계된 클럭화 된 플립플롭이다. 즉, 클럭이 로우(“0”) 신호이면, D-플립플롭에 입력되는 디지털 신호가 어떤 값을 갖더라도 D-플립플롭의 출력은 변하지 않는다. 반면, 클럭이 하이(“1”)신호이면, D-플립플롭의 출력은 입력되는 디지털 신호와 같다. 본 발명에서 D-플립플롭(71)은 클리어(clear) 동작을 할 수 있는 클리어 단자(CLR)를 구비한다. 즉 D-플립플롭(71)은 저 레벨활성(active-low)에서 클리어 작동 하는 것으로 클리어 단자(CLR)에 로우 디지털 신호(“0”)이 가해지면 D-플립플롭(71)의 출력은 로우 디지털 신호(“0”)으로 리셋(reset) 될 것이며 이것은 클럭 신호나 입력신호(D)에 우선한다. 즉, 클리어 단자(CLR)에 로우 디지털 신호(“0”)가 가해지면 클럭 신호나 입력신호(D)에 상관없이 D-플립플롭(71)은 리셋된다. 반면 클리어 단자에 하이 디지털 신호(“1”)이 가해지면, D-플립플롭(71)은 클럭 신호와 입력신호(D)에 의해 결정되는데 클럭 신호가 상승 앳지 일때의 입력신호(D)를 출력한다.D-flip-flop 71 is a clocked flip-flop designed to store the state of the applied data and retain information until the data changes. That is, if the clock is a low (“0”) signal, the output of the D-flip-flop does not change no matter what value the digital signal input to the D-flip-flop has. On the other hand, if the clock is a high (“1”) signal, then the output of the D-flip-flop is the same as the input digital signal. In the present invention, the D-flip flop 71 has a clear terminal CLR capable of performing a clear operation. That is, the D-flip flop 71 is cleared at low level active. When the low digital signal “0” is applied to the clear terminal CLR, the output of the D-flop flop 71 is low. It will be reset to the digital signal "0" which takes precedence over the clock signal or the input signal D. That is, when the low digital signal "0" is applied to the clear terminal CLR, the D-flip flop 71 is reset regardless of the clock signal or the input signal D. On the other hand, when a high digital signal ("1") is applied to the clear terminal, the D-flip-flop 71 is determined by the clock signal and the input signal D, and outputs the input signal D when the clock signal is at the rising edge. do.

본 발명에서는 제2 비교기(68)의 출력 신호를 노드10에서 분기하여 입력신호(D)와 클리어 단자(CLR)의 구동 신호로 하며, 제2 버퍼(70)로부터 출력되는 신호를 클럭 신호로 하여 D-플립플롭(71)이 작동된다.In the present invention, the output signal of the second comparator 68 is branched at the node 10 to be a driving signal of the input signal D and the clear terminal CLR, and the signal output from the second buffer 70 is a clock signal. D-flip flop 71 is activated.

이를 이용하여, 본 발명은 펄스 오검출 방지부(B)의 D-플립플롭(71)에서 출력되는 최종 신호는 검출하고자 하는 정상적인 펄스 신호만을 검출하는 것이다.By using this, in the present invention, the final signal output from the D-flip flop 71 of the pulse misdetection prevention unit B detects only a normal pulse signal to be detected.

보다 구체적으로 펄스 오검출 방지부(B)의 작동 원리에 대해 도 6을 참조하여 설명한다.More specifically, the operation principle of the pulse misdetection prevention unit B will be described with reference to FIG. 6.

제2비교기(68)의 비반전 단자에 입력되는 입력 펄스 비디오 신호가 고위레벨인 경우에는 반전 단자에 입력되는 임계 레벨보다 높은 레벨이므로 제2 비교기의 출력은 하이 디지털 신호(“1”)이다. 상기 디지털 신호는 노드10에서 분기되어 D-플립플롭(71)의 입력신호(D)와 클리어 단자(CLR)의 구동 신호가 된다. 따라서, 이 경우에는 클리어 신호가 1이므로 입력신호(D)와 클럭 신호에 의해 출력 값이 결정된다. 한편, 제3 비교기(69)도 제2 비교기(68)과 마찬가지로 하이 디지털 신호(“1”)가 출력되며, 이것은 제2 버퍼(70)에서 지연되어 D-플립플롭(71)의 클럭 신호로 인가된다. 따라서, 클럭 신호의 상승 앳지에서 D-플립플롭(71)의 출력신호는 1로 나타난다.When the input pulse video signal input to the non-inverting terminal of the second comparator 68 is at a high level, the output of the second comparator is a high digital signal (“1”) because it is higher than the threshold level input to the inverting terminal. The digital signal is branched at the node 10 to become the driving signal of the input signal D of the D-flop flop 71 and the clear terminal CLR. Therefore, in this case, since the clear signal is 1, the output value is determined by the input signal D and the clock signal. On the other hand, the third comparator 69 also outputs the high digital signal “1” similarly to the second comparator 68, which is delayed in the second buffer 70 to the clock signal of the D-flip-flop 71. Is approved. Therefore, at the rising edge of the clock signal, the output signal of the D-flip flop 71 is represented by one.

반면, 제2비교기(68)의 비반전 단자에 입력되는 입력 펄스 비디오 신호가 저위레벨인 경우에는 제2 비교기의 출력은 로우 디지털 신호(“0”)이고 상기 디지털 신호는 노드10에서 분기되어 D-플립플롭(71)의 입력신호(D)와 클리어 단자(CLR)의 구동 신호가 된다. 따라서, 이 경우에는 클리어 신호가 0이므로 입력신호(D)와 클럭 신호에 의해 영향받지 않고 D-플립플롭(71)의 출력신호는 0으로 나타난다.On the other hand, when the input pulse video signal input to the non-inverting terminal of the second comparator 68 is at the low level, the output of the second comparator is a low digital signal (“0”) and the digital signal is branched at node 10 to D. It becomes the drive signal of the input signal D of the flip-flop 71, and the clear terminal CLR. Therefore, in this case, since the clear signal is 0, the output signal of the D-flop flop 71 is represented by 0 without being affected by the input signal D and the clock signal.

제2 비교기(68)에 오버슈트 펄스가 인가된 경우에는 임계 레벨보다 높은 레벨이므로 제2 비교기의 출력은 하이 디지털 신호(“1”)이다. 상기 디지털 신호는 노드10에서 분기되어 D-플립플롭(71)의 입력신호(D)와 클리어 단자(CLR)의 구동 신호가 된다. 따라서, 이 경우에는 클리어 신호가 1이므로 입력신호(D)와 클럭 신호에 의해 출력 값이 결정된다. 한편, 제3 비교기(69)도 제2 비교기(68)과 마찬가지로 하이 디지털 신호(“1”)가 출력되며, 이것은 제2 버퍼(70)에서 지연되어 D-플립플롭(71)의 클럭 신호로 인가된다. 그러나 제2 버퍼(70)에 의해서 오버슈트 펄스에 의한 제3 비교기(69)의 출력 신호 1은 바로 D-플립플롭(71)에 클럭 상승 앳지로 인가되지 못하므로 오버슈트 펄스는 D-플립플롭(71)에서 출력신호 1을 생성하지 못한다.When the overshoot pulse is applied to the second comparator 68, the output of the second comparator is a high digital signal (“1”) because the level is higher than the threshold level. The digital signal is branched at the node 10 to become the driving signal of the input signal D of the D-flop flop 71 and the clear terminal CLR. Therefore, in this case, since the clear signal is 1, the output value is determined by the input signal D and the clock signal. On the other hand, the third comparator 69 also outputs the high digital signal “1” similarly to the second comparator 68, which is delayed in the second buffer 70 to the clock signal of the D-flip-flop 71. Is approved. However, since the output signal 1 of the third comparator 69 due to the overshoot pulse is not directly applied to the D-flip flop 71 by the second buffer 70, the overshoot pulse is a D-flip flop. In 71, the output signal 1 cannot be generated.

이하에서는 본 발명의 다른 실시예를 도 6을 참조하여 설명하기로 한다.Hereinafter, another embodiment of the present invention will be described with reference to FIG. 6.

본 발명의 다른 실시예는 펄스 오검출 방지부(B)의 제3 비교기(69)의 비반전 단자에 입력되는 입력 펄스 비디오 신호를 분압한 임계 레벨 자동 설정 회로이다.Another embodiment of the present invention is a threshold level automatic setting circuit which divides an input pulse video signal input to a non-inverting terminal of the third comparator 69 of the pulse misdetection prevention unit B. FIG.

도 6에 도시된 바와 같이 노드9에서 분기되는 입력 펄스 비디오 신호는 접지(ground)에 직렬 연결된 제3 저항(R3) 및 제4 저항(R4)에 의해 분압된다. 즉, 노드7에서의 입력 펄스 비디오 신호의 레벨은 (R3/(R3+R4))해당비 만큼이 된다. 이렇게 제3 비교기(69)의 비반전 단자에 입력되는 입력 펄스 비디오 신호의 레벨을 조절하여 임계 레벨을 상회하는 모든 입력 펄스 비디오 신호를 정상적인 펄스 신호로 검출하는 것이 아니라 임계 레벨을 상회하는 입력 펄스 비디오 신호라도 임의의 한계값을 넘어서지 못하는 것은 정상적인 펄스 신호로서 검출하지 않을 수 있다. As shown in FIG. 6, the input pulse video signal branching at node 9 is divided by a third resistor R3 and a fourth resistor R4 connected in series to ground. That is, the level of the input pulse video signal at node 7 is (R3 / (R3 + R4)) corresponding ratio. Thus, by adjusting the level of the input pulse video signal input to the non-inverting terminal of the third comparator 69, not all the input pulse video signals that exceed the threshold level are detected as normal pulse signals, but rather than the threshold level. Any signal not exceeding any threshold may not be detected as a normal pulse signal.

이것은 제3 비교기(69)의 반전 단자에 인가되는 임계 레벨을 하한 값으로 비반전 단자에 인가되는 입력 펄스 비디오 신호의 레벨의 (R3/(R3+R4))해당비 만큼을 임계 레벨의 상한 값으로 설정하게 되어 입력 펄스 비디오 신호가 임계 레벨의 하한값을 상회하나 임계레벨의 상한값에 이르지 못하는 경우에는 정상 펄스로 검출되지 않게 하는 것이다.This is the lower limit of the threshold level applied to the inverting terminal of the third comparator 69, and the ratio of the level of the input pulse video signal applied to the non-inverting terminal is (R3 / (R3 + R4)) corresponding to the upper limit of the threshold level. If the input pulse video signal exceeds the lower limit of the threshold level but does not reach the upper limit of the threshold level, the input pulse video signal is not detected as a normal pulse.

즉, 입력 펄스 비디오 신호가 제2 비교기(68)의 반전 단자에 인가되는 임계 레벨을 상회하는 경우 제2 비교기의 출력은 1로 나타난다. 그러나 제3 비교기(69)의 비반전 단자에 인가되는 입력 펄스 비디오 신호 레벨의 (R3/(R3+R4))해당비 만 큼의 레벨이, 반전 단자에 인가되는 임계 레벨에 미치지 못하는 경우에는 제3 비교기(69)의 출력은 0으로서 D-플립플롭(71)의 클럭 단자에 클럭 상승 앳지로 입력되지 않으므로 정상적인 펄스로 검출되지 않는 것이다.That is, when the input pulse video signal exceeds the threshold level applied to the inverting terminal of the second comparator 68, the output of the second comparator is represented by one. However, if the level equal to (R3 / (R3 + R4)) of the input pulse video signal level applied to the non-inverting terminal of the third comparator 69 does not reach the threshold level applied to the inverting terminal, Since the output of the three comparator 69 is 0, it is not inputted to the clock terminal of the D-flip-flop 71 as the clock rising edge, so that it is not detected as a normal pulse.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다. As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above-described embodiments, which can be variously modified and modified by those skilled in the art to which the present invention pertains. Modifications are possible. Accordingly, the spirit of the invention should be understood only by the claims set forth below, and all equivalent or equivalent modifications thereof fall within the scope of the spirit of the invention.

도 1은 종래의 펄스 검출 회로를 도시한 회로도,1 is a circuit diagram showing a conventional pulse detection circuit,

도 2는 종래의 고정된 임계 레벨을 갖는 펄스 검출 회로를 설명하기 위해 도시한 도면,2 is a diagram illustrating a conventional pulse detection circuit having a fixed threshold level;

도 3은 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로가 임계 레벨을 설정하는 개념을 설명하기 위해 도시한 도면,3 is a diagram for explaining a concept of setting a threshold level by a threshold level automatic setting circuit according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로를 개략적으로 도시한 블록도,4 is a block diagram schematically illustrating a threshold level automatic setting circuit according to an embodiment of the present invention;

도 5는 본 발명의 일 실시예에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 구비된 모습을 도시한 블록도,FIG. 5 is a block diagram illustrating a state in which a pulse false detection prevention unit is provided in a threshold level automatic setting circuit according to an embodiment of the present invention; FIG.

도 6은 본 발명에 따른 임계 레벨 자동 설정 회로에 펄스 오검출 방지부가 구비되어 작동되는 과정을 설명하기 위한 회로도이다.6 is a circuit diagram illustrating a process in which a pulse false detection prevention unit is provided in an automatic threshold level setting circuit according to the present invention.

Claims (13)

펄스 비디오 신호 검출의 기준으로서 이용되는 임계 레벨을 설정하는 임계 레벨 자동 설정 회로에 있어서,A threshold level automatic setting circuit for setting a threshold level used as a reference for pulse video signal detection, 상기 회로로 입력되는 입력 펄스 비디오 신호를 지연시켜 지연 신호를 생성하는 펄스 지연부; A pulse delay unit generating a delay signal by delaying an input pulse video signal input to the circuit; 상기 입력 펄스 비디오 신호의 레벨과 상기 지연 신호의 레벨을 비교하여 비교결과를 출력하는 제1 비교 증폭부; 및A first comparison amplifier comparing the level of the input pulse video signal with the level of the delay signal and outputting a comparison result; And 상기 입력 펄스 비디오 신호의 레벨을 분압하여 임계 레벨로 출력하되, 상기 제1 비교 증폭부의 출력신호에 의해 트리거(trigger) 되는 임계 레벨 세팅부;를 포함하는 임계 레벨 자동 설정 회로.And a threshold level setting unit for dividing the level of the input pulse video signal and outputting the threshold pulse level at a threshold level, the trigger being triggered by an output signal of the first comparison amplifier. 제1항에 있어서,The method of claim 1, 상기 임계 레벨 자동 설정 회로는 상기 입력 펄스 비디오 신호를 분압하여 생성되는 제1 분전압을 상기 임계 레벨 세팅부의 입력 신호로 인가하는 전압 분배부를 포함하는 것을 특징으로 하는 임계 레벨 자동 설정 회로.And the threshold level automatic setting circuit includes a voltage divider configured to apply a first divided voltage generated by dividing the input pulse video signal as an input signal of the threshold level setting unit. 제1항에 있어서,The method of claim 1, 상기 펄스 지연부는, 상기 입력 펄스 비디오 신호를 디지털 신호로 전환하는 제1 A/D컨버터; The pulse delay unit may include: a first A / D converter for converting the input pulse video signal into a digital signal; 상기 디지털 신호를 저장하는 래치부; 및A latch unit for storing the digital signal; And 상기 래치부에서 출력되는 상기 디지털 신호를 아날로그 신호로 출력하는 제1 D/A컨버터;를 포함하되 상기 제1 A/D컨버터, 래치부, 및 제1 D/A컨버터는 클럭(clock)신호에 의해 트리거 되는 것을 특징으로 하는 임계 레벨 자동 설정 회로.A first D / A converter configured to output the digital signal output from the latch unit as an analog signal, wherein the first A / D converter, the latch unit, and the first D / A converter are connected to a clock signal. Threshold level automatic setting circuit, characterized in that triggered by. 제1항에 있어서,The method of claim 1, 상기 임계 레벨 세팅부는 상기 임계 레벨을 상기 입력 펄스 비디오 신호의 레벨의 중간값으로 출력하는 것을 특징으로 하는 임계 레벨 자동 설정 회로.And the threshold level setting unit outputs the threshold level as an intermediate value of the level of the input pulse video signal. 제2항에 있어서,3. The method of claim 2, 상기 전압 분배부는, 상기 제1 분전압을 디지털 신호로 전환하는 제2 A/D컨버터를 구비하되, 상기 제2 A/D컨버터는 클럭(clock)신호에 의해 트리거 되는 것을 특징으로 하는 임계 레벨 자동 설정 회로.The voltage divider includes a second A / D converter for converting the first divided voltage into a digital signal, wherein the second A / D converter is triggered by a clock signal. Setting circuit. 펄스 비디오 신호 검출의 기준으로서 이용되는 임계 레벨을 설정하는 임계 레벨 자동 설정 회로에 있어서,A threshold level automatic setting circuit for setting a threshold level used as a reference for pulse video signal detection, 상기 회로로 입력되는 입력 펄스 비디오 신호를 지연시켜 지연 신호를 생성하는 펄스 지연부; A pulse delay unit generating a delay signal by delaying an input pulse video signal input to the circuit; 상기 입력 펄스 비디오 신호의 레벨과 상기 지연 신호의 레벨을 비교하여 비교결과를 출력하는 제1 비교 증폭부;A first comparison amplifier comparing the level of the input pulse video signal with the level of the delay signal and outputting a comparison result; 상기 입력 펄스 비디오 신호의 레벨을 분압하여 임계 레벨로 출력하되, 상기 제1 비교 증폭부의 출력신호에 의해 트리거(trigger) 되는 임계 레벨 세팅부; 및A threshold level setting unit for dividing the level of the input pulse video signal to output a threshold level, the trigger being triggered by an output signal of the first comparison amplifier; And 상기 임계 레벨 세팅부에서 추력되는 임계 레벨을 기준 레벨로 하여 상기 입력 펄스 비디오 신호를 검출하되, 오버슈트(overshoot)된 신호의 검출을 억제하는 펄스 오검출 방지부;를 포함하는 임계 레벨 자동 설정 회로.A threshold level automatic setting circuit including a pulse misdetection prevention unit configured to detect the input pulse video signal while suppressing detection of an overshoot signal by using the threshold level thrusted by the threshold level setting unit as a reference level; . 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274273A (en) 1992-01-31 1993-12-28 Sperry Marine Inc. Method and apparatus for establishing a threshold with the use of a delay line
KR100662926B1 (en) 1999-05-06 2006-12-28 에스케이 텔레콤주식회사 Apparatus for detecting the state of a transmission signal level and a reception signal level

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