KR101072379B1 - Method of lift-off and fabricating array substrate for liquid crystal display device using the same - Google Patents
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Abstract
본 발명은 리프트 오프 방법 및 이를 이용한 액정표시장치용 어레이 기판의 제조방법에 관한 것으로, 자세하게는 대면적 패턴에 대한 리프트 오프 공정 특성을 향상시키고자 한다.The present invention relates to a lift-off method and a manufacturing method of an array substrate for a liquid crystal display device using the same, and more particularly, to improve a lift-off process characteristic for a large area pattern.
이를 위해, 본 발명에서는 대면적 패턴에 대하여 리프트 오프 공정에 이용되는 스트리퍼의 원활한 침투를 위한 홈 패턴을 형성함으로써, 리프트 오프 공정 후 잔류한 포토레지스트 패턴 등에 의한 불량을 방지하고자 한다.To this end, the present invention is to form a groove pattern for the smooth penetration of the stripper used in the lift-off process for the large area pattern, to prevent defects due to the photoresist pattern remaining after the lift-off process.
또한, 본 발명에서는 포토레지스트 패턴 상부에 저온 증착이 가능한 스퍼터링법으로 리프트 오프 공정의 대상 물질층을 증착함으로써, 포토레지스트 패턴에 대한 손상을 방지하여, 리프트 오프 공정 특성과 액정표시장치의 품질을 향상시킬 수 있다.In addition, in the present invention, by depositing the target material layer of the lift-off process by sputtering method capable of low temperature deposition on the photoresist pattern, damage to the photoresist pattern is prevented, thereby improving the lift-off process characteristics and the quality of the liquid crystal display device. You can.
Description
본 발명은 액정표시장치에 관한 것으로, 자세하게는 대면적 포토레지스트 패턴이 포함된 리프트오프 방법 및 이를 이용한 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a lift-off method including a large area photoresist pattern and a method of manufacturing an array substrate for a liquid crystal display device using the same.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.Generally, the driving principle of a liquid crystal display device utilizes the optical anisotropy and polarization properties of a liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.Currently, an active matrix liquid crystal display (AM-LCD) in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner has been attracting the most attention because of its excellent resolution and ability to implement video.
이하, 첨부한 도면을 참조하여 종래의 액정표시장치에 대해 설명하도록 한다.Hereinafter, a conventional liquid crystal display device will be described with reference to the accompanying drawings.
도 1은 종래의 액정표시장치용 어레이 기판을 나타낸 평면도로, 화소 전극과 공통 전극이 동일한 평면 상에 형성된 횡전계 방식 액정표시장치용 어레이 기판에 관한 것이다.1 is a plan view showing a conventional array substrate for a liquid crystal display device, and relates to a transverse electric field type liquid crystal display device array substrate in which a pixel electrode and a common electrode are formed on the same plane.
도시한 바와 같이, 종래의 액정표시장치용 어레이 기판(10)은 표시 영역(DR)과 비표시 영역(NDR)으로 구분되며, 상기 표시 영역(DR)은 액정 분자(미도시)의 배열변화를 통해 원하는 화상을 실제로 표시하는 부분이다.As illustrated, a
이때, 상기 어레이 기판(10) 상에는 다수의 게이트 배선(20)과 데이터 배선(30)이 종횡으로 교차하여 매트릭스 형태로 화소를 정의한다. 또한, 상기 게이트 배선(20)과 평행하게 이격된 다수의 공통 배선(50)은 비표시 영역(NDR)에 대응된 공통 연결배선(70)을 통해 공통 신호를 인가받게 된다.In this case, the plurality of
이때, 상기 비표시 영역(NDR)에 대응된 상기 공통 연결배선(70)은 상기 게이트 배선(20)과 동일층에서 형성될 경우 쇼트가 발생되므로, 상기 공통 연결배선(70)은 상기 데이터 배선(30)과 동일층에 형성하고, 상기 공통 배선(50)과는 다수의 공통 콘택홀(CMH)을 통해 연결되도록 구성한다.In this case, when the
그리고, 이들 각 화소에는 화소 전극(미도시)과 공통 전극(미도시)이 일대일 대응하고, 상기 게이트 배선(20)과 데이터 배선(30)의 교차점에는 게이트 배선(20) 에서 연장된 게이트 전극(미도시)과, 데이터 배선(30)에서 연장된 소스 전극(미도시)과, 상기 소스 전극(미도시)과 이격된 드레인 전극(미도시)을 포함하는 박막트랜지스터(T)가 구성된다.A pixel electrode (not shown) and a common electrode (not shown) correspond to each of these pixels one-to-one, and a gate electrode extending from the
상기 다수의 게이트 배선(20)과 데이터 배선(30)의 일 끝단에는 다수의 게이트 패드 전극(42)과 데이터 패드 전극(44)이 각각 구성된다. 이때, 상기 게이트 및 데이터 패드 전극(42, 44)은 게이트 및 데이터 TCP(tape carrier package, 미도시)를 통해 게이트 및 데이터 구동부(미도시)에 각각 실장된다.A plurality of
또한, 도면으로 상세히 제시하지는 않았지만, 상기 비표시 영역(NDR)에 대응하여 정전기의 발생을 방지하기 위한 정전기 방지 회로배선(미도시) 및 다양한 신호 배선을 더욱 포함할 수 있다.Although not shown in detail in the drawings, an antistatic circuit wiring (not shown) and various signal wirings may be further included to prevent the generation of static electricity corresponding to the non-display area NDR.
이때, 상기 공통 연결배선(70)은 공통신호 발생부(미도시)로부터의 공통 신호를 표시 영역(DR)에 대응된 다수의 공통 배선(50)으로 전송하는 역할을 하는 바, 상기 공통 연결배선(70)은 표시 영역(DR)으로 다수개 분기된 공통 배선(50)에 비해 대면적으로 구성되는 것이 일반적이다.In this case, the
그러나, 전술한 공통 연결배선(70)을 포함하는 각종 신호 배선{게이트 및 데이터 패드 전극(42, 44), 정전기 방지 회로배선(미도시), 쇼트 유무를 판별하기 위한 MPS(Multi Pattern Search) 배선 및 더미 배선(미도시) 등}들은 3 마스크 공정의 핵심 공정이라 할 수 있는 리프트 오프 공정 시, 대면적으로 설계된 각종 신호 배선들의 중앙부분으로까지 스트리퍼의 침투가 용이하게 이루어지지 않아 마스크 공정 수를 줄이는 데 걸림돌로 작용하고 있다.However, various signal wirings including the aforementioned common connection wiring 70 (gate and
이에 대해, 이하 첨부한 도면을 참조하여 상세히 설명하도록 한다.This will be described in detail with reference to the accompanying drawings.
도 2는 도 1의 A 부분을 확대한 평면도이고, 도 3a 내지 도 3c는 도 2의 III-III 선을 따라 절단한 부분의 제조 공정을 보여주는 단면도이다. 도 2 및 도 3a 내지 도 3c에서 공통연결배선을 보여주고 있지만, 이는 일례에 불과하며, 상기한 문제점들은 비표시영역에 형성되는 게이트 패드 전극, 데이터 패드 전극, 정전기 방지 회로배선, MPS배선, 더미 배선 등 각종 신호 배선 및 금속 패턴에 발생하게 된다. 이하, 상기한 신호 배선 및 금속 패턴을 통칭하여, 배선이라 칭한다.2 is an enlarged plan view of a portion A of FIG. 1, and FIGS. 3A to 3C are cross-sectional views illustrating a manufacturing process of a portion cut along the line III-III of FIG. 2. 2 and 3A to 3C show a common connection wiring, but this is only an example, and the above problems are the gate pad electrode, the data pad electrode, the antistatic circuit wiring, the MPS wiring, and the dummy formed in the non-display area. It occurs in various signal wirings and metal patterns such as wiring. Hereinafter, the above-mentioned signal wiring and metal pattern are collectively called wiring.
도 2에 도시한 바와 같이, 리프트오프 공정이 진행된 배선(70)의 경우, 배선의 가장자리부(D, E)에서는 리프트오프 공정에 이용되는 스트리퍼의 침투가 용이하기 때문에, 감광패턴이 모두 제거된 상태가 된다. 그러나, 스트리퍼가 배선(70)의 중앙부(F)로 침투되기는 어려우며, 따라서 리프트오프 공정 후에 감광패턴 및 그 상부로 적층된 물질층이 완전히 제거되지 않고 남게 되며, 이는 추후 공정 불량을 야기하거나 또는 직접적으로 표시품질에 영향을 미치게 된다. 이는 배선(70)의 폭이 넓은 경우에 더욱 문제가 될 수 밖에 없다.As shown in FIG. 2, in the case of the
이러한 리프트오프 공정의 문제점을 구체적으로 살펴보면, 먼저 도 3a에 도시된 바와 같이, 기판(10) 상에 게이트 절연막(45)을 형성한다. 이때, 기판의 비표시영역(NDR)에는 금속층(60)이 상기 게이트 절연막(45) 상에 형성되고, 감광패턴(82)이 상기 금속층(60)의 일부에 대응하여 형성된다.Looking at the problem of the lift-off process in detail, first as shown in Figure 3a, to form a
다음, 도 3b에 도시한 바와 같이, 상기 감광패턴(82)을 에칭(식각) 마스크로 이용하여 상기 금속층(도 3a의 60)을 에칭함으로써, 배선(70)을 형성하고 게이트 절연막(45)의 일부를 노출시킨다. 이때, 상기 금속층(도 3a의 60)은 과식각되고, 따라서 상기 감광패턴(82)의 폭은 상기 배선(70)의 폭보다 크게 형성된다. 다음, 보호층과 같은 물질층(50)을 상기 감광패턴(82)과 노출된 게이트 절연막(45) 상에 형성한다.Next, as shown in FIG. 3B, the metal layer (60 in FIG. 3A) is etched using the
전술한 바와 같이, 금속층(도 3a의 60)의 과식각으로 인해 상기 감광패턴(82)이 상기 배선(70)보다 큰 폭을 가지기 때문에, 그 상부에 형성되는 상기 물질층(50)은 상기 감광패턴(82)과 상기 배선(70)의 경계에서 끊김 현상이 발생하게 된다.As described above, since the
다음, 도 3c에 도시한 바와 같이, 스트리퍼를 상기 물질층(도 3b의 50)의 끊김이 발생한 부분으로 침투시키고 상기 감광패턴(도 3b의 82)을 제거하는 리프트오프 공정을 진행하게 되면, 상기 감광패턴(도 3b의 82)과 그 상부의 물질층(도 3b의 50)이 동시에 제거된다. 이때, 상기 배선(70)의 가장자리(D, E)로는 스트리퍼가 용이하게 침투하게 되어 상기 감광패턴(도 3b의 82)과 그 상부의 물질층(도 3b의 50)이 모두 제거된다. 하지만, 중앙부(F)로는 스트리퍼의 침투가 용이하지 않기 때문에 상기 감광패턴(도 3b의 82)이 모두 제거되지 못하고 감광물질패턴(84)이 남게 되어 불량을 야기하게 된다.Next, as shown in FIG. 3C, when the stripper is penetrated into the break portion of the
한편, 게이트 패드와 데이터 패드가 형성된 영역과 마주보는 이웃한 비표시영역에 화소전극을 이루는 물질층이 남게 되면 인접 화소간 단락의 문제 또는 물질층의 부식 등에 의해 표시 품질이 저하되는 문제가 발생하게 되기 때문에, 이를 제거하여야만 한다. 그러나 그 영역의 폭이 넓기 때문에, 리프트오프 공정 진행시, 감광패턴과 함께 화소전극 물질층이 남게 되어 표시품질 저하의 문제는 여전히 남게 된다.On the other hand, if a material layer constituting the pixel electrode remains in a neighboring non-display area facing the gate pad and the data pad, the display quality may be degraded due to short circuit between adjacent pixels or corrosion of the material layer. It must be removed. However, since the area is wide, during the liftoff process, the pixel electrode material layer is left together with the photosensitive pattern, so that the problem of deterioration of display quality remains.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 대면적 리프트오프 공정에서 스트리퍼가 중앙부까지 용이하게 침투될 수 있도록 하여, 감광물질의 잔류에 의한 불량을 방지하고자 한다.The present invention has been made to solve the above-described problem, to facilitate the penetration of the stripper to the center portion in the large-area lift-off process, to prevent defects due to the remaining of the photosensitive material.
또한, 이와 같이 특성이 향상된 리프트오프 공정을 이용하여, 액정표시장치용 어레이 기판의 제조 공정을 보다 단순화하고자 한다.In addition, by using the lift-off process with improved characteristics, it is intended to simplify the manufacturing process of the array substrate for a liquid crystal display device.
위와 같은 과제의 달성을 위해, 본 발명은 기판 상에 제 1 물질층을 형성하는 단계와; 상기 제 1 물질층 상에 상기 제 1 물질층에 대응하는 제 1 및 제 2 홀을 갖는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용하여, 상기 제 1 물질층을 패턴함으로써, 물질패턴과 상기 물질패턴 내에 상기 제 1 및 제 2 홀에 대응하는 제 1 및 제 2 홈패턴을 형성하는 단계와; 상기 제 1 및 제 2 홈패턴과 상기 포토레지스트 패턴 상에 제 2 물질층을 형성하는 단계와; 상기 포토레지스트 패턴과 그 상부의 제 2 물질층을 동시에 제거하는 단계를 포함하는 리프트 오프 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a first material layer on the substrate; Forming a photoresist pattern on the first material layer, the photoresist pattern having first and second holes corresponding to the first material layer; Patterning the first material layer using the photoresist pattern as a mask to form first and second groove patterns corresponding to the first and second holes in the material pattern and the material pattern; Forming a second material layer on the first and second groove patterns and the photoresist pattern; And simultaneously removing the photoresist pattern and the second layer of material thereon.
또한, 본 발명은 표시영역과, 상기 표시영역 주변에 제 1, 2, 3 및 제 4 비표시영역이 정의된 기판 상에 일 방향으로 연장되는 게이트 배선과, 상기 표시영역에 상기 게이트 배선과 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배 선과 교차하는 데이터 배선과, 상기 데이터 배선에 연결되며상기 제 1 비표시영역에 위치하는 데이터 패드와, 상기 게이트 전극 상부에 반도체층과, 상기 반도체층 상부에서 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선, 데이터 패드, 소스 전극 및 드레인 전극을 포함하는 기판 전면에 절연물질층을 형성하는 단계와; 상기 절연물질층 상에, 상기 소스 및 드레인 전극에 대응하는 제 1 포토레지스트 패턴과, 상기 데이터 패드에 대응하며 상기 데이터 패드 제 1 영역과 제 2 영역에 대응하는 제 1 및 제 2 홀을 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴을 이용하여 상기 절연물질층을 패터닝하여, 상기 드레인 전극의 일부를 노출시키는 보호층과, 상기 데이터 패드의 상기 제 1 및 제 2 영역 각각을 노출시키는 제 1 및 제 2 홈 패턴을 형성하는 단계와; 상기 노출된 드레인 전극과, 상기 제 1 및 제 2 홈패턴과 상기 제 1 및 제 2 포토레지스트 패턴이 형성된 기판의 전면에 투명도전성 물질층을 형성하는 단계와; 리프트 오프 공정에 의해 상기 제 1 및 제 2 포토레지스트 패턴과, 그 상부의 상기 투명도전성 물질층을 동시에 제거하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.The present invention also provides a display area, a gate wiring extending in one direction on a substrate on which first, second, third, and fourth non-display areas are defined around the display area, and connecting the gate wiring to the display area. Forming a gate electrode; A data line crossing the gate line, a data pad connected to the data line and positioned in the first non-display area, a semiconductor layer on the gate electrode, and a source electrode and a drain spaced apart from each other on the semiconductor layer. Forming an electrode; Forming an insulating material layer on an entire surface of the substrate including the data line, the data pad, the source electrode, and the drain electrode; A first photoresist pattern corresponding to the source and drain electrodes on the insulating material layer, and first and second holes corresponding to the data pads and corresponding to the first and second regions of the data pads; Forming a photoresist pattern; Patterning the insulating material layer using the first and second photoresist patterns to expose a portion of the drain electrode, and first and second portions to expose each of the first and second regions of the data pad. Forming a second groove pattern; Forming a transparent conductive material layer on an entire surface of the substrate on which the exposed drain electrode, the first and second groove patterns, and the first and second photoresist patterns are formed; A method of manufacturing an array substrate for a liquid crystal display device, the method comprising simultaneously removing the first and second photoresist patterns and the transparent conductive material layer thereon by a lift-off process.
또한, 본 발명은 기판 상에 일 방향으로 연장된 게이트 배선과, 상기 게이트 배선의 일끝에 게이트 패드를 형성하는 단계와; 상기 게이트 배선과 상기 게이트 패드를 포함하는 상기 기판의 전면에, 게이트 절연막, 순수 비정질 실리콘층, 불순물 비정질 실리콘층 및 금속물질층을 형성하는 단계와; 상기 금속물질층, 불순물 비정질 실리콘층, 순수 비정질 실리콘층 및 게이트절연막을 순차적으로 패터닝하 여, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 데이터 배선의 일끝에 위치하는 데이터 패드를 형성하고, 상기 게이트 패드를 노출시키는 단계와; 상기 상기 데이터 배선, 상기 데이터 패드를 포함하는 기판 전면에 투명도전성 물질층을 형성하는 단계와; 상기 투명도전성 물질층 상에, 상기 게이트 패드의 제 1 및 제 2 영역에 대응하여 제 1 및 제 2 홀을 갖는 제 1 포토레지스트 패턴과, 상기 데이터 패드의 제 1 및 제 2 영역에 대응하여 제 3 및 제 4 홀을 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴을 이용하여 상기 투명도전성 물질층을 패터닝함으로써, 상기 제 1 및 제 2 홀에 대응하여 상기 게이트 패드를 노출시키는 제 1 및 제 2 홈 패턴과, 상기 제 3 및 제 4 홀에 대응하여 상기 데이터 패드를 노출시키는 제 3 및 제 4 홈패턴을 형성하는 단계와; 상기 제 1 내지 제 4 홈패턴과 상기 제 1 및 제 2 포토레지스트 패턴이 형성된 기판 전면에 보호층을 형성하는 단계와; 리프트 오프 공정에 의해, 상기 제 1 및 제 2 포토레지스트 패턴과 그 상부의 상기 보호층을 동시에 제거하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.In addition, the present invention includes the steps of forming a gate wiring extending in one direction on the substrate, and a gate pad at one end of the gate wiring; Forming a gate insulating film, a pure amorphous silicon layer, an impurity amorphous silicon layer, and a metal material layer on an entire surface of the substrate including the gate wiring and the gate pad; Patterning the metal material layer, the impurity amorphous silicon layer, the pure amorphous silicon layer, and the gate insulating film sequentially to define a data line crossing the gate line to define a pixel region, and a data pad positioned at one end of the data line. Forming and exposing the gate pads; Forming a transparent conductive material layer on an entire surface of the substrate including the data line and the data pad; A first photoresist pattern having first and second holes corresponding to the first and second regions of the gate pad and corresponding to the first and second regions of the data pad on the transparent conductive material layer; Forming a second photoresist pattern having third and fourth holes; Patterning the transparent conductive material layer using the first and second photoresist patterns to thereby expose the gate pads corresponding to the first and second holes, and the third and third groove patterns. Forming third and fourth groove patterns exposing the data pads corresponding to fourth holes; Forming a protective layer on an entire surface of the substrate on which the first to fourth groove patterns and the first and second photoresist patterns are formed; A method of manufacturing an array substrate for a liquid crystal display device, the method comprising: simultaneously removing the first and second photoresist patterns and the protective layer thereon by a lift-off process.
본 발명은 첫째, 큰 폭을 갖는 포토레지스트패턴을 이용하여 리프트오프 공정을 진행하는 경우에, 포토레지스트패턴 내에 홈패턴을 형성하여 스트리퍼의 침투가 용이하도록 함으로써, 리프트오프 공정에서 발생하는 불량을 방지한다.First, when the lift-off process is performed using a photoresist pattern having a large width, a groove pattern is formed in the photoresist pattern to facilitate penetration of the stripper, thereby preventing defects occurring in the lift-off process. do.
둘째, 리프트 오프 공정을 진행할 때, 약 150℃의 내열 특성을 갖는 포토레지스트 패턴 상에 저온 공정인 스퍼터링법을 이용하여 보호층 등을 형성함으로써, 포토레지스트패턴이 손상되는 것을 방지하여 리프트 오프 공정 특성을 향상시킨다.Second, when the lift-off process is performed, a protective layer or the like is formed on a photoresist pattern having a heat resistance of about 150 ° C. by using a sputtering method, which is a low temperature process, thereby preventing the photoresist pattern from being damaged. To improve.
셋째, 리프트 오프 공정을 이용하여 3 마스크 공정으로 액정표시장치용 어레이 기판을 제조 및 홈패턴을 이용한 리프트 오프 공정 특성 향상에 의해, 표시품질 및 수율 향상과 제조 시간 및 제조원가의 절감 효과를 얻을 수 있다.Third, by manufacturing the array substrate for the liquid crystal display device using the lift-off process and improving the lift-off process characteristics using the groove pattern, the display quality and the yield can be improved, and the manufacturing time and the manufacturing cost can be reduced. .
전술한 문제를 해결하기 위한 일환으로, 각종 배선에 홈패턴을 구성하여 리프트 오프 공정을 개선하는 방법을 첨부한 도면을 참조하여 상세히 설명하도록 한다.As a part of solving the above-described problem, a method of improving the lift-off process by forming groove patterns on various wirings will be described in detail with reference to the accompanying drawings.
-- 제 1 실시예 --First Embodiment
도 4는 본 발명에 따른 홈패턴을 포함하는 배선의 일부를 나타낸 평면도이고, 도 5a 내지 도 5c는 도 4의 Ⅴ-Ⅴ선을 따라 절단한 단면을 공정 순서에 따라 나타낸 공정 단면도이다.4 is a plan view showing a part of a wiring including a groove pattern according to the present invention, and FIGS. 5A to 5C are cross-sectional views illustrating a cross section taken along the line VV of FIG. 4 according to a process sequence.
우선, 도 4에 도시한 바와 같이, 배선(170) 상에 제 1 홈 패턴(172)과 제 2 홈패턴(174)이 형성되어 있다. 상기 제 1 및 제 2 홈 패턴(172, 174) 각각은 바(bar)형태(또는 사각 패턴)를 갖는다. 상기 배선(170)은 공통연결배선, 게이트 패드 전극, 데이터 패드 전극, 정전기 방지 회로 배선, MPS 배선, 더미 배선 등 그 폭이 비교적 큰 배선 및 금속 패턴을 모두 포함한다. 이때, 상기 배선(170)의 폭(W)은 200㎛이상인 경우이다. 상기 다수의 제 1 홈패턴(172)은 배선(170) 상의 제 1 열에 서로 이격되어 있다. 또한, 상기 다수의 제 2 홈패턴(174)은 배선(170) 상의 제 2 열에 서로 이격되어 있다. 이 경우, 중앙부에서의 보호막 패턴(또는 감광패턴)은 모두 제거되지만, 제 1 및 제 2 홈 패턴(172, 174)의 마주보지 않는 부분에서 보호막 패턴(152, 156)이 남게 되는데, 이를 리프트오프 공정을 도시한 도 5a 내지 도 5c를 통해 자세히 살펴본다.First, as shown in FIG. 4, the
도 5a를 참조하면, 기판(100) 상에 제 1 물질층(175)을 형성한 후, 포토레지스트를 도포하여 감광층(180)을 형성한다. 이때, 공정의 대상에 따라 상기 제 1 물질층(175)과 상기 기판(100) 사이에 산화 실리콘과 질화실리콘을 포함하는 무기절연 물질 그룹 중 선택된 하나로 이루어지는 게이트 절연막(미도시)이 형성될 수도 있다.Referring to FIG. 5A, after forming the
이때, 상기 제 1 물질층(175)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 형성된 제 1 금속층(미도시)과, 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 형성된 제 2 금속층이 적층되도록 구성하거나, 상기 제 1 및 제 2 금속층 중 어느 하나만으로 구성될 수 있다.In this case, the
다음으로, 상기 제 1 물질층(175)과 감광층(180)을 포함하는 기판(100) 상에 투과부(TA)와 차단부(BA)로 구성된 마스크(190)를 정렬시키는 바, 일정한 간격으로 투과부(TA)와 차단부(BA)를 규칙적으로 반복 구성한다.Next, the
이때, 공정 조건에 따라 투과부(TA), 차단부(BA)와 반투과부(미도시)로 구성된 하프톤 마스크가 적용될 수 있다.In this case, a halftone mask including a transmissive part TA, a blocking part BA, and a transflective part (not shown) may be applied according to process conditions.
다음, 도 5b에 도시한 바와 같이, 상기 마스크(도 5a의 190) 상부에서 상기 기판(100) 방향으로 노광 및 현상하는 공정 단계를 진행하면, 상기 투과부(도 5a의 TA)에 대응된 감광층(도 5a의 180)은 모두 제거되어, 상기 제 1 물질층(도 5a의 175)의 일부가 각각 노출되고, 상기 차단부(도 5a의 BA)에 대응된 감광층(도 5a의 180)은 그대로 존재하여 제 1 내지 제 3 감광 패턴(182, 184, 186)이 각각 남게 된다.Next, as shown in FIG. 5B, when the process of exposing and developing the mask 100 (190 of FIG. 5A) toward the
상기 제 1 내지 제 3 감광 패턴(182 내지 186)을 마스크로 이용하여, 상기 노출된 제 1 물질층(도 5a의 175)을 패턴하는 단계를 진행하면, 제 1 내지 제 3 배선 패턴(170a, 170b, 170c)이 형성된다. 이때, 노출된 제 1 물질층(도 5a의 175)은 제거되어 상기 제 1 내지 제 3 배선 패턴(170a, 170b, 170c) 사이에 제 1 및 제 2 홈 패턴(172, 174)이 형성되며, 상기 제 1 내지 제 3 배선 패턴(170a, 170b, 170c)은 그 끝단이 서로 연결되어 배선(170)을 이룬다. 이때, 상기 제 1 물질층(도 5a의 175)는 과식각(over-etch)되며, 따라서 상기 제 1 내지 제 3 감광 패턴(182, 184, 186) 각각은 상기 제 1 내지 제 3 배선 패턴(170a, 170b, 170c)보다 큰 폭을 갖게 된다.By using the first to third
이때, 도 4에 도시한 바와 같이, 상기 제 1 및 제 2 홈 패턴(172, 174)은 리프트 오프 능력을 개선하기 위해 상기 배선(170)의 폭(W)의 내부에서, 상기 배선(170)의 일 부분을 패턴한 것으로, 상기 배선(170)의 전기적 도통을 위해 상측과 하측에 대응된 제 1 및 제 2 홈 패턴(172, 174)이 분리되도록 하는 바, 다수개의 사각 패턴을 등 간격으로 평행하게 이격되도록 형성하는 것이 일반적이다.In this case, as shown in FIG. 4, the first and
이러한 구성은, 리프트 오프 공정을 진행할 때 상기 제 1 및 제 2 홈 패턴(172, 174)으로 스트리퍼(stripper)의 침투가 용이하게 진행될 수 있도록 하기 위한 것이다.This configuration is intended to facilitate the penetration of a stripper into the first and
다음으로, 상기 제 1 내지 제 3 감광 패턴(도 5b의 182, 184, 186)을 포함하는 기판(100) 상에 제 2 물질층(150)을 형성한다. 상기 제 2 물질층(150)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 물질층 또는 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 물질층, 유기절연물질 또는 무기절연물질로 이루어지는 보호층 중 어느 하나이다. 상기 제 2 물질층(150)은 스퍼터링법을 이용하여 형성되는데, 그 이유는 추후 설명한다.Next, a
전술한 바와 같이, 제 1 내지 제 3 감광패턴(182, 184, 186) 각각은 제 1 내지 제 3 배선 패턴(170a, 170b, 170c)보다 큰 폭을 가져 그 가장자리의 하부가 노출되게 되며, 따라서 상기 제 2 물질층(150)에는 배선 패턴(170a, 170b, 170c)과 감광패턴(182, 184, 186)의 경계에서 끊김 현상이 발생하게 된다.As described above, each of the first to third
다음으로, 도 5c에 도시한 바와 같이, 스트리퍼를 이용한 리프트 오프 공정을 진행하는 바, 상기 제 1 및 제 2 홈 패턴(172, 174)에서 제 2 물질층(도 5b의 150)의 끊김이 발생한 부분으로 스트리퍼의 침투를 유도하여 상기 제 1 및 제 2 홈 패턴(172, 174)을 포함하는 배선(170)의 상부에 위치한 제 1 내지 제 3 감광 패턴(182, 184, 186)과 그 상부의 제 2 물질층(도 5b의 150)을 동시에 제거하는 단계를 진행한다. 이때, 감광패턴(182, 184, 186)이 형성되어 있지 않은 제 1 및 제 2 홈 패턴(172, 174)에 대응하는 제 2 물질층(도 5b의 150)은 제거되지 않고 제 1 물질 패턴(158)을 형성한다.Next, as shown in FIG. 5C, a lift-off process using a stripper is performed, whereby a breakage of the
그러나, 전술한 리프트 오프 공정을 진행하는 과정에서, 다수의 사각 패턴으로 설계된 제 1 및 제 2 홈 패턴(172, 174)을 등 간격으로 평행하게 이격되도록 구성할 경우, 제 2 배선 패턴(170b) 상의 제 2 감광패턴(184)과 그 상부의 제 2 물질층(도 5b의 150)은 모두 제거되지만, 상기 제 1 및 제 3 배선 패턴(170a, 170c) 상의 제 1 및 제 3 감광패턴(182, 186)과 그 상부의 제 2 및 제 3 물질패턴(152, 156)은 남게 되어 리프트 오프 공정 불량을 야기할 수 있다.However, when the above-described lift-off process is performed, when the first and
도 6은 도 4의 H 부분을 확대한 도면으로, 이를 참조하여 상세히 설명하면, 리프트 오프 공정은 제 1 및 제 2 홈 패턴(172, 174)의 모서리부에서 화살표(→) 방향으로 스트리퍼의 침투가 진행되는 바, 상기 모서리와 멀리 떨어진 제 1 및 제 3 감광 패턴(도 5c의 182, 186)이 제거되지 않고 잔류하는 리프트 오프 공정 불량이 발생한다. 따라서 후속으로 진행되는 셀 공정 단계의 배향막(미도시) 형성 공정 시, 잔류하는 제 1 및 제 3 감광 패턴(182, 186)에 의한 단차로 러빙포(미도시)에 손상을 주어 세로선 얼룩을 유발할 수 있고, 잔류하는 제 1 및 제 3 감광 패턴(182, 186)과 액정(미도시)이 반응하여 잔상과 같은 화질 불량을 야기할 수 있다.FIG. 6 is an enlarged view of portion H of FIG. 4, which will be described in detail with reference to this. In the lift-off process, the stripper penetrates in the direction of an arrow (→) at the corners of the first and
--- 제 2 실시예 --- --- Second Embodiment ---
도 7은 본 발명에 따른 홈 패턴을 포함하는 신호 배선의 일부를 나타낸 평면 도이고, 도 8a 내지 도 8d는 도 7의 Ⅷ-Ⅷ선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.7 is a plan view showing a part of a signal wire including a groove pattern according to the present invention, and FIGS. 8A to 8D are cross-sectional views illustrating a process sequence by cutting along the line VII-VII of FIG. 7.
도 7에 도시한 바와 같이, 배선(270) 다수의 제 1 홈 패턴(273)과 다수의 제 2 홈 패턴(274)이 형성되어 있다. 이때, 상기 다수의 제 1 홈 패턴(273)은 (2n-1)횡에 위치하며 서로 이격되어 있고, 상기 다수의 제 2 홈 패턴(274)은 (2n)횡에 위치하고 서로 이격되어 있으며, 상기 다수의 제 2 홈 패턴(274) 각각은 이웃한 제 1 홈패턴(273)의 이격 영역에 대응하여 위치한다. (여기서, n은 양의 정수이다.) 상기 배선(270)의 폭(W)은 200㎛ 이상이며, 이와 같은 제 1 및 제 2 홈 패턴(273, 274)의 배열에 의할 때, 배선(270) 상의 각 지점은 상기 제 1 및 제 2 홈 패턴(273, 274)으로부터의 거리 편차가 작아지게 되며, 따라서 리프트 오프 공정 진행 시 감광패턴이 잔류하게 되는 등의 문제를 방지할 수 있다.As illustrated in FIG. 7, a plurality of
도 7의 배선(270)에 대한 제조 공정을 살펴보면, 우선 도 8a에 도시한 바와 같이, 기판(200) 상에 제 1 물질층(260)을 형성한 후, 포토레지스트를 도포하여 감광층(280)을 형성한다. 공정 조건에 따라, 산화 실리콘 또는 질화실리콘으로 이루어지는 게이트 절연막(미도시)이 상기 제 1 물질층(260)과 상기 기판(200) 사이에 구성될 수 있다.Referring to the manufacturing process for the
이때, 상기 제 1 물질층(260)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 형성된 제 1 금속층(미도시)과, 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 형성된 제 2 금속층이 적층된 구성, 또는 상기 제 1 및 제 2 금속층 중 어느 하나일 수 있다.In this case, the
다음으로, 상기 제 1 물질층(260)과 감광층(280)을 포함하는 기판(200) 상에 투과부(TA)와 차단부(BA)로 구성된 마스크(290)를 정렬하는 바, 일정한 간격으로 투과부(TA)와 차단부(BA)를 구성한다. Next, the
이때, 공정 조건에 따라 투과부(TA), 차단부(BA)와 반투과부(미도시)로 구성된 하프톤 마스크가 적용될 수 있다.In this case, a halftone mask including a transmissive part TA, a blocking part BA, and a transflective part (not shown) may be applied according to process conditions.
다음, 도 8b에 도시한 바와 같이, 상기 마스크(도 8a의 290) 상부에서 상기 기판(200) 방향으로 노광 및 현상하는 공정 단계를 진행하면, 상기 투과부(도 8a의 TA)에 대응된 감광층(도 8a의 280)은 모두 제거되어, 이 하부의 제 1 물질층(260)의 일부가 각각 노출되고, 상기 차단부(도 8a의 BA)에 대응된 감광층(도 8a의 280)은 그대로 존재하여 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)이 각각 남겨진다.Next, as shown in FIG. 8B, when a process step of exposing and developing the mask 200 (290 in FIG. 8A) toward the
다음으로, 도 8c에 도시한 바와 같이, 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)을 마스크로 이용하여, 상기 노출된 제 1 물질층(도 8b의 260)을 패턴하는 단계를 진행하여, 제 1 및 제 2 홈 패턴(273, 274)이 형성되어 있는 배선(270)을 형성한다. 자세히는, 각 감광패턴(282, 284, 286, 288)에 대응하여 제 1 내지 제 4 배선 패턴(270a, 270b, 270c, 270d)이 이격되어 형성되고, 그 끝단이 서로 연결되어 배선(270)을 이루게 된다. 여기서 제 1 내지 제 4 배선 패턴(270a, 270b, 270c, 270d)의 이격된 부분이 상기 제 1 및 제 2 홈 패턴(273, 274)으로 정 의된다. Next, as shown in FIG. 8C, the exposed
상기 제 1 및 제 2 홈 패턴(273, 274)은 리프트 오프 능력을 개선하기 위해 상기 배선(270)의 폭(W)의 내부에서, 상기 배선(270)의 일 부분을 패턴한 것으로, 도 7에 도시한 바와 같은 배열을 갖는다.The first and
상세하게는, 상기 제 1 및 제 2 홈 패턴(273, 274)은 바(bar) 형상을 갖고, 제 1 홈 패턴(273)은 (2n-1)횡에, 제 2 홈 패턴(274)은 (2n)횡에 위치한다. 또한, 각 횡의 제 1 홈 패턴(273)은 서로 이격되어 있으며, 제 2 홈 패턴(274)은 제 1 홈 패턴(273)의 이격 영역에 대응하여 서로 이격되어 형성되어 있다. 따라서 배선(270)의 각 지점은 상기 제 1 및 제 2 홈 패턴(273, 274)으로부터의 거리 편차가 적어지고, 따라서 배선(270)의 전 영역에 대해 리프트 오프 공정에 이용되는 스트리퍼가 손쉽게 침투할 수 있다.In detail, the first and
이때, 상기 제 1 및 제 2 홈 패턴(273, 274)은 상기 배선(270)의 전기적 컨택을 위해 장방형의 아일랜드 패턴으로 구성하고, 상기 배선(270)의 면적율을 고려하여 신호 왜곡이 발생하지 않는 범위내로 형성하는 것이 바람직하다.In this case, the first and
여기서, 전술한 제 1 물질층(도 8b의 260)을 패턴하는 단계는 등방성을 갖는 습식식각에 의해 진행되며, 이때 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)의 하부에 위치하는 제 1 물질층(도 8a의 260)이 과식각된다. 따라서 제 1 내지 제 4 감광 패턴(282, 284, 286, 288) 각각의 폭은 그 하부에 위치하는 제 1 내지 제 4 배선 패턴(270a, 270b, 270c and 270d)의 폭보다 크게 구성된다. 즉, 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)의 가장자리 하부면이 부분적으로 노출되도 록 한다.Here, the step of patterning the aforementioned
위와 같은 구성은, 후속 공정으로 진행되는 리프트 오프(lift-off) 공정을 진행할 때, 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)의 노출된 가장자리 하부면으로 스트리퍼(stripper)가 용이하게 침투할 수 있도록 유도하기 위한 것이다.The above configuration is a stripper to the exposed edge lower surface of the first to fourth
다음으로, 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)을 포함하는 기판(200) 상에 제 2 물질층(250)을 형성하는 단계를 진행한다. 상기 제 2 물질층(250)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 물질층 또는 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 물질층, 유기절연물질 또는 무기절연물질로 이루어지는 보호층 중 어느 하나이다. 상기 제 2 물질층(250)은 스퍼터링법을 이용하여 형성된다. 특히 상기 보호층은 플라즈마 화학 기상 증착법이 아닌 스퍼터링법을 이용하여 형성되어야 한다.Next, a step of forming the
일반적으로, 액정표시장치의 보호층은 무기절연물질 그룹 중 선택된 하나로 플라즈마 화학 기상증착법을 이용하여 형성하고 있다. 그러나, 상기 플라즈마 화학 기상증착법을 이용한 증착 공정시 350℃ 이상의 고온 공정을 필요로 하는 바, 상기 보호층 하부에 감광 특성을 갖는 유기절연물질로 형성된 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)의 경우 내열성이 150℃ 정도까지 밖에 되지 않아, 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)이 변형되는 문제가 발생할 수 있다.In general, the protective layer of the liquid crystal display is selected from the group of inorganic insulating materials and is formed by using plasma chemical vapor deposition. However, when the deposition process using the plasma chemical vapor deposition method requires a high temperature process of 350 ℃ or more, the first to fourth photosensitive patterns (282, 284, 286) formed of an organic insulating material having a photosensitive characteristic under the protective layer , 288 is only heat resistance up to about 150 ° C, the first to fourth
전술한 문제가 발생한 상태에서 보호층을 계속해서 증착해 나가다 보면, 결 국에는 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)이 보호층으로 완전히 덮여지는 결과를 초래하여, 리프트 오프(lift-off) 공정 시 스트리퍼가 침투하지 못해 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)과 보호층이 잔류하는 리프트 오프 공정 불량을 야기할 수 있다. 또한, 액정표시장치용 어레이 기판을 완성한 상태에서, 전술한 문제가 발생할 경우 잔류하는 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)이 액정과 반응하여 잔상과 같은 화질 불량이 발생될 수 있다.Continued deposition of the protective layer in the above-described problem condition results in the first to fourth
이를 해결하기 위해, 본 발명에서는 스퍼터링법(sputtering method)을 이용하여 150℃이하의 공정 온도에서 보호층을 형성하는 것을 또 다른 특징으로 한다.In order to solve this problem, the present invention is characterized by forming a protective layer at a process temperature of 150 ° C. or less by using a sputtering method.
상기 스퍼터링법을 이용할 경우 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)의 내열성 보다 저온에서 무기절연물질을 증착할 수 있다는 이점을 가지고 있어, 상기 제 1 내지 제 4 감광 패턴(282, 284, 286, 288)이 눌러 앉거나 변형될 염려가 없고, 부차적으로는 유리 기판이 아닌 플라스틱과 같은 플렉시블한 기판에 적용할 수 있는 장점이 있다.When the sputtering method is used, an inorganic insulating material can be deposited at a lower temperature than the heat resistance of the first to fourth
다음으로, 도 8d에 도시한 바와 같이, 상기 제 2 물질층(도 8c의 250)과 상기 제 1 내지 제 4 감광 패턴(도 8c의 282, 284, 286, 288)을 포함하는 기판(200)을 스트리퍼를 이용한 리프트 오프 공정 단계를 진행하여, 제 1 내지 제 4 감광 패턴(도 8c의 282, 284, 286, 288)과 상기 제 1 내지 제 4 감광 패턴(도 8c의 282, 284, 286, 288) 각각의 상부를 덮는 제 2 물질층(도 8c의 250)을 동시에 제거한다. 이때, 상기 제 1 및 제 2 홈 패턴(273, 274)에는 제 2 물질층(도 8c의 250)이 제거되지 않고 잔류하여 물질패턴(252)을 형성한다.Next, as shown in FIG. 8D, the
본 발명에서는, 도 7에 도시한 바와 같이, 다수의 제 1 및 제 2 홈 패턴(273, 274)을 지그재그 형상으로 서로 맞물리도록 설계하는 것을 특징으로 하는 바, 전술한 구성은 제 1 실시예와 달리 상기 제 1 및 제 2 홈 패턴(273, 274)을 엇갈려 배치하는 것을 통해 배선(270)의 중앙 부분에서도 스트리퍼의 침투를 손쉽게 유도할 수 있는 장점을 갖는다.In the present invention, as shown in Fig. 7, the plurality of first and second groove patterns (273, 274) is designed to interlock with each other in a zigzag shape, the foregoing configuration is the same as the first embodiment Alternatively, by interposing the first and
즉, 상기 제 1 및 제 2 홈 패턴(273, 274)의 네 모서리를 통해 스트리퍼의 침투가 용이한 장점으로 리프트 오프 능력을 개선할 수 있을 뿐만 아니라, 전술한 스퍼터링 공정을 통해 리프트 오프 공정에 따른 불량을 방지할 수 있는 장점을 수반한다.That is, not only can the lift-off capability be improved due to the advantage that the stripper is easily penetrated through the four corners of the first and
도 9는 도 7의 I 부분을 확대한 도면으로, 이를 참조하여 상세히 설명하면, 리프트 오프 공정은 제 1 및 제 2 홈 패턴(273, 274)의 네 모서리에서 화살표 방향(→)으로 스트리퍼의 침투가 진행되는 바, 상기 제 1 및 제 2 홈 패턴(273, 274)을 아일랜드 형태로 설계하고, 상기 제 1 및 제 2 홈 패턴(273, 274)의 네 모서리를 서로 엇갈리도록 배치할 경우, 상기 배선(270)의 모든 위치에 대응된 제 1 내지 제 4 감광 패턴(도 8c의 282, 284, 286, 288)과 제 2 물질층(도 8c의 250)을 손쉽게 제거할 수 있는 장점이 있다. 도면에서 스트리퍼가 제 1 및 제 2 홈 패턴(273, 274)의 네 모서리에서 침투하는 것으로 도시하였으나, 가장자리 전체를 통해 스트리퍼가 침투된다.FIG. 9 is an enlarged view of part I of FIG. 7, which will be described in detail with reference to this. In the lift-off process, the stripper penetrates in the arrow direction (→) at four corners of the first and
이때, 상기 제 1 및 제 2 홈 패턴(273, 274)을 지그재그 형태로 구성하는 것에 대해서만 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 다양한 형태의 홈 패턴을 적용할 수 있다는 것은 자명한 사실일 것이다.In this case, only the configuration of the first and
이하, 첨부한 도면을 참조하여 다양한 형태의 홈 패턴에 대해 설명하도록 한다.Hereinafter, various types of groove patterns will be described with reference to the accompanying drawings.
도 10a 내지 도 10f 각각은 본 발명의 실시예에 따른 홈 패턴의 형상을 나타낸 평면도이다. 앞서 설명한 바와 같이, 배선은 그 폭이 200㎛이상인 각종 신호 배선과 물질 패턴을 모두 포함한다.10A to 10F are plan views illustrating the shape of the groove pattern according to the exemplary embodiment of the present invention. As described above, the wiring includes both various signal wiring and material patterns having a width of 200 μm or more.
도 10a 내지 도 10f를 참조하여 다양한 형상으로 설계된 홈 패턴에 대해 중점적으로 살펴보면, 우선 도 10a는 배선(370)에 대응하여 아일랜드 형태의 홈 패턴(371)을 톱니(saw tooth) 형태로 구성한 것을 나타낸 것이다. 즉, 지그재그 형상을 갖는 적어도 하나의 홈 패턴(371)이 형성되어 있다. 도 10b의 홈 패턴(372)은 두 홈 선이 서로 비스듬하게 교차하여 구성된다. 즉, 홈 패턴(372)은 교차점에서 예각 및 둔각을 이루는 크로스 형상으로 구성된다. 도 10c에서는 배선(370)에 대응하여 홈 패턴(373)이 수직 교차하여 직각을 이루는 크로스 형상으로 구성한다.Referring to FIGS. 10A to 10F, the groove patterns designed in various shapes will be described. First, FIG. 10A shows that the island-shaped
또한, 도 10d는 제 1 홈 패턴(374a)과 제 2 홈 패턴(374b)이 수직 교차하고, 상기 제 1 홈 패턴(374a)에서 수직하게 연장된 수직부와, 상기 제 2 홈 패턴(374b)에서 수평하게 연장된 수평부가 수직을 이루는 바람개비(weathercock) 형상의 홈패턴(374)을 보여주며, 도 10e의 홈 패턴(375)에는 바(bar) 형상의 패턴 내에 개구를 갖는 격벽이 형성되어 있다. 또한, 도 10f는 마름모 형상의 홈 패턴(376)을 보여준다. 도 10f의 홈 패턴(376)은 마름모 형상뿐 아니라, 삼각형, 정사각형 등의 다양한 형상을 가질 수 있다. In addition, FIG. 10D illustrates a vertical portion where the
이때, 전술한 다양한 형상의 홈 패턴은 대면적으로 형성된 배선의 리프트 오프 능력을 개선하기 위해 추가적으로 설계된 것이므로, 다수의 형상으로 설계된 홈 패턴은 배선의 폭의 내부에서 일정한 간격으로 이격하여 규칙 또는 불규칙하게 반복 구성할 수 있다. 상기 배선은 게이트 및 데이터 패드, MPS 배선, 정전기 방지 회로배선, 더미 배선 등 그 폭이 약 200㎛이상인 각종 신호 배선과 물질 패턴을 모두 포함한다.At this time, since the groove patterns of the various shapes described above are additionally designed to improve the lift-off capability of the wiring formed in a large area, the groove patterns designed in the plurality of shapes are regularly or irregularly spaced at regular intervals within the width of the wiring. Can be configured repeatedly. The wiring includes all signal wirings and material patterns having a width of about 200 μm or more, such as gate and data pads, MPS wiring, antistatic circuit wiring, and dummy wiring.
특히, 상기 홈 패턴은 상측과 하측으로 분리 구성하고, 상기 배선의 폭에 대응하여 아일랜드 패턴으로 설계하는 것이 가장 바람직하다.In particular, the groove pattern is separated into an upper side and a lower side, and it is most preferable to design an island pattern corresponding to the width of the wiring.
이와 같은 구성은, 상기 홈 패턴의 변과 모서리를 통해 스트리퍼의 침투를 용이하게 유도할 수 있어 리프트 오프 능력을 개선할 수 있는 장점이 있다.Such a configuration has the advantage of being able to easily induce the penetration of the stripper through the sides and corners of the groove pattern to improve the lift-off capability.
따라서, 본 발명에서는 각종 신호 배선의 리프트 오프 능력을 개선하기 위해, 스퍼터링법을 이용하여 포토레지스트층 상부의 물질층을 형성하고, 상기 신호 배선의 폭에 대응된 내부에 다양한 형상의 홈 패턴을 형성하는 것을 통해, 리프트 오프 공정에 따른 불량을 최소화할 수 있는 장점이 있다.Therefore, in the present invention, in order to improve the lift-off capability of various signal wires, a material layer on the photoresist layer is formed by sputtering, and groove patterns having various shapes are formed in the inside corresponding to the width of the signal wires. By doing so, there is an advantage that can minimize the defects due to the lift off process.
-- 제 3 실시예 --Third Embodiment
전술한 리프트오프 방법을 이용한 액정표시장치용 어레이 기판의 제조 방법을 설명한다.The manufacturing method of the array substrate for liquid crystal display devices using the above lift-off method is demonstrated.
먼저, 도 11은 본 발명의 실시예에 따른 액정표시장치용 어레이기판의 개략적인 평면도이다. 도 12a 내지 도 12f는 도 11의 XII-XII 선을 따라 절단한 부분의 공정 단면도이고, 도 13a 내지 도 13f는 도 11의 XIII-XIII 선을 따라 절단한 부분의 공정 단면도이며, 도 14a 내지 도 14f는 도 11의 XIV-XIV 선을 따라 절단한 부분의 공정 단면도이다.First, FIG. 11 is a schematic plan view of an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention. 12A to 12F are process cross-sectional views of portions cut along the line XII-XII in FIG. 11, and FIGS. 13A to 13F are process cross-sectional views of portions cut along the line XIII-XIII in FIG. 11, and FIGS. 14A to 12F. 14f is a cross sectional view of the section taken along the line XIV-XIV in FIG. 11.
먼저, 도 11에 도시한 바와 같이, 본 발명에 따른 액정표시장치용 어레이 기판(400)에는 기판(410) 상에 게이트 배선(420)과 데이터 배선(440)이 교차하여 화소영역(P)을 정의하고 있으며, 상기 화소영역(P)에는 게이트 전극(422), 반도체층(絹돕◎, 소스 전극(442) 및 드레인 전극(444)으로 이루어지는 박막트랜지스터(Tr)와, 상기 박막트랜지스터(Tr)에 연결되어 있는 화소전극(460)이 구성되어 있다. 상기 게이트 전극(422) 및 상기 소스 전극(442)은 상기 게이트 배선(420) 및 상기 데이터 배선(440)에 각각 연결되며, 상기 드레인 전극(444)은 상기 소스 전극(442)으로부터 이격되어 있다. 상기 화소전극(460)은 게이트 배선(420)과 중첩하고 있는 금속패턴(448)과 중첩되도록 구성되어, 스토리지 캐패시터(Cst)를 이루게 된다. 여기서, 상기 금속패턴(448)은 상기 화소전극(460) 또는 상기 게이트 배선(420)과 전기적으로 연결된다.First, as shown in FIG. 11, in the liquid crystal
또한, 상기 게이트 배선(420)의 일끝에는 게이트 패드 전극(미도시)과 게이트 패드 콘택홀(GPC)을 통해 접촉하고 있는 게이트 패드(424)가 위치하고 있으며, 상기 데이터 배선(440)의 일끝에는 데이터 패드 전극(미도시)과 접촉하고 있는 데이터 패드(446)가 위치하고 있다. 상기 게이트 패드(424)과 데이터 패드(446)은 화소영역(P)으로 이루어지는 표시영역 주변의 비표시영역에 위치한다.In addition, a
본 발명의 제 3 실시예의 큰 특징은, 비표시영역에 구성되는 제 1 내지 제 4 홈 패턴(HP1, HP2, HP3, HP4)에 있다. 제 1 홈 패턴(HP1)은 비표시영역 중 게이트 패드(424)가 형성되는 제 1 비표시영역에 형성되며, 제 2 홈패턴(HP2)은 데이터 패드(446) 및 그 부근에 대응하여 제 2 비표시영역에 위치하고, 제 3 및 제 4 홈패턴(HP3, HP4) 각각은 제 2 비표시영역 및 제 1 비표시영역과 마주보는 제 3 및 제 4 비표시영역에 위치하고 있다. 상기 제 1 내지 제 4 홈 패턴(HP1, HP2, HP3, HP4)는 상기 화소전극(460)을 이루는 물질층을 리프트 오프하는 공정이 원활히 이루어지도록 하는 역할을 하며, 도 4, 도 7 및 도 10a 내지 도 10f에 도시된 실시예 중 어느 하나의 형태를 갖는다. 본 실시예에 의하면, 제 1 내지 제 4 홈 패턴(HP1, HP2, HP3, HP4)에 대응하여서는 화소전극(460)을 이루는 물질층이 남게 되고, 이를 제외한 비표시영역에서는 제거된다. A large feature of the third embodiment of the present invention lies in the first to fourth groove patterns HP1, HP2, HP3, and HP4 formed in the non-display area. The first groove pattern HP1 is formed in the first non-display area in which the
전술한 액정표시장치용 어레기 기판의 제조 공정을 살펴본다. 도 12a 내지 도 12f는 박막트랜지스터가 형성되는 스위칭 영역(TrA)을, 도 13a 내지 도 13f는 게이트 패드가 형성되는 게이트 패드 영역(GPA)을, 도 14a 내지 도 14f는 데이터 패드가 형성되는 데이터 패드 영역(DPA)을 보여준다.The manufacturing process of the above-mentioned liquid crystal substrate for a liquid crystal display device will be described. 12A through 12F illustrate a switching region TrA in which a thin film transistor is formed, FIGS. 13A through 13F illustrate a gate pad region GPA in which a gate pad is formed, and FIGS. 14A through 14F illustrate a data pad in which a data pad is formed. Show the area (DPA).
먼저, 제 1 마스크 공정을 도시한 도 12a, 도 13a 및 도 14a를 참조하면, 기판(410) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr) 중 적어도 어느 하나를 포함하는 제 1 금속물질을 증착하여 제 1 금속물질층(미도시)을 증착하고 제 1 마스크 공정을 진행하여, 게이트 배선(미도시)과, 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)에서 연장되는 게이트 전극(422)과, 상기 게이트 패드 영역(GPA)에 상기 게이트 배선(미도시)에 연결되는 게이트 패드(424)를 형성한다. 다음으로, 상기 기판(410)의 전면에 산화실리콘 또는 질화실리콘으로 이루어지는 게이트 절연막(426)을 형성한다.First, referring to FIGS. 12A, 13A, and 14A illustrating a first mask process, copper (Cu), molybdenum (Mo), molybdenum alloy (MoTi), aluminum (Al), and aluminum alloy on the
다음, 도 12b 내지 도 12d, 도 13b 내지 도 13d, 도 14b 내지 도 14d는 제 2 마스크 공정을 보여준다. 도 12b, 도 13b 및 도 14b에 도시한 바와 같이, 게이트 절연막(426) 상에 순수 비정질 실리콘층(428), 불순물 비정질 실리콘층(430) 및 제 2 금속물질층(432)을 연속하여 적층한다. 상기 제 2 금속물질층(432)은 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr) 중 적어도 어느 하나를 포함한다. 상기 제 2 금속물질층(432) 상에 포토레지스트(photoresist; PR)와 같은 물질을 적층하여 제 1 포토레지스트층(480)을 형성하고, 그 상부로 투과영역(TA), 반투과영역(HTA) 및 차단영역(BA)로 이루어지는 마스크(M)를 위치시킨다. 상기 반투과영역(HTA)의 투과율은 상기 투과영역(TA)의 투과율보다 작고, 상기 차단영역(BA)의 투과율보다 큰 값을 갖는다. 상기 반투과영역(HTA)은 게이트 전극(422)의 중앙부 및 게이트 패드(424)의 양 측에 대응하며, 상기 차단영역(BA)은 게이트 전극(422)의 양측 및 데이터 패드(미도시)에 대응하고, 상기 투과영역(TA)은 나머지 영역에 대응하여 위치한다.Next, FIGS. 12B-12D, 13B-13D, and 14B- 14D show a second mask process. 12B, 13B, and 14B, the pure
상기 마스크(M)를 이용하여 상기 제 1 포토레지스트층(480)에 대해 노광 및 현상 공정을 진행하면, 도 12c, 도 13c 및 도 14c에 도시한 바와 같이, 상기 차단부(도 12b, 도 14b의 BA)에 대응하여 제 1 높이를 갖는 제 1 포토레지스트패턴(482a)과, 상기 반투과부(도 12b, 도 13b의 HTA)에 대응하여 제 1 높이보다 작은 제 2 높이를 갖는 제 2 포토레지스트패턴(482b)이 형성된다. 한편, 상기 투과부(도 12b, 도 13b, 도 14b의 TA)에 대응한 영역에서는 상기 제 1 포토레지스트층(도 12b의 480)이 모두 제거되어 제 2 금속물질층(도 12b의 432)이 노출된다. 다음으로, 상기 제 1 및 제 2 포토레지스트패턴(482a, 482b)를 이용하여 노출된 제 2 금속물질층(도 12b의 432) 및 그 하부의 불순물 비정질 실리콘층(도 12b의 430), 순수 비정질 실리콘층(도 12b의 428), 게이트 절연막(426)을 제거한다. 그 결과, 화소영역(P)에서는 기판(410)이 노출되고, 게이트 패드 영역(GPA)에서는 게이트 패드 콘택홀(GPC)를 통해 게이트 패드(424)가 노출되며, 데이터 패드 영역(DPA)에는 상기 제 2 금속물질층(도 14b의 432)으로부터 데이터 패드(446)이 형성된다. 그리고, 상기 제 2 금속물질층(도 12b의 432) 및 그 하부의 불순물 비정질 실리콘층(도 12b의 430), 순수 비정질 실리콘층(도 12b의 428)이 패턴됨에 따라, 금속물질패턴(432a), 불순물 비정질 실리콘 패턴(430a) 및 순수 비정질 실리콘 패턴(428a)이 형성된다.When the exposure and development processes are performed on the
다음, 도 12d, 도 13d 및 도 14d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트패턴(도 12c, 도 13c, 도 14c의 482a, 482b)에 대하여 애싱(ashing) 공정을 진행하여 높이가 낮은 제 2 포토레지스트패턴(도 12c, 도 13c, 도 14c의 482b)를 제거하고, 제 1 포토레지스트패턴(도 12c, 도 14c의 482a)으로부터 높이가 줄어든 제 3 포토레지스트패턴(482c)를 형성한다. 그리고, 제 2 포토레지스트패턴(도 12c, 도 13c, 도 14c의 482b)의 제거에 의해 노출된 금속물질패턴(도 12c, 도 13c의 432a) 및 그 하부의 불순물 비정질 실리콘 패턴(도 12c, 도 13c의 430a)을 제거하여, 그 하부의 순수 비정질 실리콘 패턴(428a)을 노출시킨다. 그 결과, 게이 트 전극(422)에 대응하여 금속물질패턴(432a)의 패턴에 의해 서로 이격되어 있는 소스 및 드레인 전극(442, 444)가 형성되고, 그 하부에 서로 이격하는 오믹 콘택층(434b)이 형성된다. 또한, 상기 오믹 콘택층(434b) 하부에 위치하며 노출된 순수 비정질 실리콘 패턴(428a)은 액티브층(도 12c의 434a)을 이룬다. 여기서, 상기 게이트 전극(422), 게이트 절연막(426), 액티브층(434a) 및 오믹콘택층(434b)으로 이루어지는 반도체층(434)과 소스 및 드레인 전극(442, 444)은 박막트랜지스터(Tr)를 구성한다.Next, as shown in FIGS. 12D, 13D, and 14D, an ashing process is performed on the first and
도 12e 및 도 12f, 도 13e 및 도 13f, 도 14e 및 도 14f는 제 3 마스크 공정을 보여준다. 도 12e, 도 13e, 도 14e에 도시한 바와 같이, 제 3 포토레지스트 패턴(482c)를 제거한 후, 산화실리콘 또는 질화실리콘을 이용하여 절연물질층(미도시)을 형성하고 그 상부에 제 4 포토레지스트패턴(484)을 형성한다. 상기 제 4 포토레지스트 패턴(484)은 스위칭영역(TrA) 전체에 대응하여 형성되고, 게이트 패드(424) 주변에 서로 이격되어 형성된다. 상기 스위칭 영역(TrA)에 대응한 제 4 포토레지스트패턴(484)은 상기 드레인 전극(444)의 일부를 노출시킨다. 상기 게이트 패드(424) 주변에서 서로 이격된 제 4 포토레지스트 패턴(484) 사이 공간은 제 1 홈 패턴(HP1)을 구성한다. 또한 데이터 패드(446)의 양끝과 중앙부에 대응하여 제 4 포토레지스트 패턴(484)이 형성되며, 중앙부의 제 4 포토레지스트패턴(484)와 양끝의 제 4 포토레지스트패턴(484) 사이 공간은 제 2 홈패턴(HP2)을 구성한다. 도면상으로, 제 1 및 제 2 홈패턴(HP1, HP2)에 의해, 제 4 포토레지스트패턴(484)이 분리되는 것으로 보이나, 제 1 및 제 2 홈패턴(HP1, HP2) 각각의 양 측에 위치하는 제 4 포토레지스트패턴(484)은 서로 연결되어 있는 상태이다. 한편, 도시하지 않았으나, 도 11을 통해 설명한 바와 같이, 데이터 패드 및 게이트 패드가 형성되는 영역과 마주보는 비표시영역에도 서로 이격하는 제 4 포토레지스트패턴이 다수 형성되어 제 3 및 제 4 홈 패턴을 구성하고 있다.12E and 12F, 13E and 13F, 14E and 14F show a third mask process. 12E, 13E, and 14E, after removing the
다음으로, 제 4 포토레지스트패턴(484)을 이용하여 하부의 절연물질층(미도시)을 패턴하여 보호층(450)을 형성하게 된다. 이때, 상기 절연물질층(미도시)이 과식각됨으로써, 제 4 포토레지스트패턴(484)은 상기 보호층(450)으로부터 끝이 돌출된 형태가 된다. 즉, 제 4 포토레지스트패턴(484)은 상기 보호층(450)보다 큰 폭을 갖는다.Next, the
다음으로, ITO, IZO와 같은 물질을 증착하여 투명도전성 물질층(452)을 형성하는데, 상술한 바와 같이 제 4 포토레지스트패턴(484)의 끝이 상기 보호층(450)으로부터 돌출된 형태를 갖기 때문에, 그 경계에서 상기 투명도전성 물질층(452)에는 끊김 현상이 발생하게 된다. 350℃ 이상의 고온 공정으로 진행되는 플라즈마 화학 기상증착법에 의할 경우, 하부의 포토레지스트 패턴에 손상이 발생하고, 리프트오프 공정 불량이 발생한다. 따라서, 본 발명에서는 150℃ 이하의 공정 온도를 갖는 스퍼터링법에 의해 투명도전성 물질층(452)을 형성하는 것이 특징이다. 이러한 구성에서, 스트리퍼를 이용하여 리프트오프 공정이 진행되는데, 투명도전성 물질층(452)의 끊김이 발생한 부분으로 스트리퍼가 침투됨으로써, 상기 제 4 포토레지스트패턴(484)과 그 상부의 투명도전성 물질층(452)이 함께 제거된다.Next, a transparent
이때, 상기 게이트 패드(424)의 주변, 데이터 패드(446) 및 그 주변 등에 형 성되어 있는 제 1 홈패턴(HP1), 제 2 홈패턴(HP2), 제 3 및 제 4 홈패턴(미도시)에 의해 리프트오프 공정이 원활히 진행된다. 즉, 앞서 설명한 바와 같이, 데이터 패드(446)와 그 주변 등에 대하여 리프트오프 공정을 진행하는 경우, 이에 이용되는 포토레지스트패턴의 폭이 200㎛ 이상이기 때문에, 잔류 포토레지스트물질 등에 의한 불량이 발생하게 된다. 그러나, 본 발명에 의하면 다수의 제 1 내지 제 4 홈패턴에 의해 스트리퍼가 포토레지스트패턴의 중앙부까지도 쉽게 침투하게 되므로, 잔류 포토레지스트물질 등 종래의 문제점을 해결할 수 있다.At this time, the first groove pattern HP1, the second groove pattern HP2, and the third and fourth groove patterns (not shown) formed in the periphery of the
상기한 리프트오프 공정을 진행하면, 도 12f, 도 13f, 도 14f에 도시한 바와 같이, 화소영역(P)에 대응하여 상기 드레인 전극(444)과 연결되는 화소전극(460)이 형성되고, 게이트 패드 영역(GPA)에는 게이트 패드(424)와 게이트 패드 콘택홀(GPC)을 통해 접촉하며 연결되는 게이트 패드 전극(462)이 형성되며, 데이터 패드 영역(DPA)에는 제 2 홈 패턴(HP2)에 대응하여 데이터 패드(446)와 접촉하는 데이터 패드 전극(464)이 형성된다. 또한, 게이트 패드 영역(GPA) 주변에는 제 1 홈 패턴(HP1)에 대응하여 투명도전성 물질층(도 13e의 452)이 잔류하여 섬 형태의 제 1 리프트오프 패턴(452a)이 형성된다. 도시하지 않았으나, 상기 데이터 패드(446) 주변, 게이트 및 데이터 패드 영역(GPA, DPA)와 마주보는 비표시영역에도 섬 형태로 투명도전성 물질층이 잔류하여 제 2 내지 제 4 리프트오프 패턴이 형성된다. 12F, 13F, and 14F, as illustrated in FIGS. 12F, 13F, and 14F, a
이상의 공정에 의해, 리프트오프 공정을 포함하는 3 마스크 공정으로 액정표시장치용 어레이 기판을 제조하였다.By the above process, the array substrate for liquid crystal display devices was manufactured by the three mask process containing a lift-off process.
-- 제 4 실시예 --Fourth Embodiment
제 4 실시예에서는 보호층에 대하여 리프트오프 공정을 진행하는 3 마스크 액정표시장치용 어레이 기판의 제조 공정을 설명한다. 제 3 실시예에서와 유사한 공정에 대하여는 그 설명을 간략히 한다.In the fourth embodiment, a manufacturing process of an array substrate for a three mask liquid crystal display device in which a lift-off process is performed on the protective layer will be described. Processes similar to those in the third embodiment will be briefly described.
도 15a 내지 도 15h는 스위칭 영역을 포함하는 화소영역에 대한 제조 공정 단면도이며, 도 16a 내지 도 16h는 게이트 패드 영역에 대한 제조 공정 단면도이고, 도 17a 내지 도 17h는 데이터 패드 영역에 대한 제조 공정 단면도이다.15A to 15H are cross-sectional views illustrating manufacturing processes of a pixel area including a switching region, FIGS. 16A to 16H are cross-sectional views illustrating a manufacturing process of a gate pad region, and FIGS. 17A to 17H are cross-sectional views illustrating a manufacturing process of a data pad region of FIGS. to be.
제 1 마스크 공정을 보여주는 도 15a, 도 16a 및 도 17a를 참조하면, 기판(510) 상에 제 1금속물질(미도시)을 증착하고 패터닝하여 스위칭 영역(TrA)에 게이트 전극(522)과 게이트 패드 영역(GPA)에 게이트 패드(524)를 형성한다. 다음으로, 게이트 절연막(526)을 형성한다.Referring to FIGS. 15A, 16A, and 17A, which illustrate a first mask process, a
다음, 도 15b 내지 도 15d, 도 16b 내지 도 16d, 도 17b 내지 도 17d는 제 2 마스크 공정을 보여준다. 도 15b, 도 16b 및 도 17b에 도시한 바와 같이, 상기 게이트 절연막(526) 상에 순수 비정질 실리콘층(528), 불순물 비정질 실리콘층(530), 제 2 금속물질층(532) 및 제 1 포토레지스트층(미도시)을 적층한다. 다음, 투과영역, 반투과영역 및 차단영역을 포함하는 마스크(미도시)를 이용하여 상기 제 1 포토레지스트층을 노광 및 현상함으로써, 높이가 다른 제 1 및 제 2 포토레지스트패턴(582a, 582b)을 형성한다. Next, FIGS. 15B-15D, 16B-16D and 17B-17D show a second mask process. As shown in FIGS. 15B, 16B, and 17B, a pure
다음 도 15c, 도 16c 및 도 17c에 도시한 바와 같이, 제 1 및 제 2 포토레지스트패턴(582a, 582b)를 이용하여 순수 비정질 실리콘층(528), 불순물 비정질 실리콘 층(530), 제 2 금속물질층(532) 및 게이트 절연막(526)을 패터닝하여, 게이트 패드(524)를 노출시킨다. 다음, 애싱공정을 진행하여 제 3 포토레지스트패턴(582c)를 형성하고, 상기 제 3 포토레지스트패턴(582c)을 이용하여 노출된 순수 비정질 실리콘층(528), 불순물 비정질 실리콘층(530), 제 2 금속물질층(532)을 제거하여, 게이트 패드(524) 양 측으로 적층된 순수 비정질 실리콘 패턴(528a), 불순물 비정질 실리콘 패턴(530a), 금속물질패턴(532a)을 형성한다.Next, as shown in FIGS. 15C, 16C, and 17C, the pure
그 결과, 도 15d, 도 16d 및 도 17d에 도시한 바와 같이, 스위칭 영역(TrA)에 순수 비정질 실리콘 패턴(528a), 불순물 비정질 실리콘 패턴(530a), 금속물질패턴(532a)이 적층되며, 데이터 패드 영역(DPA)에는 순수 비정질 실리콘 패턴(528a), 불순물 비정질 실리콘 패턴(530a)과 데이터 패드(546)이 적층된다.As a result, as shown in FIGS. 15D, 16D, and 17D, the pure
도 15e 및 도 15h, 도 16e 및 도 16h, 도 17e 및 도 17h는 제 3 마스크 공정을 보여준다. 도 15e, 도 16e, 도 17e에 도시한 바와 같이, 투명도전성 물질층(552)을 형성하고, 그 상부에 높이가 다른 제 4 및 제 5 포토레지스트패턴(584a, 584b)을 형성한다. 15E and 15H, 16E and 16H, 17E and 17H show a third mask process. As shown in FIGS. 15E, 16E, and 17E, a transparent
다음, 도 15f, 도 16f, 도 17f에 도시한 바와 같이, 상기 제 4 및 제 5 포토레지스트패턴(584a, 584b)을 이용하여 상기 투명 도전성 물질층(552), 상기 금속물질패턴(532a) 및 불순물 비정질 실리콘 패턴(530a)을 패터닝함으로써, 서로 이격하는 소스 전극(542) 및 드레인 전극(544)과 그 하부에 오믹콘택층(534b)을 형성하고, 그 일부가 노출된 액티브층(534a)을 형성한다. 상기 액티브층(534a)과 오믹콘택층(534b)은 반도체층(534)을 이루고, 상기 게이트 전극(522), 게이트 절연막(526), 반도체층(534)과 소스 및 드레인 전극(542, 544)은 박막트랜지스터(Tr)를 구성한다. 그리고, 애싱공정을 진행하여 제 6 포토레지스트패턴(584c)을 형성한다. 게이트 패드(524) 상부의 제 6 포토레지스트패턴(584c) 사이 공간은 제 1 홈패턴(HP1)을 이루고, 데이터 패드(546) 상부의 제 6 포토레지스트패턴(584c) 사이 공간은 제 2 홈패턴(HP2)을 이룬다. 도면상으로, 제 1 및 제 2 홈패턴(HP1, HP2)에 의해, 제 6 포토레지스트패턴(584c)이 분리되는 것으로 보이나, 제 1 및 제 2 홈패턴(HP1, HP2) 각각의 양 측에 위치하는 제 6 포토레지스트패턴(584c)은 서로 연결되어 있는 상태이다. 상기 제 6 포토레지스트패턴(584c)을 이용하여 하부의 투명도전성 물질층(도 15e, 도 16e, 도 17e의 552)을 패터닝하여 화소영역(P)에 상기 드레인 전극(544)과 연결되는 화소전극(560)을 형성하고, 게이트 패드(524) 및 데이터 패드(546) 상부에 투명도전성 물질패턴(552a)을 형성한다. 이때, 투명도전성 물질층(도 15e, 도 16e, 도 17e의 552)이 과식각되어, 제 6 포토레지스트패턴(584c)은 화소전극(560), 투명도전성 물질패턴(552a)의 끝부분으로부터 돌출된다.Next, as illustrated in FIGS. 15F, 16F, and 17F, the transparent
다음으로, 도 15g, 도 16g, 도 17g에 도시한 바와 같이, 스퍼터링법을 이용하여 산화실리콘 또는 질화실리콘으로 이루어지는 보호층(550)을 형성한다. 일반적으로 보호층(550)은 플라즈마 화학 기상증착법에 의해 형성된다. 그러나 350℃ 이상의 고온 공정으로 진행되는 플라즈마 화학 기상증착법에 의할 경우, 하부의 포토레지스트 패턴에 손상이 발생하고, 리프트오프 공정 불량이 발생한다. 따라서, 본 발명에서는 150℃ 이하의 공정 온도를 갖는 스퍼터링법에 의해 보호층(550)을 형성하는 것이 특징이다.Next, as shown in FIGS. 15G, 16G, and 17G, a
상기 보호층(550)은 화소전극(560)과 제 6 포토레지스트패턴(584c) 사이 및 투명도전성 물질패턴(552a)과 제 6 포토레지스트패턴(584c) 사이에서 끊김이 발생하고, 리프트오프 공정을 진행하면 스트리퍼가 끊김이 발생한 부분으로 침투하게 되며, 제 6 포토레지스트패턴(584c)과 그 상부의 보호층(550)이 함께 제거된다. 특히, 그 폭이 200㎛이상인 게이트 패드(526) 및 데이터 패드(546)에 있어서, 제 1 및 제 2 홈패턴(HP1, HP2)에 의해 스트리퍼의 침투가 용이하게 되어 원활한 리프트오프 공정이 진행된다.The
그 결과, 도 15h, 도 16h, 도 17h에 도시한 바와 같이, 스위칭 영역(TrA)에 있어 노출된 액티브층(534a)이 보호층(550)에 의해 덮여 보호되고, 게이트 패드 영역(GPA)에는 제 1 홈패턴(HP1)에 대응하여 보호층(550)이 남게 되며, 투명도전성 물질로 이루어지는 게이트 패드 전극(562)이 게이트 패드(526)와 연결된 상태가 된다. 또한, 데이터 패드 영역(DPA)에는 제 2 홈패턴(HP2)에 대응하여 보호층(550)이 남게 되며, 투명도전성 물질로 이루어지는 데이터 패드 전극(564)이 데이터 패드(546)와 연결된 상태가 된다.As a result, as shown in FIGS. 15H, 16H, and 17H, the
그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 다양한 형태로 변형 및 변경이 가능하다는 것은 명백한 사실일 것이다.However, the present invention is not limited to the above embodiment, and it will be apparent that various modifications and variations are possible.
도 1은 종래의 액정표시장치용 어레이 기판을 나타낸 평면도.1 is a plan view showing a conventional array substrate for a liquid crystal display device.
도 2는 도 1의 A 부분을 확대한 평면도.FIG. 2 is an enlarged plan view of a portion A of FIG. 1; FIG.
도 3a 내지 도 3c는 도 2의 Ⅲ-Ⅲ선을 따라 절단한 부분의 제조 공정을 보여주는 단면도.3A to 3C are cross-sectional views illustrating a manufacturing process of a portion cut along the line III-III of FIG. 2.
도 4는 본 발명에 따른 홈패턴을 포함하는 배선의 일부를 나타낸 평면도.4 is a plan view showing a part of a wiring including a groove pattern according to the present invention.
도 5a 내지 도 5c는 도 4의 Ⅴ-Ⅴ선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.5A to 5C are cross-sectional views illustrating a process sequence by cutting along line V-V of FIG. 4.
도 6은 도 4의 H 부분을 확대한 도면.FIG. 6 is an enlarged view of a portion H of FIG. 4; FIG.
도 7은 본 발명에 따른 홈 패턴을 포함하는 배선의 일부를 나타낸 평면도.7 is a plan view showing a part of a wiring including a groove pattern according to the present invention.
도 8a 내지 도 8d는 도 7의 Ⅷ-Ⅷ선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.8A to 8D are cross sectional views taken along a line VII-VII of FIG. 7, according to a process sequence.
도 9는 도 7의 I 부분을 확대한 도면.9 is an enlarged view of a portion I of FIG. 7;
도 10a 내지 도 10f 각각은 본 발명의 실시예에 따른 홈 패턴의 형상을 나타낸 평면도.10A to 10F are plan views showing the shape of the groove pattern according to the embodiment of the present invention.
도 11은 본 발명의 실시예에 따른 액정표시장치용 어레이기판의 개략적인 평면도.11 is a schematic plan view of an array substrate for a liquid crystal display device according to an embodiment of the present invention.
도 12a 내지 도 12f는 도 11의 XII-XII 선을 따라 절단한 부분의 공정 단면도. 12A to 12F are cross-sectional views of a section taken along the line XII-XII in FIG. 11.
도 13a 내지 도 13f는 도 11의 XIII-XIII 선을 따라 절단한 부분의 공정 단 면도. 13A-13F show the process stages of the cut along the line XIII-XIII of FIG. 11.
도 14a 내지 도 14f는 도 11의 XIV-XIV 선을 따라 절단한 부분의 공정 단면도.14A-14F are process cross-sectional views of the cut along the line XIV-XIV in FIG. 11;
도 15a 내지 도 15h는 스위칭 영역을 포함하는 화소영역에 대한 제조 공정 단면도. 15A to 15H are cross-sectional views of a manufacturing process of a pixel region including a switching region.
도 16a 내지 도 16h는 게이트 패드 영역에 대한 제조 공정 단면도. 16A-16H are cross-sectional views of a manufacturing process for the gate pad region.
도 17a 내지 도 17h는 데이터 패드 영역에 대한 제조 공정 단면도.17A-17H are cross-sectional views of a manufacturing process for a data pad region.
* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *
200 : 기판 270 : 배선200: substrate 270: wiring
273, 274 : 홈 패턴 273, 274: home pattern
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