KR101070950B1 - 블록 코히어런트 통신 시스템에서 소프트 정보 추출 - Google Patents

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Abstract

통신 시스템에서 블록 코히어런트 채널을 통한 데이터 통신은 목표된다. 우수한 성능을 제공하는 낮은 복잡성 복조 기술들은 목표된다. 알려진 심볼, 예를 들어, 의사 파일롯 심볼을 포함하는 드웰 동기 신호(323), 예를 들어, 블록 코히어런트 심볼들의 세트가 수신되고, 복조되고(240) 및 소프트 입력들, 소프트 출력들, 및 메시지들의 인터리빙을 사용하는 조인트 디코더/복조기(311 및 313)에 의해 디코드된다. 낮은 복잡성 SISO 복조기(204)는 하나 이상의 드웰들(323)의 각각에 대응하는 의사 파일롯 변조 정보를 처리하기에 적당하다. 낮은 복잡성 방법은 터보 등가화가 사용될때 우수한 성능을 달성한다. 일부의 디코딩 및 복조 실시예들은 개별적인 위상 평가 및 합성 심볼 값들 및 소프트 비트들을 생성하기 위하여 외적인 원리에 따르는 업데이트된 개별적인 위상 평가들을 포함한다.
Figure R1020057018932
파일롯 심볼, 드웰, 복소수

Description

블록 코히어런트 통신 시스템에서 소프트 정보 추출{EXTRACTING SOFT INFORMATION IN A BLOCK-COHERENT COMMUNICATION SYSTEM}
본 발명은 블록 코히어런트 채널 상에서 데이터 통신을 위한 방법들 및 장치들, 특히 순방향 에러 검출 및/또는 정정을 위한 조인트 복조 및 디코딩을 위한 방법들 및 장치들에 관한 것이다.
통신 시스템은 수신기가 순시(instantaneous) 채널 이득(크기 및, 특히 위상)을 위한 신뢰성 있는 추정을 유지할 수 없을 때 논코히어런트(noncoherent) 검출을 요구한다. 논코히어런트 시스템들은 예를 들어, 무선 다중 액세스 시스템을 포함하고, 여기서 이동 노드들은 제한된 전력을 가지며 신뢰성 있는 채널 추정을 하기 위하여 보다 높은 전력의 알려진 심볼들, 예를 들어, 파일롯들을 전송할 수 없다. 논코히어런트 통신 채널은 몇몇 코히어런스 특성들을 가질 수 있다. 예를 들어, 논코히어런트 통신 채널은 코히어런트 블록들을 포함할 수 있고, 여기서 코히어런트 블록은 채널 변화들이 무시할만큼 작은 시간 간격이다. 상기 채널을 통한 통신은 블록 코히어런트(block-coherent) 통신이라 불린다.
블록 코히어런트 통신은 빠른 주파수-호핑(hopping) 직교 주파수 분할 다중(OFDM) 액세스 시스템들에서 자연적으로 발생할 수 있다. 상기 시스템들에서, 정보는 매 심볼 시간에서 톤(tone)들이라 불리는 이용할 수 있는 주파수들의 서브세트로 변조될 수 있다. 스펙트럼 효율성(spectral efficiency)을 강화시키고 다이버시티(diversity) 이득을 증가시키기 위하여, 사용된 톤들은 몇몇 경우들에서 매 L 심볼들에서 전체 사용된 주파수 대역에 걸쳐 빠르게 호핑되고, 예를 들어, L 연속 심볼들은 하나의 톤에 맵핑되고, 다른 L 심볼들이 다른 톤에 맵핑되고, 기타 등등이 이루어진다. L이 작을때, 연속적인 L 심볼들 경험 동일 채널 이득을 추정하는 것이 가능하다. 비록 L 심볼들의 두개의 연속적인 세트들 이득들의 크기들이 유사할지라도, 위상들은 일반적으로 완전히 개별적이다.
보다 정확하게, 블록 코히어런트 통신 시스템은 다음과 같이 정의될 수 있다 : 이산 시간 도메인에서 시스템을 표현하기 위하여, 채널 이득은 매 L 연속 심볼들에 대해 일반적으로 동일하게 유지되지만, 몇몇 분산에 따라 개별적으로 가변하는 알려지지 않은 복잡한 랜덤 변수이며, 예를 들어, 위상은 [0, 2PI]를 통하여 일정하게 분산되고 크기는 레이라이(Rayleigh) 분산된다.
블록 코히어런트 통신을 위하여, 공칭 변조 기법은 차동 M-어레이 위상 시프트 키잉(differential M-array phase-shift-keying: DMPSK)이다. DMPSK는 코히어런트 블록을 통하여 두 개의 연속적인 심볼들 사이의 위상 차들의 정보를 운반한다. 도시를 위하여, Nx(L-1) MPSK 정보 심볼들 s(i)을 전송하기 위하여, s(1), s(2),...,s(L-1)로서 표현된 L-1 심볼들의 N개의 연속적인 세트들 각각은 전송된 심볼들 t(0), t(1), t(2),...,t(L-1)로 차동적으로 인코드되고, 여기서 t(0)는 알려진 심볼로 설정되고, j=1,...,N-1에 대하여, t(j) = t(j-1) x s(j)이다.
MDPSK와 다른 변조 기법들이 가능하다. 예를 들어, 블록에 알려진 심볼들의 삽입으로 인해, 정보 심볼들은 차동적으로 대신 다른 심볼들상에 직접적으로 전송될 수 있다. 이런 변조 방법은 의사 파일롯 변조라 불릴 수 있다. 그러나, 대부분의 L-1 정보 심볼들이 위상 불확실성으로 인해 길이(L)의 드웰(dwell)내에 전송될 수 있다는 것이 명백하다. 따라서, 우리는 알려진 심볼이 각각의 드웰에 제공되는 것을 가정할 수 있다. 상기 도시에서 표기법을 사용하여, t(0)는 알려진 심볼로 설정되고, 나머지 전송된 심볼들은 j=1,...,L-1에 대하여 t(j) = s(j)이다.
순방향 에러 정정 코딩으로 인해, 블록 코히어런트 통신 시스템은 일반적으로 인코더(구성된 리던던시를 본래 데이터 스트림에 삽입함), 변조기, 예를 들어, DMPSK(MPSK 심볼들에 이진 데이터를 맵핑함), 복조기(소프트 정보를 추출하고 그것을 디코더에 공급함), 및 디코더(복조기로부터의 소프트 정보를 바탕으로 본래 메시지를 디코드함)를 포함할 것이다.
블록 코히어런트 수신으로, 수신된 심볼 y(i) 및 전송된 심볼 t(i)은 다음과 같이 관련된다 :
y(i) = αej θt(i) + n(i),
αejθ는 알려지지 않은 위상이고, t(i)는 알려지지 않은(실제) 채널 이득이고, n(i)는 부가 잡음 성분이다.
대부분의 코딩된 시스템들에서, 반복 복조 및 디코딩을 제공하는 - 이후 터보 등화법(turbo-equalization)이라 불리는 방법 - 수신기는 비반복 수신기에 비해 우수한 성능 이득을 가진다. 예를 들어, IEE 회보 통신 2000(IEE Proceedings Communication 2000)에서 공개된 사마이(Shamai) 등에 의한 "위상-잡음성(noisy) AWGN 채널 상에서 코딩된 논코히어런트 MPSK 통신을 위한 반복적인 디코딩(Iterative decoding for coded noncoherent MPSK communications over phase-noisy AWGN 채널)"에 의해 조사된 컨벌루션 및/또는 터보 코딩 DMPSK 시스템들은 1.3dB의 채널 용량 및 종래 방법보다 우수한 1dB내의 터보 등화 성능을 나타낸다.
터보 등가화가 가장 효과적이기 위하여, 코드 설계가 반복 복조 효과를 고려하여야 하는 것이 도시되었다. 코드 설계 및 그것을 달성하는 효과적인 방법의 중요성은 정보 이론에 대한 국제 심포지움 2002(International symposium on information theory 2002)에서 공개된 진(Jin) 및 리차드슨(Richardson)의 논문 "논코히어런트 통신에서 저-밀도 패러티-첵 코드들의 설계(Design of Low-Density Parity-Check Codes in Noncoherent Communication)"에 기술된다. 여기의 방법은 0.7dB의 채널 용량내로 성능을 개선시킨다.
터보 등가화 성능이 중요하지만, 통신 시스템이 넓은 범위의 장치, 예를 들어, 고객 장치들에 실제로 사용하기 위하여, 합리적인 비용으로 터보 등가화가 구현될 수 있는 것이 중요하다. 따라서, 예를 들어, 하드웨어 비용 측면에서, 블록 코히어런트 통신 시스템에 사용되는 터보 등가화 방법들을 효과적으로 구현하는 능력은 중요한 고려사항일 수 있다.
구현 비용으로 인해, 터보 등가화에 의해 취해진 실제적인 시도들은 (i) 소프트 인 소프트 아웃(soft-in soft-out: SISO) 복조기의 복잡성 및 (ii) 송신기 및 수신기에서 필요한 데이터 인터리빙(interleaving)이다.
SISO 복조기를 실현하는 한가지 알려진 방법은 만약 DMPSK 변조가 사용되면 빌리프 프로퍼게이션(belief propagation), 예를 들어, 발-코크-제니넥-라비브(Bahl-Cocke-Jelinek-Raviv(BCJR)) 알고리즘을 적용하는 것이다. 상기 복조기는 상당한 복잡성을 요구한다. BCJR 알고리즘은 똑같이 이격된 위상 포인트들로 위상 공간 [0, 2PI]를 양자화하도록 마름모 구조로 실행된다. 예를 들어, 8 레벨 양자화는 8 포인트들, 0, 1/4 PI,...,7/4 PI을 형성한다. 그러므로, 드웰에 제공된 알려지지 않은 위상은 상기 포인트들중 하나이므로, 부가적인 노이즈 제공없이 수신된 심볼들의 위상들이다. 각각 8개의 상태들중 하나인 드웰내의 L 심볼들은 마름모 구조를 포함한다. 정보 심볼은 현재 상태에서 다음 상태로 전이를 결정한다. 이런 마름모상에서, BCJR 알고리즘은 정보 심볼상 소프트 추측을 리턴한다. BCJR 알고리즘의 복잡성은 상태 공간의 카디널러티(cardinality)에서 선형적이다.
의사 파일롯 변조에 대한 빌리프 프로퍼게이션 복조를 실행하는 것은 양자화 공간의 카디널러티에서 선형적인 유사한 복잡성을 수반한다.
상기 측면에서, 소프트 인 소프트 아웃 복조의 복잡성을 처리하는 방법들 및 장치들이 필요하다는 것은 명백하다. 우수한 성능을 달성하는 보다 낮은 복잡성 복조 방법들 및 장치들에 대한 블록 코히어런트 통신 시스템들이 필요하다.
도 1은 본 발명의 방법들 및 장치들이 사용되는 인코더, 제 1 인터리버, 복 조기, 통신 채널, 복조기, 디인터리버, 제 2 인터리버, 및 디코더를 포함하는 예시적인 통신 시스템을 도시한 도면.
도 2는 본 발명에 따른 예시적인 수신기에서 데이터 인터리빙 및 디인터리빙으로 조인트 복조 및 디코딩의 예시적인 구조를 도시한 도면.
도 3은 도 2에서 복조기로서 사용될 수 있는 본 발명에 따라 실행된 예시적인 소프트 인 소프트 아웃 복조기를 도시한 도면.
도 4는 알려진 외적인 룰을 사용하여 개별적인 위상 추정치들로부터 업데이트된 개별적인 위상 추정치들을 형성하는 본 발명에 따라 실행되는 모듈의 예시적인 실시예를 도시한 도면.
도 5는 본 발명에 따른 예시적인 방법을 도시하는 흐름도.
도 6은 본 발명에 따른 정보의 예시적인 세트들을 도시하는 도면.
본 발명은 블록 코히어런트 채널을 통하여 데이터 통신을 위한 방법들 및 장치들에 관한 것이다. 간략화를 위하여, 하나의 코히어런트 간격으로 전송된 심볼들은 이 출원에서 드웰(dwell)이라 불린다. 드웰의 길이는 L이다. L 심볼들을 포함하는 드웰은 정보 전송을 위한 유닛으로서 역할한다.
본 발명을 설명하기 위하여 사용된 다양한 실시예들은, 복소수 평면 상에서의 콘스텔레이션 포인트들(constellation points)(S0=1+j, S1=-1+j, S2=1-j 및 S3=1-j)을 갖는 그레이 맵핑된 QPSK 심볼들의 사용을 포함한다. 한쌍의 두개의 비트들, 예를 들어, 쌍비트(dibit)는 하나의 QPSK 심볼에 맵핑하고; 쌍비트 00는 S0에 맵핑하고; 쌍비트 01은 S1에 맵핑하고; 쌍비트 11은 S2에 맵핑하고; 쌍비트 10는 S3에 맵핑한다. 상징적으로, 우리는 쌍비트(c1 c2)에 대한 맵핑하는 QPSK 심볼을 나타내기 위하여 S(c1c2)를 사용하고, S(00)=S0 등이다.
QPSK의 예시적인 환경에서 본 출원에 기술된 기술들이 보다 쉽게 생성되고 보다 높은 차수 MPSK에 응용할 수 있는 것이 인식될 수 있고, 상기 실행들은 본 발명의 범위 내에 있는 것으로 간주된다.
본 발명의 다양한 피쳐들(features)은 하나 이상의 드웰들의 각각에 대응하는 의사 파일롯 변조 정보를 처리하기에 적당한 낮은 복잡성 SISO 복조기를 위한 방법들 및 장치들에 관한 것이다. 본 발명의 낮은 복잡성 방법은 터보 양자화하에서 우수한 성능을 제공한다.
요약하여, 이것은 정보의 L 쌍들의 각각을 바탕으로 알려지지 않은 위상을 우선 개별적으로 추정함으로써 달성되고, 각각의 쌍은 디코더로부터 공급된 전송된 심볼 t(i)상의 업데이트된 선험적인 정보 및 수신된 심볼 y(i)을 포함한다. 이것은 각각의 심볼 인덱스(i)에 대하여 하나씩 L개의 개별적 추정치들을 형성한다. 둘째, i번째 심볼에 대한 새로운 위상 추정은 L-1 심볼들로부터의 추정치를 평균화함으로써 형성되고, 이것은 C. 베로우(C.Berrou), A. 글라비욱스(A. Glavieux), P. 티티마시마(P. Thitimajshima)에 의한 "샤논 제한 근처의 에러-정정 코딩 및 디코딩: 터보 코드들(Near Shannon limit error-correcting coding and decoding: Turbo codes)" 스위스, 제네바, 통신에 관한 IEEE 국제 컨퍼런스 회보 1993 (Proceedings 1993 IEEE International Conference on Communications, Geneva, Switzerland), May 1993, pp.1064-1070에 기술된 부가적인 원리에 따른다.
마지막으로, 새로운 위상 추정은 심볼에 관한 소프트 정보를 생성하기 위하여 사용될 수 있다(따라서 두 개의 비트들은 상기 정보와 연관됨). 이 기술은 미지의 위상을 양자화하는 것을 요구하지 않고 따라서 복잡성을 거의 수반하지 않는다.
예시적인 SISO 복조 실시예에서, 디코더는 QPSK 심볼 t(i)과 연관된 c(2i), c(2i+1)에 대하여 복조기 소프트 메시지, m(2i) 및 m(2i+1)를 공급한다. 소프트 메시지들은 로그 가능성 비율 형태일 수 있고, 이것은 비트(c)가 1인, 즉 m(i) = log(p(c(i)=0)/(c(i)=1)일 가능성에 대한 비트(c)가 0인 가능성인 비율의 로가리듬을 의미한다. 양쪽 비트들 c(2i) 및 c(2i+1) 모두의 로그 가능성 비율들은 심볼 t(i)의 기대값:
E(t(i)) = (tanh(m(2i)/2), tanh(m(2i+1)/2)),
및 s(i)의 컨주게이트(conjugate)의 기대값:
E(t(i)*) = (tanh(m(2i)/2), -tanh(m(2i+1)/2))을 얻기 위하여 조절될 수 있다.
탄젠트 쌍곡선 함수의 특이 특성으로 인해, 근사화에 의하여 이런 예상된 값의 단순화는 작은 성능 저하와 함께 가능하다. 예를 들어, ln(2) 단계들에서 소프트 메시지들이 양자화되는 것을 가정하면, 예시적인 근사화는 :
m<=-10일때, -3/4
-10<m<=-6일때, -1/2
-6<m<-1일때, -1/4
-1<=m<=1일때 tanh(m/2) = 0 수학식(1)
1<m<6일때, 1/4
6<=m<10일때, 1/2
m>=10일때, 3/4이다.
이런 근사화하에서, 심볼 t(i)의 예상된 값의 실수 성분 및 허수 성분 모두를 나타내기에 3개의 비트들이면 충분하다.
드웰내의 일반성 손실없이 1+j일 예시적인 실시예에서 본 발명을 설명하기 위하여 가정될 수 있는 알려진 심볼 t(0)는 다소 특정 처리를 받을만하다. 이런 기대값 E(t(0))는 알려지고 따라서 t(0)=1+j로 설정되고 E(t(0)*)는 t(0)*=1-j로 설정된다. 이것은 tanh(m/2)=1을 설정하는 것과 같다. 다른 실시예들에서, 알려진 심볼 t(0)는 다른 알려진 값일 수 있고, E(t(0)) 및 E(t(0)*)는 이에 따라 설정될 수 있다. y(i) = αejθt(i) + n(i)를 제공하여, y(i)와 E(t(i)*)를 곱하여 동일한 드웰 내부의 매 심볼에 대하여 T(i)로서 알려진 αejθ의 추정치를 생성한다. T(0)는 드웰 내부의 알려진 심볼에 대한 αejθ의 추정치이다.
그러므로, 하나의 드웰 내부에서, 우리는 미지의 위상 ejθ의 개별적인 추정치를 포함하는 L 개별 추정치 T(i)를 얻을 수 있다. 이들 개별적인 추정치들은 미지의 위상의 새로운 추정치들, 다음 부가적인 원리를 따르는 T'(i)를 포함하는 새로운 세트의 L 추정치들을 지금 형성할 수 있다.
Figure 112011016313606-pct00001
수학식(2)
후속적으로, y(i)와 컨주게이트의 T'(i)의 곱은 α2t(i)+αn(i)의 근사화를 제공한다 ; 그러므로, m(2i) 및 m(2i+1)의 소프트 메시지들은 y(i)T'(i)의 실수 성분 및 허수 성분에 비례할 것이다. 절단(trucation) 및/또는 포화(saturation)를 사용하여 비트들을 시프트함에 의한 적절한 스케일링은 상기 비트들을 로그 우도비 형태로 전환한다.
본래, 가중 계수 "a"는 최적 성능에 대한 터보 등가화동안 적응적으로 동조되어야 한다. 그러나, 실제로, a=2를 설정하는 예시적인 상수는 몇몇 실행들에서 거의 최적 성능을 제공한다. 상수 곱셈이 맵핑 단계에 통합되기 때문에, 소프트웨어 또는 하드웨어에서 수학식(1)을 실행할 때, 이것은 추가로 실행들을 간략화한다.
도 1은 본 발명을 실행하는 예시적인 범용 통신 시스템(10)을 도시한다. 몇몇 실시예들에서, 통신 시스템(10)은 OFDM 통신 시스템일 수 있다. 시스템(10)은 통신 채널(110)에 의해 수신기(120)에 결합된 송신기(100)를 포함한다. 다른 실시예들에서, 송신기(100)는 무선 터미널의 일부일 수 있고, 수신기는 기지국의 일부일 수 있고, 통신 채널은 업링크 통신 채널일 수 있다. 몇몇 실시예들에서, 송신기(100)는 기지국의 일부일 수 있고, 수신기는 무선 터미널의 일부일 수 있고, 통신 채널은 다운링크 통신 채널일 수 있다. 송신기(100)는 데이터 인코딩 회로, 예를 들어, 인코더(101), 인터리버(102), 및 변조기(103)를 포함한다. 수신기는 복조기(121), 디인터리버(122), 인터리버(123), 데이터 디코더(124) 및 동기 신호 생성기(151)를 포함한다. 디코더(124)는 터보 디코더, LDPC 디코더, 또는 다른 형태의 디코더일 수 있다. 인코더(101)는 리던던시를 가진 구조화된 이진 데이터 스트림(X1)에 입력 이진 데이터 스트림(A)을 맵핑한다. 인터리버(102)는 X1을 인터리브하여 다른 데이터 스트림(X2)을 형성한다. 변조기(103)는 이진 스트림(X2)을 실제적으로 전송할 수 있는 물리적 신호들(S), 예를 들어, QPSK 신호들로 변환한다. 통신 채널(110)은 무선(air) 링크일 수 있다. 변조 신호들(t)은 채널(110)을 통하여 수신기(120)로 전송되고, 신호들(Y)로서 수신된다. 복조기(121), 디인터리버(122) 및 인터리버(123)는 결합된 복조 및 인터리버 장치(150)를 형성한다. 복조기(121) 및 데이터 디코더(124)는 심볼 타이밍 및 다른 정보를 동기 신호 생성기(151)에 공급한다. 동기 신호 생성기(151)는 드웰 내에 수신된 심볼들의 정렬을 가리키는 드웰 동기 신호의 공급된 정보로부터 생성한다. 이런 정보는 드웰내의 심볼이 임의의 특정 시간 포인트에서 처리되는 것을 결정하기 위하여 장치에 드웰 동기 신호가 공급되게 한다. 수신기 측에서, 복조기(121)는 잡음성의 왜곡된 수신(Y)으로부터 정보(X2')를 추출한다. 디인터리버(122)는 코드 구조의 본래 순서에 대응하는 소프트 메시지들(X2' 내지 X1')을 재정렬한다. 디코더(123)는 복조에 의해 형성된 코드화된 데이터 스트림(X2')에 제공된 리던던시의 사용을 통하여 본래 이진 데이터 스트림(A)을 복구하고자 한다. 데이터 디코더(124)로부터의 출력은 본래 데이터 스트림 A의 수신기의 추정된 복구를 나타내는 A'이다. 데이터 디코더(124)로부터 복조부(121)로 데이터 경로는 피드백 루프를 나타낸다. 피드백 경로는 인터리버(123)를 포함한다. U1에 대응하는 피드백 메시지들은 U2에 대응하는 메시지들을 형성하기 위하여 디코더에서 정렬을 변조기(103)의 출력에서 정렬로 변환하기 위하여 인터리버(123)에 의해 인터리브된다.
도 2는 도 1의 장치(150) 대신에 사용될 수 있는 예시적인 결합된 복조 및 인터리버 장치(150')의 도면이다. 예시적인 복조 및 인터리버 장치(150')는 본 발명에 따라 데이터 인터리빙 및 디인터리빙 제어 회로(202)와 결합된 수신기측에서 조인트 디코딩 및 복조의 예시적인 구현예를 도시한다. U1에 대응하는 디코더로부터의 피드백 메시지들은 소프트 출력(디코더로부터) 메모리(모듈 200)에 저장된다. 소프트 출력들은 수신된 신호들(Y)로부터 생성되고 소프트 출력(채널로부터) 메모리(모듈 208)에 저장된다. 디코더 메모리(모듈 200)로부터의 소프트 출력들 및 채널 수신기 메모리(모듈 208)로부터의 소프트 출력들은 코드화된 비트들과 동일한 구성을 가지도록 가정된다. 인터리빙 제어 회로(202)는 디코더 메모리로부터의 소프트 출력들 및 드웰들의 정렬(ordering)시 채널 메모리로부터의 소프트 출력들 모두를 액세스하기 위한 올바른 어드레스를 생성하여, 복조기(204)에 U2 및 Y에 대응하는 메시지들을 전송한다. 복조기(204)는 잡음성의 왜곡된 수신(Y)으로부터 정보(X2')를 수신한다. 복조기(204)에 입력되는 정보의 액세스를 위한 인터리빙 제어 회로(interleaving control circuit: 202)에 의해 생성된 동일하게 생성된 어드레스들은 지연 라인(210)에 의해 인입된 지연에 영향을 받는다. 지연 라인(210)의 출력은 디코더 메모리(모듈 206)에, 복조기(204)의 출력들인 정보(X2')의 소프트 입력들을 기록하는 것을 제어하기 위하여 사용되고, X1'으로서 디코더에 공급되는 기록 어드레스로서 사용한다.
메모리(202, 206)에 공급된 기록 및 판독 어드레스들은 더미 위치에 기록될 알려진 신호들, 예를 들어, 파일롯 신호들 또는 의사 파일롯 신호들에 대응하는 소프트 값들을 야기할 수 있다. 이들 값들은 파일롯들 또는 의사 파일롯들에 대응하는 알려진 소프트 값들이 그 자리에서 사용될 수 있기 때문에 중요하지 않다. 그러나, 상기 값들이 고정되지 않고 데이터를 복구하기 위하여 중요하기 때문에 데이터 심볼들에 대응하는 정보에 대한 실제 어드레스들을 사용하는 것이 중요하다. 더미 어드레스들에 대한 파일롯 또는 의사 파일롯 관련 값들은 처리될 수신된 심볼들의 스트림과 타이밍 동기화를 유지하는 쉬운 방식을 제공하기 위하여 몇몇 실시예들에서 행해진다.
도 3은 본 발명의 일실시예에 따라 복조를 수행하는 예시적인 복조기(204)를 도시한다. 복조기(204)는 도 2의 예시적인 복조기로서 사용될 수 있다. 도 3의 도시에서, U2, X2', Y, IPE 또는 UIPE를 나타내는 예시적인 복소수 심볼들에 대한 첨자(x)는 복소수 심볼의 실수 성분을 가리키고, 첨자(y)는 복소수 심볼의 허수 성분을 가리킨다. 따라서, 도 3에서 U2x 및 U2y는 U2의 I 및 Q 부분을 나타내고, Yx 및 Yy는 Y의 I 및 Q 부분을 나타내고 X2x' 및 X'2y는 X2'의 I 및 Y 부분을 나타낸다.
복조기(300)에서, 맵핑 모듈(301)은 수학식(1)에 따라 심볼 U(i)의 실수 성분 및 허수 성분들에 각각 관련된 디코더로부터 3개의 비트 값에 각각 소프트 메시지들 m(2i) 및 m(2i+1)을 맵핑한다. 서브 모듈(311)은 3개의 비트 값에 Ux에 관련된 소프트 메시지들 m(2i)을 맵핑하는 것을 수행하는 반면, 서브 모듈(313)은 다른 3개의 비트 값을 형성하기 위하여 Ux와 관련된 소프트 메시지들 m(2i+1)을 맵핑한다. 맵핑 모듈(301)은 알려진 심볼들, 예를 들어, 의사 파일롯 심볼과 서브 모듈들(311, 313)을 맵핑함으로써 예를 들어, 곱셈기로서 사용될 수 있는 가중 계수들 "a"(319)을 포함한다. 몇몇 실시예들에서, 가중 계수 "a"(319)는 상수 값, 예를 들어, 2로 설정될 수 있다. 다른 실시예들에서, 가중 계수 "a"는 터보 양자화 동안 적응적으로 동조될 수 있다. 모듈(301)의 이런 맵핑은 t(i)*(t(i)의 계수)의 실수 성분 및 허수 성분의 기대값 및 t(i)*의 기대값을 형성한다. 맵핑 모듈(301)로부터의 출력들은 복소수 심볼 값들에 대응하는 소프트 비트들이다. 몇몇 실시예들에서, 룩업 테이블은 이런 맵핑에 사용될 수 있다. 드웰 동기 신호(323)에 기초하여, 맵핑 모듈들(311, 313)은 알려진 심볼, 예를 들어, 의사 파일롯 심볼 또는 파일롯 심볼이 처리될때를 결정할 수 있다. 알려진 심볼의 처리, 예를 들어, 의사 파일롯 심볼 또는 파일롯 심볼의 처리는 맵핑 모듈(301)의 소프트 값 입력에 공급된 소프트 값 대신 알려진 값의 사용을 포함할 수 있다. 따라서, 맵핑은 데이터 심볼들보다 알려진 심볼들, 예를 들어, 의사 파일롯 또는 파일롯 심볼들에 대해 다르게 수행될 수 있다. 유사하게, 드웰 동기 신호(323)를 바탕으로, 복소수 곱셈기 A(303)는 데이터 심볼들에 대응하는 심볼들과 다르게 알려진 심볼들, 예를 들어, 의사 파일롯 심볼들 또는 파일롯 심볼들에 대응하는 값들을 처리할 수 있다. 예를 들어, 제 1 복소수 곱셈기(303)는 드웰에서 데이터 심볼에 대응하는 값들에서 수행되는 복소수 곱셈의 경우 발생할 수 있는 위상 회전을 피하기 위하여 실수 곱셈 동작에 대해 알려진 심볼, 예를 들어, 의사 파일롯 심볼 또는 파일롯 심볼의 값의 경우 곱셈을 제한할 수 있다. 복소수 곱셈기 A(303)는 t(i)*의 기대값 및 수신된 값 y(i)의 곱을 형성한다. 결과적인 곱(resulting product)은 드웰에서 각각의 심볼에 대한 개별적인 위상 추정치(independent phase estimation: IPE)이다. 개별 실수(IPEx) 및 가상(IPEy)들이 생성된다. 모듈(305)은 드웰 내의 매 심볼에 대한 실수 및 허수 성분들을 포함하는 업데이트된 개별적인 위상 추정치(updated independent phase estimation: UIPE)를 생성하기 위하여 복소수(IPE)의 성분들을 처리한다. 모듈(305)은 알려진 심볼 정보, 예를 들어, 파일롯 또는 의사 파일롯 심볼 정보, 및 처리시 드웰 구조의 지식을 사용하고, 예를 들어, UIPE 모듈(305)은 드웰 구조로부터 결정할 수 있고 여기서 파일롯 또는 의사 파일롯은 심볼들의 시퀀스에서 발생할 것이다. 드웰 동기 신호(323)는 모듈(305)에 대한 입력으로서 정해진다. UIPE를 생성하기 위한 이런 처리는 각각의 실수 및 허수 성분들에 대하여 개별적으로 실행될 수 있다. 도 3에서, 외적(extrinsic) 평가/업데이트 서브 모듈(315)은 UIPEy를 생성하기 위하여 IPEx를 처리하고, 외적 평가/업데이트 서브 모듈(317)은 UIPEy를 생성하기 위하여 IPEy를 처리한다.
생성된 UIPEx 및 UIPEy는 컨주게이트 회로(306)에 입력된다. 컨주게이트 회로(306)는 거기에 공급된 신호들에서 컨주게이트 동작을 수행한다. 다양한 실행들에서, 컨주게이트 회로(306) 및 복소수 곱셈기 B(307)는 단일 회로로 결합된다.
복소수 곱셈기 B(307)는 스케일링 상수까지 새로운 소프트 메시지들 m'(2i) 및 m'(2i+1)을 생성하기 위하여 수신된 값 y(i)과 UIPE*를 곱셈한다. 수신된 값 y(i)은 모듈(305)의 파이프라인 지연과 매칭하는 지연 라인 모듈(309)에 의해 지연된 모듈(303)에 대한 입력으로서 동일한 소스로부터 도달할 수 있다. 복소수 곱셈기 B로부터의 출력은 X'2(i)이다.
하나의 특정 예시적인 실시예에서, 모듈(305)은 알려진 외적인 룰에 따라 복소수 UIPE를 형성한다. 도 4는 도 3의 UIPE 모듈(305)로서 사용될 수 있는 외적인 룰을 사용하여 실행되는 모듈(400)의 예시적인 실행을 도시한다. 상기 실시예에서, 누산기(401)는 드웰에서 모든 IPE T(i)의 합산을 생성한다. 누산기(401)는 합산 모듈(403), 지연 요소(405)(하나의 심볼에 대응하는 1 타임 간격의 지연이 처리됨), 및 피드백 루프를 포함한다. 합산 모듈(403)의 출력은 지연 요소(405)에 입력되고; 지연 요소(405)의 출력은 IPE 입력 신호로 합산될 합산 모듈(403)에 대한 입력으로 피드백된다. 지연 요소(405)의 출력은 또한 합산 레지스터(407)의 입력에 결합된다. 드웰 내의 모든 IPE의 합산은 로킹되고, 예를 들어, 합산 레지스터(407)에 저장되고, 여기서 록은 드웰들의 범위를 가리키는 단일 드웰 록(dwell lock: 409)에 의해 제어된다. 이 예시적인 실시예에서, 드웰내의 L 심볼들이 있다는 것이 가정된다. 리셋 신호(411)는 누산기(401)를 클리어(clear)하고 추후 드웰에 대한 합산을 재시작하기 위하여 사용될 수 있다. 합산 레지스터(407)는 최종 드웰에 대응하는 록 합산 값을 유지하고, 누산기(401)는 새로운 드웰에 대응하는 합산의 누산을 시작한다. 모듈(400)은 또한 리셋 신호(411) 및 드웰 록 신호(409)를 생성할 수 있는 제어 모듈(415)을 포함한다. 드웰 동기 신호(323)는 제어 모듈(415)에 입력되고 적당한 시간들에 신호들(411 및 409)을 생성하기 위하여 제어 모듈에 의해 트리거로서 사용될 수 있다. 드웰 동기 신호(323)는 동기 신호 생성기(151)로부터 생성되고, 드웰 범위들을 용이하게 식별하는 동기화 능력을 제공하기 위하여 사용된다.
모듈(400)은 지연 요소(413)(처리되는 드웰의 L 심볼들에 대응하는 L 타임 간격들의 지연을 가짐) 및 감산 모듈(415)을 포함한다. 지연 요소(413)는 입력으로서 수신된 각각의 IPE 심볼에서 L의 지연을 수행한다. Z-L(413)은 다중 IPE 값들을 저장할 수 있는 파이프라인 지연이다. 지연(413)은 일련의 L 유닛 지연 요소들로서 실행될 수 있다. 다른 구현들은 또한 가능하다. 감산 모듈(415)은 지연 요소(413)의 출력들 및 합산 레지스터(407)에 로킹된 드웰 심볼 합산 값을 입력으로서 수신한다. 감산 모듈(415)의 출력은 UIPE이다. 합(i번째 심볼을 포함하는 드웰 세트)로부터 심볼의 IPE를 감산하는 것은 i 번째 심볼의 UIPE를 생성하고, 여기서 IPE는 지연 라인의 사용을 통하여 쉽게 이용할 수 있다. IPE 및 UIPE는 복소수 값들이고 도 4에 도시된 처리는 병렬로 IPE의 실수 및 허수 성분들 각각에서 수행 되는 것이 인식된다. 따라서, 각각의 도시된 요소들은 복소수 값에서 개별 처리 동작을 수행하는 것으로서 도시될 수 있다.
도 5는 본 발명에 따라 복조 동작들을 수행하기 위하여, 본 발명에 따라 실행되는 수신기를 동작시키는 예시적인 방법을 도시하는 흐름도(500)이다. 상기 방법은 단계(502)에서 시작하고, 여기서 수신기는 전력이 인가되고 초기화된다. 동작은 단계(504)로 진행하고, 여기서 수신기는 제 1 세트의 복소수 값들을 수신하기 위하여 동작되고, 상기 제 1 세트의 복소수 값들은 채널, 예를 들어, 무선 통신 업링크 채널을 통하여 통신된 신호들의 수신된 복소수 심볼 값들이다. 몇몇 실시예들에서, 제 1 세트의 복소수 심볼 값들은 OFDM 변조 통신 시스템에 의해 생성된다. 통신은 블록 코히어런트 통신 시스템일 수 있다. 몇몇 실시예들에서, 각각의 세트의 복소수 값들은 7개의 수신된 심볼들에 대응할 수 있다. 다른 크기 블록들도 가능하다. 몇몇 실시예에서 수신된 신호들 중 하나는 알려진 심볼, 예를 들어, 의사 파일롯 또는 파일롯 심볼일 수 있다. 단계(506)에서, 수신기는 제 2 미리 결정된 시간 동안 제 1 세트의 복소수 심볼 값들의 각각을 저장하기 위하여 동작되고, 상기 제 2 미리 결정된 시간은 제 1 미리 결정된 시간 보다 길다. 제 2 미리 결정된 시간은 제 4 세트의 값들을 생성할때 제 1 세트의 값들이 이용할 수 있도록 충분히 길게 설정된다. 상기 값들은 지연 라인에 저장될 수 있다. 동작은 단계(508)로 진행한다. 단계(508)에서, 예를 들어, 디코더로부터 생성된 소프트 비트들의 세트가 수신된다. 수신된 소프트 비트들은 상기 복소수 심볼 값들에 대응한다. 몇몇 실시예들에서, 수신된 복소수 심볼 값마다 적어도 2개의 소프트 비트들이 존재한다. 다른 실시예들에서, 수신된 복소수 심볼 값마다 적어도 3개의 소프트 비트들이 존재한다.
단계(510)에서, 곱셈 모듈은 제 2 세트의 복소수 값들의 적어도 일부 요소들을 생성하기 위하여 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값에 대해 복소수 곱셈 동작을 수행하고, 상기 제 1 세트의 복소수 값들의 적어도 일부의 상기 세트의 각 복소수 값에 대해 수행되는 곱셈 동작은 적어도 일부의 상기 비트들로부터 결정된 복소수 값에 의해 상기 개별 복소수 값들을 곱셈하는 것을 포함한다. 상기 곱셈은 알려진 심볼, 예를 들어, 파일롯 또는 의사 파일롯 심볼에서 수행되지 않는 것이 주의되고, 미리 결정된 값이 대신 출력된다. 몇몇 실시예들에서, 각각의 복소수 곱셈 동작은 두개의 시프트 동작들 및 덧셈 동작들을 수행함으로써 수행된다. 몇몇 실시예들에서, 수신된 복소수 심볼 값들중 하나는 회전되지 않고, 예를 들어, 위상은 곱셈 동작에 의해 변하지 않는다. 몇몇 실시예들에서, 회전되지 않은 복소수 심볼 값은 수신된 복소수 심볼 값들의 세트내에서 미리 선택된 위치에서 발생한다. 회전되지 않은 복소수 심볼 값에 대한 곱셈은 알려질 수 있고 소프트 비트들과 무관하다. 회전되지 않은 복소수 심볼 값은 의사 파일롯 심볼 같은 알려진 심볼을 나타내는 파일롯 심볼 또는 값을 나타내는 값일 수 있다. 단계(512)에서, 수신기는 제 1 미리 결정된 시간 동안 생성된 제 2 세트의 각각을 저장하기 위하여 동작된다. 몇몇 실시예들에서 제 1 미리 결정된 타임은 복소수 값들의 제 3 세트의 생성을 완성하기에 충분히 길게 선택된다.
다음, 단계(514)에서, 수신기는 복소수 합을 생성하기 위하여 상기 제 2 세트의 복소수 값들에서 상기 복소수 값들을 합산하기 위하여 동작되고, 상기 복소수 합산은 복소수 값이다. 단계(516)에서, 수신기는 복소수 합을 저장하도록 동작된다. 다음, 단계(518)에서, 제 3 세트의 복소수 값들은 상기 제 3 세트의 복소수 값들중 하나를 생성하기 위하여 상기 저장된 제 2 세트의 복소수 값들 중 하나를 상기 저장된 복소수 합으로부터 감산함으로써 생성되고, 제 3 세트의 복소수 값들은 상기 제 1 세트의 복소수 값으로서 복소수 값들과 동일한 수를 가진다. 각각의 제 2 세트의 복소수 값은 상기 합으로부터 각각 감산된다. 상기 감산들은 순차적으로 또는 병렬로 행해질 수 있다.
다음, 단계(520)에서, 상기 제 1 세트의 복소수 값들의 각각의 요소는 제 4 세트의 복잡한 값들을 형성하기 위하여 상기 제 3 세트의 복소수 값들로부터 복소수 값의 컨주게이트와 곱셈되고, 상기 제 4 세트의 복소수 값들은 제 1 및 제 2 세트의 복소수 값들로서 동일한 수의 요소들을 가지며, 상기 제 4 세트의 복소수 값들은 소프트 심볼 값들이다. 동작은 단계(520)에서 단계(522)로 진행한다.
단계(522)에서, 소프트 입력 소프트 출력 디코딩 동작은 부가적인 소프트 비트들을 생성하기 위하여 상기 소프트 심볼 값들상에서 수행된다. 몇몇 실시예들에서, 소프트 입력 소프트 출력 디코딩 동작은 저밀도 페리티 체크(LDPC) 디코더에 의해 수행될 수 있다. 다른 실시예들에서, 소프트 입력 소프트 출력 디코딩 동작은 터보 디코더에 의해 수행된다.
다음 단계(524)에서, 생성된 부가적인 소프트 비트들은 복소수 심볼 값들의 다른 세트를 처리하기 위하여 사용된다. 이것은 단계들(504 내지 522)의 반복을 포함한다. 동작은 처리될 통신 채널로부터의 많은 복소수 값들이 없을때 단계 (526)에서 종료한다.
도 6은 본 발명에 따라 생성되고 처리된 예시적인 정보 세트들을 도시하는 블록도(600)이다. 블록(602)은 제 1 세트의 복소수 심볼 값들이다. 제 1 세트의 복소수 심볼 값들은 수신된 블록 코히어런트 채널 신호들의 세트로부터일 수 있고, 예를 들어, 7개의 심볼들은 하나의 알려진 심볼, 예를 들어, 의사 파일롯 신호 또는 파일롯 심볼을 포함하고, 6개의 심볼들은 사용자 정보를 나른다. 블록(604)은 디코더로부터의 소프트 비트들의 예시적인 비트, 예를 들어, 블록(602)의 수신된 복소수 심볼 값들에 대응하는 소프트 비트들이다.
블록(606)은 적어도 몇몇의 제 1 세트의 복소수 값들(602)의 요소들 및 적어도 몇몇의 소프트 비트들(604)로부터 결정된 복소수 값들 사이에서 복소수 곱셈 동작의 결과인 적어도 몇몇 요소들을 포함하는 예시적인 복소수 값들의 제 2 세트이다.
예시적인 복소수 합(608)은 제 2 세트의 복소수 값들(606)로부터 생성된다.
블록(610)은 예시적인 제 3 세트의 복소수 값들이고, 제 3 세트의 복소수 값들의 크기는 제 1 또는 제 2 세트의 복소수 값들의 크기와 동일하다. 제 3 세트의 복소수 값들(610)에서 각각의 요소는 제 1 세트의 복소수 값들(602)의 멤버 및 복소수 합(608) 사이의 감산 동작으로부터 생성된다. 블록(612)은 제 3 세트의 복소수 값들(610)의 컨주게이트인 예시적인 값들이다.
블록(614)은 제 4 세트의 복소수 값들, 예를 들어, 제 1 세트의 복소수 값들(602) 및 제 3 세트의 복소수 값들(612)의 컨주게이트 사이의 복소수 곱셈 동작에 의해 생성될 수 있는 소프트 심볼 값들이다. 부가적인 소프트 비트들(604')은 소프트 심볼들(614)에 대해 수행되는 소프트 입력 소프트 출력 디코딩 동작의 결과로서 생성될 수 있다. 부가적인 소프트 비트들(604')은 다른 예시적인 세트의 복소수 심볼 값들(602')을 처리하기 위하여 사용될 수 있다.
상기된 실시예들의 다양한 것들에서, 회전, 예를 들어, 위상 변화의 없음은 알려진 고정된 값, 예를 들어, 파일롯 값에 심볼 값 처리가 대응할때 복소수 곱셈기(303)에 의해 수행되는 제 1 복소수 곱셈에 의해 발생된다. 이것은 일반적으로 알려진 값이 허수 성분을 가지지 않을때(예를 들어, 제로(0)) 적용한다. 다른 실시예들에서, 알려진 값이 허수 성분을 가지며, 제 1 복소수 곱셈 동작은 고정된 미리 결정된 양만큼 위상, 예를 들어, 위상 회전의 변화를 유도할 수 있다.
본 발명의 다양한 특징들은 모듈들을 사용하여 실행될 수 있다. 상기 모듈들은 소프트웨어, 하드웨어 또는 소프트웨어 및 하드웨어의 결합을 사용하여 실행될 수 있다. 많은 상기된 방법들 및 방법 단계들은 머신, 예를 들어, 부가적인 하드웨어를 가지거나 가지지 않는 범용 컴퓨터를 제어하고, 하나 이상의 통신 네트워크 노드들에서 상기된 방법들의 모두 또는 일부들을 실행하기 위하여 메모리 장치, 예를 들어, RAM, 플로피 디스크 등 같은 머신 판독 가능 매체에 포함된 소프트웨어 같은 머신 실행 가능 명령들을 사용하여 실행될 수 있다. 따라서, 여러가지 중에서, 본 발명은 머신, 예를 들어, 처리기 및 관련된 하드웨어가 상기된 방법들의 하나 이상의 단계들을 수행하도록 하기 위한 머신 실행 가능 명령들을 포함하는 머신 판독 가능 매체에 관한 것이다.
상기된 본 발명의 방법들 및 장치들상 다양한 부가적인 변화들은 본 발명의 상기 설명 측면에서 당업자에게 명백할 것이다. 상기 변화들은 본 발명의 범위내로 고려된다. 본 발명의 방법들 및 장치들에는 액세스 노드들 및 이동 노드들 사이에 무선 통신 링크들 제공하기 위하여 사용될 수 있는 CDMA, 직교 주파수 분할 멀티플렉싱(OFDM), 및/또는 다양한 다른 형태의 통신 기술들이 사용될 수 있다. 몇몇 실시예들에서, 액세스 노드들은 OFDM 및/또는 CDMA를 사용하여 이동 노드들과 통신 링크들을 형성하는 기지국들로서 실행된다. 다양한 실시예들에서, 이동 노드들은 노트북 컴퓨터들, 개인 휴대용 정보 단말기들(PDA), 또는 본 발명을 실행하기 위한 수신기/송신기 회로들 및 논리 및/또는 루틴들을 포함하는 다른 휴대용 장치들로서 실행된다.

Claims (27)

  1. 수신기 장치에 전달된 복소수 값들의 세트로부터 소프트 값들을 생성하도록 상기 수신기 장치를 동작시키는 방법으로서,
    a) 제 1 세트의 복소수 값들을 수신하는 단계 ― 상기 제 1 세트의 복소수 값들은 채널을 통하여 전달된 신호들로부터 얻어진 수신된 복소수 심볼 값들임 ― ;
    b) 소프트 비트들의 세트를 수신하는 단계 ― 상기 소프트 비트들은 상기 복소수 심볼 값들에 대응함 ― ;
    c) 제 2 세트의 복소수 값들의 적어도 일부 요소들(elements)을 생성하기 위하여 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값에 대해 복소수 곱셈 동작을 수행하는 단계 ― 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값에 대해 수행되는 상기 복소수 곱셈 동작은 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값을 상기 소프트 비트들 중 적어도 일부에 의해 생성된 복소수 값에 의해 곱하는 것을 포함함 ― ;
    d) 복소수 합을 생성하기 위하여 상기 제 2 세트의 복소수 값들 내의 복소수 값들을 합산하는 단계 ― 상기 복소수 합은 복소수 값임 ― ;
    e) 제 3 세트의 복소수 값들을 생성하는 단계 ― 상기 제 3 세트는 상기 제 2 세트의 복소수 값들 중 하나를 상기 복소수 합으로부터 개별적으로 감산함으로써 상기 제 1 세트의 복소수 값들과 동일한 수의 요소들을 갖고, 각각의 개별 감산은 상기 제 3 세트의 복소수 값들 중 하나를 생성함 ― ; 및
    f) 제 4 세트의 복소수 값들을 생성하기 위하여 상기 제 3 세트로부터의 복소수 값의 컨주게이트(conjugate)와 상기 제 1 세트의 복소수 값들의 각각의 요소를 곱하는 단계 ― 상기 제 4 세트는 상기 제 1 세트 및 상기 제 2 세트와 동일한 수의 요소들을 갖고, 상기 제 4 세트 내의 복소수 값들은 생성된 소프트 심볼 값들임 ― 를 수행하기 위해 상기 수신기 장치를 동작시키는 것을 포함하는, 수신기 장치 동작 방법.
  2. 제 1 항에 있어서, 상기 수신된 소프트 값들의 세트는 디코더의 출력으로부터 생성되는, 수신기 장치 동작 방법.
  3. 제 1 항에 있어서, 상기 제 3 세트의 복소수 값들을 생성하는 상기 단계에서 수행되는 상기 개별 감산들은 순차적으로 수행되는, 수신기 장치 동작 방법.
  4. 제 1 항에 있어서, 수신된 복소수 심볼 값마다 적어도 2개의 소프트 비트들이 존재하는, 수신기 장치 동작 방법.
  5. 제 1 항에 있어서, 수신된 복소수 심볼 값마다 적어도 3개의 소프트 비트들이 존재하는, 수신기 장치 동작 방법.
  6. 제 1 항에 있어서, 상기 수신된 복소수 심볼 값들 중 하나는 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값에 대해 복소수 곱셈 동작을 수행하는 단계에 의해서 위상이 변경되지 않는(unmodified), 수신기 장치 동작 방법.
  7. 제 6 항에 있어서, 위상이 변경되지 않은 상기 복소수 심볼 값은 제 1 세트의 수신된 복소수 심볼 값들 내의 미리 선택된 위치에서 발생하는, 수신기 장치 동작 방법.
  8. 삭제
  9. 제 6 항에 있어서, 위상이 변경되지 않은 상기 복소수 심볼 값은 파일롯 심볼 값인, 수신기 장치 동작 방법.
  10. 제 6 항에 있어서, 위상이 변경되지 않은 상기 복소수 심볼 값은 의사(pseudo) 파일롯 심볼을 나타내는 알려진 심볼 값인, 수신기 장치 동작 방법.
  11. 제 1 항에 있어서, 부가적인 소프트 비트들을 생성하기 위하여 상기 소프트 심볼 값들에 대해 소프트 입력 소프트 출력(soft input soft output) 디코딩 동작을 수행하는 단계를 더 포함하는, 수신기 장치 동작 방법.
  12. 제 11 항에 있어서, 다른 세트의 복소수 심볼 값들을 처리하기 위하여 상기 생성된 부가적인 소프트 비트들을 사용하는 단계를 더 포함하는, 수신기 장치 동작 방법.
  13. 제 11 항에 있어서, 상기 소프트 입력 소프트 출력 디코딩 동작은 저밀도 페리티 검사 디코더에 의해 수행되는, 수신기 장치 동작 방법.
  14. 제 11 항에 있어서, 상기 소프트 입력 소프트 출력 디코딩 동작은 터보 디코더에 의해 수행되는, 수신기 장치 동작 방법.
  15. 제 1 항에 있어서, 상기 제 1 세트의 복소수 심볼 값들은 OFDM 변조 통신 시스템에 의해 생성되는, 수신기 장치 동작 방법.
  16. 제 1 항에 있어서,
    상기 생성된 제 2 세트의 복소수 심볼 값들의 각각을 제 1 미리 결정된 시간 동안 저장하는 단계를 더 포함하고,
    상기 감산은 상기 제 1 미리 결정된 시간 동안 저장되는 상기 제 2 세트로부터의 심볼 값들을 사용하는, 수신기 장치 동작 방법.
  17. 제 16 항에 있어서,
    상기 제 1 세트의 복소수 심볼 값들의 각각을 제 2 미리 결정된 시간 동안 저장하는 단계 - 상기 제 2 미리 결정된 시간은 상기 제 1 미리 결정된 시간 보다 김 - 를 더 포함하고,
    상기 제 3 세트의 복소수 심볼 값들과 곱해진 상기 제 1 세트의 복소수 심볼 값들은 상기 제 2 미리 결정된 시간 동안 지연되는, 수신기 장치 동작 방법.
  18. 제 5 항에 있어서, 상기 제 1 세트의 복소수 값들의 적어도 일부의 각 복소수 값에 대한 상기 복소수 곱셈 동작은 두개보다 많지 않은 시프트 동작들 및 하나보다 많지 않은 덧셈 동작을 수행함으로써 수행되는, 수신기 장치 동작 방법.
  19. 제 1 항에 있어서, 상기 전달된 신호들은 블록 코히어런트 통신 신호들(block-coherent communication signals)인, 수신기 장치 동작 방법.
  20. 제 1 항에 있어서, 상기 수신된 복소수 심볼 값들 중 하나는 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값에 대해 상기 복소수 곱셈 동작을 수행하는 단계에 의해서 고정된 미리 선택된 양만큼 위상이 변경되는, 수신기 장치 동작 방법.
  21. 제 20 항에 있어서, 상기 고정된 미리 선택된 양만큼 위상이 변경되는 상기 복소수 심볼 값은 제 1 세트의 수신된 복소수 심볼 값들 내의 미리 선택된 위치에서 발생하는, 수신기 장치 동작 방법.
  22. 삭제
  23. 복소수 값들의 세트로부터 소프트 값들을 생성하기 위한 장치로서,
    i) 제 1 세트의 복소수 값들을 수신하기 위한 제 1 입력 ― 상기 제 1 세트의 복소수 값들은 채널을 통하여 전달된 신호들로부터 얻어진 수신된 복소수 심볼 값들임 ― ,
    ii) 소프트 비트들의 세트를 수신하기 위한 제 2 입력 ― 상기 소프트 비트들은 상기 복소수 심볼 값들에 대응함 ―, 및
    iii) 제 2 세트의 복소수 값들의 적어도 일부 요소들을 생성하기 위하여 상기 제 1 세트의 복소수 값들의 적어도 일부의 각 복소수 값에 대해 복소수 곱셈 동작을 수행하기 위한 회로 ― 상기 제 1 세트의 복소수 값들의 적어도 일부의 각 복소수 값에 대해 수행되는 상기 복소수 곱셈 동작은 상기 제 1 세트의 복소수 값들 중 적어도 일부의 각 복소수 값을 상기 소프트 비트들 중 적어도 일부에 의해 생성된 복소수 값에 의해 곱셈하는 것을 포함함 ― 를 포함하는, 제 1 복소수 곱셈기;
    복소수 합을 생성하기 위하여 상기 제 2 세트의 복소수 값들 내의 복소수 값들을 합산하기 위해 상기 제 1 복소수 곱셈기에 연결된 합산기 ― 상기 복소수 합은 복소수 값임 ― ;
    상기 제 2 세트의 복소수 값들 중 하나를 상기 복소수 합으로부터 개별적으로 감산함으로써 제 3 세트의 복소수 값들을 생성하기 위한 수단 ― 상기 제 3 세트는 상기 제 1 세트의 복소수 값들과 동일한 수의 요소들을 갖고, 각각의 개별 감산은 상기 제 3 세트의 복소수 값들 중 하나를 생성함 ― ; 및
    제 4 세트의 복소수 값들을 생성하기 위하여 상기 제 3 세트로부터의 복소수 값의 컨주게이트와 상기 제 1 세트의 복소수 값들의 각각의 요소를 곱하기 위한 수단 ― 상기 제 4 세트는 상기 제 1 세트 및 상기 제 2 세트와 동일한 수의 요소들을 갖고, 상기 제 4 세트 내의 복소수 값들은 생성된 소프트 심볼 값들임 ― 을 포함하는, 소프트 값들 생성 장치.
  24. 제 23 항에 있어서,
    소프트 출력 값들을 생성하는 디코더를 더 포함하고,
    상기 디코더는 상기 제 1 복소수 곱셈기의 상기 제 1 입력에 연결되는, 소프트 값들 생성 장치.
  25. 제 23 항에 있어서, 상기 제 3 세트의 복소수 값들을 생성하기 위한 수단은 상기 제 2 세트의 복소수 값들에 포함된 복소수 값들을 지연시키기 위한 지연 라인, 및 상기 지연 라인에 연결된 감산기를 포함하는, 소프트 값들 생성 장치.
  26. 제 23 항에 있어서, 수신된 복소수 심볼 값마다 적어도 2개의 소프트 비트들이 존재하는, 소프트 값들 생성 장치.
  27. 제 23 항에 있어서, 상기 제 4 세트의 복소수 값들을 생성하기 위하여 상기 제 3 세트로부터의 복소수 값의 컨주게이트와 상기 제 1 세트의 복소수 값들의 각각의 요소를 곱하기 위한 수단은 컨주게이트 회로, 및 제 2 복소수 곱셈기를 포함하는, 소프트 값들 생성 장치.
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