KR101069293B1 - Controlled edge thickness in a silicon wafer - Google Patents

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Abstract

중심 부근의 두께보다 더 크거나 더 작은 에지 부근 영역에서의 두께를 갖는 에피텍셜 실리콘 웨이퍼가 제공된다. 웨이퍼는 에지 두께를 제어하도록 에피텍셜층의 증착 동안 하나 이상의 공정 파라미터가 조정되는 방법에 의해 제조될 수 있다.An epitaxial silicon wafer is provided having a thickness in the region near the edge that is greater or smaller than the thickness near the center. The wafer may be manufactured by a method in which one or more process parameters are adjusted during deposition of the epitaxial layer to control the edge thickness.

Description

제어된 에지 두께를 갖는 실리콘 웨이퍼 및 그 제조방법{CONTROLLED EDGE THICKNESS IN A SILICON WAFER}CONTROLLED EDGE THICKNESS IN A SILICON WAFER}

본 발명은 제어된 에지 두께를 갖는 실리콘 웨이퍼 및 웨이퍼의 제조 방법에 관한 것이다. The present invention relates to a silicon wafer having a controlled edge thickness and to a method of making a wafer.

전자 소자는 실리콘 웨이퍼 상에 형성될 수 있는데, 예를 들어 실리콘 웨이퍼 상의 에피텍셜층의 트렌치 전력 MOSFET과 같은 전력 소자가 그러하다. 이러한 MOSFET은 통상적으로 최대 "온(on)" 저항(Rdson)과 최소 항복 전압(BV)에 대한 특정 사양을 충족시키도록 설계 및 제조된다. Rdson과 BV에 영향을 미치는 웨이퍼 파라미터는 에피텍셜층의 두께이다. 보통, 두께는 목표값으로부터 ± 5% 이하의 편차를 허용하는 사양에 대하여 웨이퍼 공정 동안의 정밀 모니터링의 대상이다. 편차의 상한 및 하한은 보통 목표값으로부터 동일한 퍼센티지 차이가 있다. 또한, 웨이퍼는 그 전체를 가로질러 균일한 두께 사양을 갖는다. Electronic devices may be formed on silicon wafers, such as power devices such as trench power MOSFETs in epitaxial layers on silicon wafers. Such MOSFETs are typically designed and manufactured to meet specific specifications for maximum "on" resistance (Rdson) and minimum breakdown voltage (BV). The wafer parameter affecting Rdson and BV is the thickness of the epitaxial layer. Usually, thickness is the subject of precise monitoring during wafer processing for specifications that allow deviations of ± 5% or less from the target value. The upper and lower limits of the deviation usually have the same percentage difference from the target value. In addition, the wafer has a uniform thickness specification across it.

소자 공정 동안, 트렌치 에칭 깊이, 폴리실리콘 게이트 증착, 및 리소그래피 분해능(definition)과 같은 다른 요인은 웨이퍼 표면에 걸쳐 균일하지 않은 경향이 있으며, 이는 또한 소정 영역 내의 BV에 영향을 미친다.During device processing, other factors such as trench etch depth, polysilicon gate deposition, and lithography resolution tend to be non-uniform across the wafer surface, which also affects BV within certain areas.

본 발명은 중심 부근의 두께보다 더 크거나 더 작은 에지 부근 영역에서의 두께를 갖는 에피텍셜 실리콘 웨이퍼 및 이의 제조 방법을 제공하고자 한다. The present invention seeks to provide an epitaxial silicon wafer having a thickness in the region near the edge that is larger or smaller than the thickness near the center and a method of manufacturing the same.

본 발명은 웨이퍼 및 웨이퍼의 제조 방법에 관한 것으로, 웨이퍼 중심 부근의 영역에 비교하여 웨이퍼 에지 부근의 영역에서의 두께를 증가시키거나 감소시키도록 공정 동안 에피텍셜층의 두께가 제어된다. 두께에 대한 목표값은 웨이퍼 중심으로부터 외측으로 진행되는 단일 단계 또는 다수 단계로 에지 부근의 영역에서 높아지거나 낮아질 수 있다. 이러한 경우에, 웨이퍼 중심을 통과하는 웨이퍼 단면의 두께의 도표는 단면의 왼쪽 에지 부근 영역의 높은 값에서 단면의 중심에 있는 낮은 점으로 낮아지고 단면의 오른쪽 에지 부근 영역에서의 높은 값으로 다시 올라가도록 연장하는 사발(bowl) 형상을 가질 것이다. 에지 두께가 웨이퍼 중심에서의 두께보다 작은 반대 상황도 또한 가능하다. TECHNICAL FIELD The present invention relates to a wafer and a method for manufacturing a wafer, wherein the thickness of the epitaxial layer is controlled during the process to increase or decrease the thickness in the region near the wafer edge as compared to the region near the wafer center. The target value for thickness may be higher or lower in the area near the edge in a single step or multiple steps that run outward from the wafer center. In this case, the plot of the thickness of the wafer cross section through the wafer center is lowered from the high value of the area near the left edge of the cross section to the low point at the center of the cross section and again to the high value in the area near the right edge of the cross section. It will have an elongated bowl shape. The opposite situation is also possible where the edge thickness is smaller than the thickness at the wafer center.

공정 파라미터는 설명한 바와 같이 두께를 제어하도록 에피텍셜층의 증착 동안 조정될 수 있다. Process parameters may be adjusted during deposition of the epitaxial layer to control the thickness as described.

본 발명에 따르면, 중심 부근의 두께보다 더 크거나 더 작은 에지 부근 영역에서의 두께를 갖는 에피텍셜 실리콘 웨이퍼 및 이의 제조 방법을 제공할 수 있다. According to the present invention, it is possible to provide an epitaxial silicon wafer having a thickness in a region near the edge that is larger or smaller than the thickness near the center and a method of manufacturing the same.

도 2는 웨이퍼 제조 공정에 있어서 두께에 대한 사양을 도시한다. 두께 사양은 웨이퍼의 중심을 지나는 단면에 대하여 도시되어 있다. 도표의 x축은 웨이퍼 단면 상의 위치를 나타내며, 제1 웨이퍼 에지, 즉 도표 왼쪽의 Thkedge(1)에서 시작하여 도표 중심의 웨이퍼 중심(Thkcenter)을 통과하여 제2 웨이퍼 에지, 즉 도표 오른쪽의 Thkedge(2)에서 끝난다. 또한, 웨이퍼 단면 상의 중간점 또는 1/2 반경에서의 두께, 즉 ThkR/2(1) 및 ThkR/2(2)이 표시되어 있다. 도표의 y축은 두께에 대한 목표값 또는 한도값을 나타낸다. 배경기술 문단에서 언급한 바와 같이, 이전에는 두께에 대한 사양을 웨이퍼에 걸쳐 균일한 것으로 보았다. 2 shows specifications for thickness in a wafer fabrication process. Thickness specifications are shown for the cross section through the center of the wafer. Denotes the x-axis location on the wafer cross-section of the Figure, a first wafer edge, i.e. starting at Thk edge (1) of Figure left to Figure central wafer center (Thk center) the second wafer edge passes through, that is, the right of the plot of Thk ends at edge (2) Also shown are the thickness at the midpoint or 1/2 radius on the wafer cross section, ie Thk R / 2 (1) and Thk R / 2 (2) . The y-axis of the plot represents the target or limit value for the thickness. As mentioned in the background paragraphs, the specification for thickness was previously seen as uniform across the wafer.

본 발명에 있어서, 웨이퍼는 그 전체를 가로질러 다른 값의 두께 사양을 갖는다. 두께(Thkedge(1) 및 Thkedge(2))는 통상적으로 웨이퍼 중심 부근의 영역에서의 두께(Thkcenter) 사양에 비교하여 웨이퍼의 에지 부근의 영역에서 더 크다. 웨이퍼 에지 부근의 영역은 통상적으로 웨이퍼 에지로부터 약 2 mm 내지 약 10 mm 내의 영역인 것으로 간주되지만, 다른 웨이퍼 파라미터에 따른 최적화를 위해 더 작거나 더 큰 영역이 사용될 수도 있다. In the present invention, the wafer has a different thickness specification across its entirety. The thicknesses Thk edge 1 and Thk edge 2 are typically larger in the region near the edge of the wafer compared to the thickness center specification in the region near the wafer center . The area near the wafer edge is typically considered to be an area within about 2 mm to about 10 mm from the wafer edge, although smaller or larger areas may be used for optimization depending on other wafer parameters.

도 2에 도시된 바와 같이, 에지 부근 영역에서의 두께(Thkedge(1,2))는 웨이퍼 중심에서의 두께(Thkcenter)에 비교하여 약 2%보다 더 크게 증가될 수 있다. 도 3에 도시된 바와 같이, 에지 부근 영역에서의 두께(Thkedge(1,2))는 웨이퍼 중심에서의 두 께(Thkcenter)에 비교하여 약 2%보다 더 크게 감소될 수 있다. 본 발명의 특정 응용에 있어서 원하는 결과에 도달하기 위해 적합한 것으로 두께의 더 크거나 더 작은 증가 또는 감소가 사용될 수 있다. Thkedge(1,2)에 대한 이러한 증가 또는 감소는 Thkcenter에 비교하여 적어도 약 4%, 또는 심지어 적어도 약 6%일 수 있다. 물론, 각각의 위치에서의 두께는 전부 에피텍셜층에 대한 두께 한도 사양 내에 있다. As shown in FIG. 2, the thickness Thk edge (1, 2) in the region near the edge may be increased by more than about 2% compared to the thickness Thk center at the wafer center. As shown in FIG. 3, the thickness Thk edge (1, 2) in the region near the edge may be reduced by more than about 2% compared to the thickness at the center of the wafer (Thk center ). Larger or smaller increases or decreases in thickness may be used as suitable to achieve the desired result in certain applications of the present invention. This increase or decrease with respect to Thk edge (1,2) may be at least about 4%, or even at least about 6% compared to the Thk center . Of course, the thickness at each location is all within the thickness limit specification for the epitaxial layer.

그 사양은 웨이퍼 중심에서 에지까지 두께의 단일 변화 또는 다단 변화를 포함할 수도 있고, 또한 중심에서 에지까지 선형으로 변화하거나 달리 변화하는 두께를 포함할 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 두께는 중심에서 에지까지 2단계로 증가한다. 제1 단계는 1/2 반경(ThkR/2(1) 및 ThkR/2(2)) 부근이고, 제2 단계는 에지 부근(Thkedge(1,2))이다. 도 3은 두께가 중심에서 에지까지 2단계로 감소하는 것을 도시한다. 바람직하게, 1/2 반경 부근의 두께값은 중심 부근의 두께값과 에지 부근의 두께값 사이이다. 특정 응용 및 사용될 공정 파라미터에 대하여 웨이퍼 성능을 조정하도록 원하는 바에 따라 단계에 대한 다른 위치가 선택될 수 있다. 두께를 측정하기 위한 통상적인 위치, 예를 들어 중심, 1/2 반경, 및 에지가 도 1에 도시되어 있다. 도 2 및 도 3에 도시된 2개를 넘는 추가의 단계가 사용될 수도 있다. 각각의 단계에서의 두께의 절대값과 상대값도 또한 본 발명에 따른 특정 응용에 있어서 원하는 성능에 대하여 선택될 수 있다. The specification may include a single change or multistage change in thickness from wafer center to edge, and may also include a thickness that varies linearly or otherwise from center to edge. For example, as shown in FIG. 2, the thickness increases in two steps from center to edge. The first stage is near the 1/2 radius Thk R / 2 (1) and Thk R / 2 (2) and the second stage is near the edge Thk edge (1,2) . 3 shows that the thickness decreases in two steps from center to edge. Preferably, the thickness value near the 1/2 radius is between the thickness value near the center and the thickness value near the edge. Other locations for the steps may be selected as desired to adjust wafer performance for specific applications and process parameters to be used. Typical locations for measuring thickness are shown in FIG. 1, for example, center, half radius, and edge. More than two additional steps shown in FIGS. 2 and 3 may be used. The absolute and relative values of the thickness at each step can also be selected for the desired performance in the particular application according to the present invention.

두께는 웨이퍼 공정 동안 임의의 적합한 수단에 의해 제어될 수 있다. 예를 들어, 온도, TCS(trichlorosilane) 흐름, 및 수소(H2) 흐름과 같은 선택된 공정 파라미터가 설명한 바와 같이 두께를 제어하도록 에피텍셜층의 증착 동안 조정될 수 있다. 중심에서 에지까지의 최대 오프셋 온도는 적합한 양만큼, 예를 들어 20℃로 조정될 수 있다. 일반적으로, 더 높은 온도는 증가된 두께를 형성하며, 더 낮은 온도는 두께를 감소시킨다. 두께는 또한, 중심 주입을 증가시키는 반면 외측 주입을 감소시킴으로써, 중심에 비해 에지 부근에서 증가될 수 있다. 다른 경우에, 중심 주입을 감소시키는 반면 외측 주입을 증가시킴으로써, 두께는 중심에 비해 에지 부근에서 감소될 수 있다. 통상적으로, 주입의 차이는 약 5% 이하일 것이지만, 원하는 결과를 얻기 위해 적합한 다른 조정이 사용될 수 있다. 두께는 또한 특정 목표 두께에 대하여 원하는 바에 따라 공정 시간을 조정함으로써 제어될 수 있다. The thickness can be controlled by any suitable means during wafer processing. For example, selected process parameters such as temperature, trichlorosilane (TCS) flow, and hydrogen (H 2 ) flow can be adjusted during deposition of the epitaxial layer to control the thickness as described. The maximum offset temperature from the center to the edge can be adjusted by a suitable amount, for example 20 ° C. In general, higher temperatures form increased thicknesses, and lower temperatures reduce thickness. The thickness can also be increased near the edges relative to the center by increasing the center implant while reducing the outer implant. In other cases, by reducing the center implant while increasing the outer implant, the thickness can be reduced near the edge relative to the center. Typically, the difference in infusion will be about 5% or less, but other adjustments may be used to achieve the desired result. Thickness can also be controlled by adjusting the process time as desired for a particular target thickness.

두께는 기상 에피텍시, 화학적 기상 증착, 또는 에피텍셜층을 증착하는 다른 방식과 같은 임의의 적합한 유형의 증착에서 제어될 수 있다. 증착은 에피텍셜층을 형성하기 위한 임의의 적합한 반응기 챔버 또는 기타 장치에서 수행될 수 있다. 바람직하게, 반응기는 중심축을 축으로 하는 웨이퍼 회전을 통합할 수 있는 단일 웨이퍼 반응기이다. 반응기는 통상적으로 웨이퍼가 내측으로부터 외측으로 가면서 조정되기 위한 램프 구성, 주입기 구성 등과 같은 표준 제어를 가질 것이다. The thickness can be controlled in any suitable type of deposition, such as vapor phase epitaxy, chemical vapor deposition, or other ways of depositing epitaxial layers. Deposition can be performed in any suitable reactor chamber or other apparatus for forming an epitaxial layer. Preferably, the reactor is a single wafer reactor capable of incorporating wafer rotation about its central axis. The reactor will typically have standard controls such as ramp configurations, injector configurations, etc., for the wafer to be adjusted as it goes from inside to outside.

또한, 제어된 두께를 갖는 웨이퍼 및 이의 제조 방법과 상기 웨이퍼 및 방법의 특징들이 전술한 동작 원리 및 바람직한 실시예와 관련하여 도시되고 설명되었지만, 당해 기술 분야에서의 숙련된 자라면 다음 청구범위의 사상 및 범위에서 벗 어나지 않고서 형태와 상세사항에 있어서 다양한 변경이 이루어질 수 있음을 명백하게 알 것이다. 본 발명은 이러한 청구범위의 범위 내에 속하는 모든 이러한 대안, 수정, 및 변형을 포함하도록 의도된다. In addition, although a wafer having a controlled thickness and a method of manufacturing the same and the features of the wafer and the method have been shown and described in connection with the above-described operating principles and preferred embodiments, those skilled in the art will appreciate the following claims. It will be apparent that various changes in form and details may be made without departing from the scope of the present disclosure. The present invention is intended to embrace all such alternatives, modifications, and variations that fall within the scope of these claims.

도 1은 에피텍셜층의 두께 측정을 위한 위치의 예들을 도시한 웨이퍼의 전면의 평면도이다. 1 is a plan view of the front side of a wafer showing examples of locations for thickness measurement of the epitaxial layer.

도 2는 본 발명에 따라 제조되는 웨이퍼의 에지 부근의 두께가 더 크고 중심 부근의 두께가 더 적은, 웨이퍼의 단면에서의 에피텍셜 두께 사양의 도표이다. Figure 2 is a plot of the epitaxial thickness specification in the cross section of the wafer, with a greater thickness near the edge and less thickness near the center of the wafer made in accordance with the present invention.

도 3은 본 발명에 따라 제조되는 웨이퍼의 에지 부근의 두께가 더 적고 중심 부근의 두께가 더 큰, 웨이퍼의 단면에서의 에피텍셜 두께 사양의 도표이다.3 is a diagram of the epitaxial thickness specification in the cross section of the wafer, with a smaller thickness near the edge and a greater thickness near the center of the wafer produced in accordance with the present invention.

Claims (12)

중심, 에지, 에지 부근 영역 및 전면(front surface)을 구비하는 실리콘 웨이퍼로서, 상기 웨이퍼는 상기 전면 위에 에피텍셜층을 포함하고, 상기 웨이퍼는,A silicon wafer having a center, an edge, an area near an edge, and a front surface, wherein the wafer includes an epitaxial layer on the front surface, wherein the wafer, 상기 중심 부근의 에피텍셜층의 제1 두께; 및A first thickness of the epitaxial layer near the center; And 상기 에지 부근 영역에서의 에피텍셜층의 제2 두께를 포함하고, A second thickness of the epitaxial layer in the region near the edge, 상기 제2 두께는 상기 제1 두께에 비교하여 적어도 2% 만큼 차이가 있는 것인 실리콘 웨이퍼. And the second thickness is at least 2% different from the first thickness. 청구항 1에 있어서, The method according to claim 1, 상기 제2 두께는 상기 제1 두께보다 적어도 2% 큰 것인 실리콘 웨이퍼. And the second thickness is at least 2% greater than the first thickness. 청구항 1에 있어서, The method according to claim 1, 상기 제2 두께는 상기 제1 두께보다 적어도 2% 작은 것인 실리콘 웨이퍼. And the second thickness is at least 2% less than the first thickness. 청구항 1에 있어서, The method according to claim 1, 상기 제2 두께는 상기 제1 두께보다 적어도 4% 큰 것인 실리콘 웨이퍼. And the second thickness is at least 4% greater than the first thickness. 청구항 1에 있어서, The method according to claim 1, 상기 제2 두께는 상기 제1 두께보다 적어도 4% 작은 것인 실리콘 웨이퍼. And the second thickness is at least 4% less than the first thickness. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, The method according to any one of claims 1 to 5, 상기 에지 부근 영역은 적어도 2 mm 폭이고 10 mm 폭 이하인 것인 실리콘 웨이퍼. And the region near the edge is at least 2 mm wide and 10 mm wide or less. 실리콘 웨이퍼를 제조하는 방법으로서, 각각의 웨이퍼는 중심, 원형 외측 에지, 에지 부근 영역, 및 전면(front surface)을 구비하고, 상기 방법은, A method of making a silicon wafer, each wafer having a center, a circular outer edge, a region near the edge, and a front surface, the method comprising: 상기 웨이퍼의 전면 위에 에피텍셜층 - 상기 에피텍셜층은 상기 중심 부근의 제1 두께, 및 상기 에지 부근 영역에서의 제2 두께를 가짐 - 을 증착하고, Depositing an epitaxial layer over the front surface of the wafer, the epitaxial layer having a first thickness near the center and a second thickness near the edge region; 상기 에피텍셜층을 증착하는 동안, 상기 제2 두께가 상기 제1 두께에 비교하여 적어도 2% 만큼 차이가 있게 제어하도록 적어도 하나의 공정 파라미터를 조정하는 것During deposition of the epitaxial layer, adjusting at least one process parameter to control the second thickness to differ by at least 2% relative to the first thickness 을 포함하는 실리콘 웨이퍼의 제조 방법. Method of manufacturing a silicon wafer comprising a. 청구항 7에 있어서, The method of claim 7, 상기 제2 두께는 상기 제1 두께에 비교하여 적어도 2% 만큼 증가되는 것인 실리콘 웨이퍼의 제조 방법. And wherein said second thickness is increased by at least 2% relative to said first thickness. 청구항 7에 있어서, The method of claim 7, 상기 제2 두께는 상기 제1 두께에 비교하여 적어도 2% 만큼 감소되는 것인 실리콘 웨이퍼의 제조 방법. And the second thickness is reduced by at least 2% compared to the first thickness. 청구항 7 내지 청구항 9 중 어느 한 항에 있어서, The method according to any one of claims 7 to 9, 상기 공정 파라미터는 공정 가스의 흐름 또는 온도인 것인 실리콘 웨이퍼의 제조 방법. Wherein said process parameter is a flow or temperature of a process gas. 삭제delete 삭제delete
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