KR101068628B1 - Clock signal generator - Google Patents

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Abstract

본 발명은 입력클럭의 주파수를 변경하여 내부클럭을 생성하는 기술에 관한 것으로, 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여 구조가 매우 간단하며 지터(Jitter)가 작은 내부클럭을 생성할 수 있는 클럭 발생 회로를 제공하는 것을 그 목적으로 한다. 본 발명에서는 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여, 입력클럭에 비해 두 배 또는 그 이상의 주파수를 가지는 내부클럭을 생성한다. 입력클럭에 비해 두 배의 주파수를 가지는 내부클럭을 생성하기 위해서는 입력클럭을 제1, 제2 가변 지연부를 통해서 지연시켜 생성된 출력클럭을 반전시켜 피드백클럭을 생성하고, 피드백클럭과 입력클럭의 위상이 동일하도록 제어한다. 결과적으로 제1, 제2 가변 지연부의 지연량이 동일하다면 제1 가변 지연부의 출력클럭은 입력클럭과 90도의 위상차를 가지며, 제2 가변 지연부의 출력클럭은 입력클럭과 180도의 위상차를 가진다. 따라서 제1 가변 지연부의 출력클럭과 입력클럭을 배타적 논리합을 통해서 최종적인 내부클럭을 생성한다.The present invention relates to a technique for generating an internal clock by changing the frequency of the input clock, and uses a delay locked loop (DLL) technology to generate an internal clock having a very simple structure and small jitter. It is an object of the present invention to provide a clock generation circuit capable of doing so. In the present invention, using an delay locked loop (DLL) technique, an internal clock having a frequency twice or more than an input clock is generated. To generate an internal clock having twice the frequency of the input clock, the input clock is delayed through the first and second variable delay units to invert the output clock to generate a feedback clock, and the feedback clock and the phase of the input clock are inverted. It is controlled to be the same. As a result, if the delay amounts of the first and second variable delay units are the same, the output clock of the first variable delay unit has a phase difference of 90 degrees with the input clock, and the output clock of the second variable delay unit has a phase difference of 180 degrees with the input clock. Therefore, the final internal clock is generated through the exclusive OR of the output clock and the input clock of the first variable delay unit.

클럭생성회로, 지연고정루프(DLL), 가변 지연부, 주파수 변경, 지연라인 Clock generation circuit, delay lock loop (DLL), variable delay section, frequency change, delay line

Description

클럭 발생 회로{CLOCK SIGNAL GENERATOR}Clock Generation Circuit {CLOCK SIGNAL GENERATOR}

본 발명은 반도체 설계기술 관한 것으로서, 입력클럭의 주파수를 변경하여 내부클럭을 생성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a technology for generating an internal clock by changing a frequency of an input clock.

반도체 장치 및 집적회로 등은 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 지속적으로 개선되어 왔다. 이러한 반도체 장치 및 집적회로는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 일반적으로 반도체 장치 및 집적회로는 크게 조합논리회로(Combinational logic) 및 순차논리회로(Sequential logic)를 통해 구성되는데, 특히 순차논리회로(Sequential logic)는 각 단계별로 연산을 진행하기 위해 정해진 주파수로 펄싱하는 클럭(Clock)이 필요하다. 따라서 대부분의 반도체 장치 및 집적회로는 외부에서 공급되는 클럭 및 필요에 따라 내부에서 생성되는 내부 클럭을 통해서 동작한다.Semiconductor devices, integrated circuits, and the like have been continuously improved for the purpose of improving the operation speed with the increase in the degree of integration. Such semiconductor devices and integrated circuits operate in synchronization with a reference periodic pulse signal, such as a clock, to improve the operation speed and to efficiently operate the internal device. In general, semiconductor devices and integrated circuits are largely composed of combinatorial logic and sequential logic, and in particular, sequential logic is pulsed at a predetermined frequency in order to proceed with each step. You need a clock. Therefore, most semiconductor devices and integrated circuits operate through an externally supplied clock and an internal clock generated as needed.

외부에서 인가되는 클럭(Clock)을 반도체 장치 내부의 클럭 생성 회로를 이 용하여 필요한 주파수의 내부 클럭을 생성할 수 있는데, 일반적으로 위상고정루프(Phase Locked Loop, PLL)를 이용한 방식, 지연고정루프(Delay Locked Loop, DLL)를 이용한 방식, 클럭을 샘플링(Sampling)하는 방식, 'RC Phase Shifter'를 이용한 방식 등이 있다. An external clock can be generated using a clock generation circuit inside the semiconductor device using an external clock. Generally, a phase locked loop (PLL) is used to generate an internal clock. There is a method using Delay Locked Loop (DLL), a method of sampling a clock, and a method using 'RC Phase Shifter'.

위상고정루프(Phase Locked Loop, PLL)를 이용한 기술은 지터(Jitter) 측면에서 가장 좋은 성능을 보이지만, 회로의 면적이 크며 전력 소모가 많은 단점이 있다. 또한, 클럭을 샘플링(Sampling)하는 기술은 듀티 사이클 지터(Duty cycle jitter)에 강한 측면이 있지만, 필요한 클럭의 주파수가 매우 높으며 제어회로가 복잡한 단점이 있다. 또한, 'RC Phase Shifter'를 이용한 기술은 디지털 신호를 아날로그 신호로 변환하여 처리해야 한다는 단점이 있다.The technology using a phase locked loop (PLL) shows the best performance in terms of jitter, but has a disadvantage of large circuit area and high power consumption. In addition, although the technique of sampling the clock has a strong side against duty cycle jitter, the required clock frequency is very high and the control circuit is complicated. In addition, the technology using the 'RC Phase Shifter' has a disadvantage that a digital signal must be converted into an analog signal to be processed.

본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여 구조가 매우 간단하며 지터(Jitter)가 작은 내부클럭을 생성할 수 있는 클럭 발생 회로를 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above technical problem, using a delay locked loop (DLL) technology, a very simple structure and generates a clock that can generate an internal clock with a small jitter (Jitter) It is an object to provide a circuit.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부; 상기 입력클럭을 지연시키기 위해 서로 직렬로 연결된 다수의 가변 지연부; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 다수의 가변 지연부의 지연량을 제어하기 위한 지연 제어부; 상기 다수의 가변 지연부 중 최종 지연단계의 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및 상기 입력클럭 및 상기 다수의 가변 지연부의 출력클럭을 논리연산하여 다수의 내부클럭을 생성하기 위한 논리 조합부를 구비하는 클럭 발생 회로가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a phase comparison unit for comparing the phase of the input clock and the feedback clock; A plurality of variable delay units connected in series with each other to delay the input clock; A delay controller configured to control delay amounts of the plurality of variable delay units in response to an output signal of the phase comparator such that phases of the input clock and the feedback clock are the same; A phase inversion unit for generating the feedback clock by inverting a phase of an output clock of the variable delay unit of the last delay stage among the plurality of variable delay units; And a logic combination unit for generating a plurality of internal clocks by performing a logical operation on the input clock and the output clocks of the variable delay units.

또한, 본 발명의 다른 측면에 따르면, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부; 상기 입력클럭을 지연시키기 위한 제1 가변 지연부; 상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 및 제2 가변 지연부의 지연량을 제어하기 위한 지연 제어부; 상기 제2 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하기 위한 논리 조합부를 구비하는 클럭 발생 회로가 제공된다.In addition, according to another aspect of the invention, the phase comparison unit for comparing the phase of the input clock and the feedback clock; A first variable delay unit for delaying the input clock; A second variable delay unit for delaying an output clock of the first variable delay unit; A delay controller configured to control delay amounts of the first and second variable delay units in response to an output signal of the phase comparator such that the phase of the input clock and the feedback clock are the same; A phase inversion unit for generating the feedback clock by inverting a phase of an output clock of the second variable delay unit; And a logic combination unit for exclusively ORing the input clock and the output clock of the first variable delay unit.

또한, 본 발명의 또 다른 측면에 따르면, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부; 상기 입력클럭을 지연시키기 위한 제1 가변 지연부; 상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부; 상기 제2 가변 지연부의 출력클럭을 지연시키기 위한 제3 가변 지연부; 상기 제3 가변 지연부의 출력클럭을 지연시키기 위한 제4 가변 지연부; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 내지 제4 가변 지연부의 지연량을 제어하기 위한 지연 제어부; 상기 제4 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하여 제1 내부클럭을 생성하기 위한 제1 논리 조합부; 상기 제2 가변 지연부의 출력클럭과 상기 제3 가변 지연부의 출력클럭을 배타적 논리합하여 제2 내부클럭을 생성하기 위한 제2 논리 조합부; 및 상기 제1 내부클럭과 상기 제2 내부클럭을 논리합하여 제3 내부클럭을 생성하기 위한 제3 논리 조합부를 구비하는 클럭 발생 회로가 제공된다.In addition, according to another aspect of the invention, the phase comparison unit for comparing the phase of the input clock and the feedback clock; A first variable delay unit for delaying the input clock; A second variable delay unit for delaying an output clock of the first variable delay unit; A third variable delay unit for delaying an output clock of the second variable delay unit; A fourth variable delay unit for delaying an output clock of the third variable delay unit; A delay controller for controlling delays of the first to fourth variable delay units in response to an output signal of the phase comparator such that the phases of the input clock and the feedback clock are the same; A phase inversion unit for generating the feedback clock by inverting a phase of an output clock of the fourth variable delay unit; A first logic combination unit configured to generate a first internal clock by performing an exclusive OR on the input clock and the output clock of the first variable delay unit; A second logic combination unit configured to generate a second internal clock by performing an exclusive OR on the output clock of the second variable delay unit and the output clock of the third variable delay unit; And a third logic combination unit configured to logically combine the first internal clock and the second internal clock to generate a third internal clock.

본 발명에서는 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여, 입력클럭에 비해 두 배 또는 그 이상의 주파수를 가지는 내부클럭을 생성한다. 입력 클럭에 비해 두 배의 주파수를 가지는 내부클럭을 생성하기 위해서는 입력클럭을 제1, 제2 가변 지연부를 통해서 지연시켜 생성된 출력클럭을 반전시켜 피드백클럭을 생성하고, 피드백클럭과 입력클럭의 위상이 동일하도록 제어한다. 결과적으로 제1, 제2 가변 지연부의 지연량이 동일하다면 제1 가변 지연부의 출력클럭은 입력클럭과 90도의 위상차를 가지며, 제2 가변 지연부의 출력클럭은 입력클럭과 180도의 위상차를 가진다. 따라서 제1 가변 지연부의 출력클럭과 입력클럭을 배타적 논리합을 통해서 최종적인 내부클럭을 생성한다.In the present invention, using an delay locked loop (DLL) technique, an internal clock having a frequency twice or more than an input clock is generated. To generate an internal clock having twice the frequency of the input clock, the input clock is delayed through the first and second variable delay units to invert the output clock to generate a feedback clock, and the feedback clock and the phase of the input clock are inverted. It is controlled to be the same. As a result, if the delay amounts of the first and second variable delay units are the same, the output clock of the first variable delay unit has a phase difference of 90 degrees with the input clock, and the output clock of the second variable delay unit has a phase difference of 180 degrees with the input clock. Therefore, the final internal clock is generated through the exclusive OR of the output clock and the input clock of the first variable delay unit.

본 발명에 따른 클럭 발생 회로는 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여 구조가 매우 간단하며 지터(Jitter)가 작은 내부클럭을 생성할 수 있다. 따라서 전력소모 및 회로의 면적 측면에서 보다 유리하다.The clock generation circuit according to the present invention can generate an internal clock having a very simple structure and low jitter by using a delay locked loop (DLL) technique. Therefore, it is more advantageous in terms of power consumption and circuit area.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 기호 및 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 기호 및 부호가 전체회로에서 동일한 소자를 지칭하지 않을 수도 있음에 유의하자.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. . For reference, symbols and symbols used to refer to elements, blocks, and the like in the drawings and the detailed description may be indicated by detailed units as necessary, so that the same symbols and symbols may not refer to the same element in the entire circuit. Note that there is.

일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 클럭(CLOCK, CLK)은 일정한 주기로 토글링(Toggling)을 하는 주기펄스신호(Periodic Pulse Signal)이다. 일반적으로 클럭은 라이징 에지(Rising Edge) 또는 폴링 에지(Falling Edge)를 기준으로 하여 내부회로 또는 내부신호의 활성화 시점 등을 결정하는데 사용되는데, 정클럭신호와 부클럭신호의 차동형태로 인가되어 사용되기도 한다.In general, the logic signal of the circuit is divided into a high level (HIGH LEVEL, H) or a low level (LOW LEVEL, L) corresponding to the voltage level, and may be expressed as '1' and '0', respectively. In addition, it is defined and described that it may additionally have a high impedance (Hi-Z) state and the like. In addition, the clocks CLOCK and CLK are periodic pulse signals that are toggled at regular intervals. In general, the clock is used to determine the activation time of an internal circuit or an internal signal based on a rising edge or a falling edge. The clock is applied in a differential form of a positive clock signal and a subclock signal. Sometimes.

도 1은 본 발명의 일 실시예에 따른 클럭 발생 회로의 구성도이다.1 is a block diagram of a clock generation circuit according to an embodiment of the present invention.

도 1을 참조하면 클럭 발생 회로는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하기 위한 위상 비교부(100)와, 입력클럭(CLK_IN)을 지연시키기 위한 제1 가변 지연부(200)와, 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 지연시키기 위한 제2 가변 지연부(300)와, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 위상 비교부(100)의 출력신호(COUT)에 응답하여 제1, 제2 가변 지연부(200,300)의 지연량을 제어하기 위한 지연 제어부(400)와, 제2 가변 지연부(300)의 출력클럭(CLK_D2)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하기 위한 위상 반전부(500)와, 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 배타적 논리합하여 내부클럭(CLK_OUT)을 생성하기 위한 논리 조합부(600)를 구비한다.Referring to FIG. 1, a clock generation circuit includes a phase comparator 100 for comparing phases of an input clock CLK_IN and a feedback clock CLK_FB, and a first variable delay unit for delaying an input clock CLK_IN. 200, the phase comparison such that the phase of the second variable delay unit 300 for delaying the output clock CLK_D1 of the first variable delay unit 200 and the input clock CLK_IN and the feedback clock CLK_FB are the same. A delay controller 400 for controlling the delay amounts of the first and second variable delay units 200 and 300 and an output clock of the second variable delay unit 300 in response to the output signal COUT of the unit 100. Inverts the phase of CLK_D2 to generate a feedback clock CLK_FB, and exclusively ORs the input clock CLK_IN and the output clock CLK_D1 of the first variable delay unit 200 to perform an internal clock. And a logic combination unit 600 for generating CLK_OUT.

본 실시예에서 제1, 제2 가변 지연부(200,300)는 지연 제어부(400)에서 생성되는 제어신호(CTRL_1,CTRL_2)의 제어를 통해서 지연량이 조절되는데, 제1, 제2 가변 지연부(200,300)는 가변지연라인 등으로 구성될 수 있을 것이다. 여기에서 지연 제어부(400)는 제1 가변 지연부(200)의 지연량과 제2 가변 지연부(300)의 지연량이 동일하도록 제어한다. 지연 제어부(400)는 쉬프트 레지스터(Shift register) 등을 이용하여 구성될 수 있을 것이다. 또한, 위상 반전부(500)는 제2 가변 지연부(300)의 출력클럭(CLK_D2)을 입력으로 하는 인버터(INV)로 구성되어 위상을 반전 - 위상이 180도 변경됨 - 시켜 출력한다. 논리 조합부(600)는 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 입력으로 하는 배타적 논리합 수단(XOR)으로 구성되는데, 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)의 위상차가 90도 일 때 배타적 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 2배의 주파수를 가지는 내부클럭(CLK_OUT)이 생성된다.In the present embodiment, the first and second variable delay units 200 and 300 may adjust the amount of delay through the control of the control signals CTRL_1 and CTRL_2 generated by the delay control unit 400. ) May be configured as a variable delay line. Here, the delay controller 400 controls the delay amount of the first variable delay unit 200 and the delay amount of the second variable delay unit 300 to be the same. The delay controller 400 may be configured using a shift register. In addition, the phase inversion unit 500 is configured of an inverter INV that receives the output clock CLK_D2 of the second variable delay unit 300 and outputs the phase by inverting the phase by 180 degrees. The logic combination unit 600 is composed of an exclusive logic sum means (XOR) that receives an input clock CLK_IN and an output clock CLK_D1 of the first variable delay unit 200. An input clock CLK_IN and a first variable When the phase difference of the output clock CLK_D1 of the delay unit 200 is 90 degrees, an internal clock CLK_OUT having a frequency twice that of the input clock CLK_IN is generated through an exclusive OR operation.

도 2는 도 1의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.FIG. 2 is a timing diagram illustrating an operation of the clock generation circuit of FIG. 1.

도 2의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 클럭 발생 회로의 주요동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 2, the main operation of the clock generation circuit constructed as described above is as follows.

우선, 제1 가변 지연부(200)는 입력클럭(CLK_IN)을 지연시키며, 제2 가변 지연부(300)는 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 지연시키게 된다. 또한, 위상 반전부(500)는 제2 가변 지연부(300)의 출력클럭(CLK_D2)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하게 된다.First, the first variable delay unit 200 delays the input clock CLK_IN, and the second variable delay unit 300 delays the output clock CLK_D1 of the first variable delay unit 200. In addition, the phase inversion unit 500 inverts the phase of the output clock CLK_D2 of the second variable delay unit 300 to generate the feedback clock CLK_FB.

위상 비교부(100)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교 하여 그 결과를 출력(COUT)하고, 지연 제어부(400)는 위상 비교부(100)의 비교결과에 따라 제1, 제2 가변 지연부(200,300)의 지연량을 제어한다. 즉, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 제1, 제2 가변 지연부(200,300)의 지연량을 조절하게 된다.The phase comparator 100 compares the phases of the input clock CLK_IN and the feedback clock CLK_FB and outputs the result COUT, and the delay controller 400 is configured according to the comparison result of the phase comparator 100. The delay amounts of the first and second variable delay units 200 and 300 are controlled. That is, the delay amounts of the first and second variable delay units 200 and 300 are adjusted such that the phases of the input clock CLK_IN and the feedback clock CLK_FB are the same.

이때, 피드백클럭(CLK_FB)과 입력클럭(CLK_IN)의 위상이 동일하도록 제어되었다면, 도 2의 타이밍 다이어그램과 같은 신호의 파형이 나타나게 된다. 즉, 제1 가변 지연부(200)와 제2 가변 지연부(300)의 지연량은 동일하도록 제어되므로, 제1 가변 지연부(200)의 출력클럭(CLK_D1)은 입력클럭(CLK_IN)과 90도의 위상차이가 생기며, 제2 가변 지연부(300)의 출력클럭(CLK_D2)은 입력클럭(CLK_IN)과 180도의 위상차이가 생기게 된다.At this time, if the phase of the feedback clock CLK_FB and the input clock CLK_IN is controlled to be the same, the waveform of the signal as shown in the timing diagram of FIG. 2 appears. That is, since the delay amounts of the first variable delay unit 200 and the second variable delay unit 300 are controlled to be the same, the output clock CLK_D1 of the first variable delay unit 200 is equal to the input clock CLK_IN. The phase difference of FIG. 2 occurs, and the output clock CLK_D2 of the second variable delay unit 300 has a phase difference of 180 degrees with the input clock CLK_IN.

따라서 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 논리 조합부(600)에서 배타적 논리합 연산을 수행하면, 최종적으로 생성되는 내부클럭(CLK_OUT)은 입력클럭(CLK_IN)에 비해 두 배의 주파수를 가지게 된다.Therefore, when an exclusive OR operation is performed on the input clock CLK_IN and the output clock CLK_D1 of the first variable delay unit 200 by the logic combination unit 600, the internal clock CLK_OUT finally generated is the input clock CLK_IN. It has twice the frequency compared to).

도 3은 본 발명의 다른 실시예에 따른 클럭 발생 회로의 구성도이다.3 is a block diagram of a clock generation circuit according to another embodiment of the present invention.

도 3을 참조하면 클럭 발생 회로는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하기 위한 위상 비교부(10)와, 입력클럭(CLK_IN)을 지연시키기 위한 제1 가변 지연부(20)와, 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 지연시키기 위한 제2 가변 지연부(30)와, 제2 가변 지연부(30)의 출력클럭(CLK_D2)을 지연시키기 위한 제3 가변 지연부(21)와, 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 지연시키 기 위한 제4 가변 지연부(31)와, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 위상 비교부(10)의 출력신호(COUT)에 응답하여 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량을 제어하기 위한 지연 제어부(40)와, 제4 가변 지연부(31)의 출력클럭(CLK_D4)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하기 위한 위상 반전부(50)와, 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 배타적 논리합하여 제1 내부클럭(CLK_OUT1)을 생성하기 위한 제1 논리 조합부(61)와, 제2 가변 지연부(30)의 출력클럭(CLK_D2)과 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 배타적 논리합하여 제2 내부클럭(CLK_OUT2)을 생성하기 위한 제2 논리 조합부(62)와, 제1 내부클럭(CLK_OUT1)과 제2 내부클럭(CLK_OUT2)을 논리합하여 제3 내부클럭(CLK_OUT3)을 생성하기 위한 제3 논리 조합부(63)를 구비한다.Referring to FIG. 3, the clock generation circuit includes a phase comparator 10 for comparing the phases of the input clock CLK_IN and the feedback clock CLK_FB, and a first variable delay unit for delaying the input clock CLK_IN. 20), the second variable delay unit 30 for delaying the output clock CLK_D1 of the first variable delay unit 20, and the delayed output clock CLK_D2 for the second variable delay unit 30. The third variable delay unit 21, the fourth variable delay unit 31 for delaying the output clock CLK_D3 of the third variable delay unit 21, the input clock CLK_IN and the feedback clock CLK_FB. A delay controller 40 for controlling the delay amounts of the first to fourth variable delay units 20, 30, 21, and 31 in response to the output signal COUT of the phase comparison unit 10 so that the phases are the same. The phase inverting unit 50 for generating the feedback clock CLK_FB by inverting the phase of the output clock CLK_D4 of the fourth variable delay unit 31, the input clock CLK_IN and the first variable delay unit 20. Output of The first logical combination unit 61 for generating the first internal clock CLK_OUT1 by performing exclusive OR on the clock CLK_D1, the output clock CLK_D2 of the second variable delay unit 30, and the third variable delay unit Logic sum of the second logic combination unit 62 and the first internal clock CLK_OUT1 and the second internal clock CLK_OUT2 for exclusively ORing the output clock CLK_D3 of 21) to generate the second internal clock CLK_OUT2. And a third logic combination unit 63 for generating the third internal clock CLK_OUT3.

본 실시예에서 제1 내지 제4 가변 지연부(20,30,21,31)는 지연 제어부(40)에서 생성되는 제어신호(CTRL_1,CTRL_2,CTRL_3,CTRL_4)의 제어를 통해서 지연량이 조절되는데, 제1 내지 제4 가변 지연부(20,30,21,31)는 가변지연라인 등으로 구성될 수 있을 것이다. 여기에서 지연 제어부(40)는 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량이 모두 동일하도록 제어한다. 지연 제어부(40)는 쉬프트 레지스터(Shift register) 등을 이용하여 구성될 수 있을 것이다. 또한, 위상 반전부(50)는 제4 가변 지연부(31)의 출력클럭(CLK_D4)을 입력으로 하는 인버터(INV)로 구성되어 위상을 반전 - 위상이 180도 변경됨 - 시켜 출력한다.In the present exemplary embodiment, the first to fourth variable delay units 20, 30, 21, and 31 are adjusted by controlling the control signals CTRL_1, CTRL_2, CTRL_3, and CTRL_4 generated by the delay controller 40. The first to fourth variable delay units 20, 30, 21, and 31 may be configured as variable delay lines. In this case, the delay controller 40 controls the delay amounts of the first to fourth variable delay units 20, 30, 21, and 31 to be the same. The delay controller 40 may be configured by using a shift register. In addition, the phase inversion unit 50 is configured of an inverter INV which receives the output clock CLK_D4 of the fourth variable delay unit 31 and outputs the phase by inverting the phase by 180 degrees.

제1 논리 조합부(61)는 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클 럭(CLK_D1)을 입력으로 하는 제1 배타적 논리합 수단(XOR1)으로 구성되고, 제2 논리 조합부(62)는 제2 가변 지연부(30)의 출력클럭(CLK_D2)과 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 입력으로 하는 제2 배타적 논리합 수단(XOR2)으로 구성되며, 제3 논리 조합부(63)는 제1 논리 조합부(61)의 출력신호(CLK_OUT1)와 제2 논리 조합부(62)의 출력신호(CLK_OUT2)를 입력으로 하는 논리합 수단(OR)으로 구성된다.The first logical combiner 61 is composed of the first exclusive logical sum means XOR1 which inputs the input clock CLK_IN and the output clock CLK_D1 of the first variable delay unit 20, and the second logical combination. The unit 62 is composed of the second exclusive AND unit XOR2 that receives the output clock CLK_D2 of the second variable delay unit 30 and the output clock CLK_D3 of the third variable delay unit 21. The third logic combiner 63 is composed of an OR signal which receives the output signal CLK_OUT1 of the first logic combiner 61 and the output signal CLK_OUT2 of the second logic combiner 62 as input. .

클럭 발생 회로는 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클럭(CLK_D1)의 위상차가 45도 일 때 제1 논리 조합부(61)의 배타적 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 2배의 주파수를 가지는 제1 내부클럭(CLK_OUT1)이 생성되고, 입력클럭(CLK_IN)과 제2 가변 지연부(30)의 출력클럭(CLK_D2)의 위상차가 90도 이고, 제3 가변 지연부(21)의 출력클럭(CLK_D3)과는 위상차가 135도 일 때 제2 논리 조합부(62)의 배타적 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 2배의 주파수를 가지는 제2 내부클럭(CLK_OUT2)이 생성되므로, 제1 내부클럭(CLK_OUT1)과 제2 내부클럭(CLK_OUT2)을 제3 논리 조합부(63)의 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 4배의 주파수를 가지는 제3 내부클럭(CLK_OUT3)을 생성할 수 있다.The clock generation circuit generates an input clock CLK_IN through an exclusive OR operation of the first logical combination unit 61 when the phase difference between the input clock CLK_IN and the output clock CLK_D1 of the first variable delay unit 20 is 45 degrees. The first internal clock CLK_OUT1 having a frequency twice as large as that is generated, the phase difference between the input clock CLK_IN and the output clock CLK_D2 of the second variable delay unit 30 is 90 degrees, and the third variable delay unit The second internal clock CLK_OUT2 having twice the frequency of the input clock CLK_IN through an exclusive OR operation of the second logical combination unit 62 when the phase difference is 135 degrees from the output clock CLK_D3 of (21). Since the first internal clock CLK_OUT1 and the second internal clock CLK_OUT2 are generated by the OR operation of the third logical combination unit 63, the third internal clock having a frequency four times higher than that of the input clock CLK_IN is generated. CLK_OUT3) can be created.

도 4는 도 3의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.4 is a timing diagram illustrating an operation of the clock generation circuit of FIG. 3.

도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 클럭 발생 회로의 주요동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 4, the main operations of the clock generation circuit configured as described above will be described below.

우선, 제1 가변 지연부(20)는 입력클럭(CLK_IN)을 지연시키고, 제2 가변 지연부(30)는 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 지연시키고, 제3 가변 지연 부(21)는 제2 가변 지연부(30)의 출력클럭(CLK_D2)을 지연시키며, 제4 가변 지연부(31)는 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 지연시키게 된다. 또한, 위상 반전부(50)는 제4 가변 지연부(31)의 출력클럭(CLK_D4)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하게 된다.First, the first variable delay unit 20 delays the input clock CLK_IN, the second variable delay unit 30 delays the output clock CLK_D1 of the first variable delay unit 20, and the third variable. The delay unit 21 delays the output clock CLK_D2 of the second variable delay unit 30, and the fourth variable delay unit 31 delays the output clock CLK_D3 of the third variable delay unit 21. do. In addition, the phase inversion unit 50 inverts the phase of the output clock CLK_D4 of the fourth variable delay unit 31 to generate the feedback clock CLK_FB.

위상 비교부(10)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하여 그 결과를 출력(COUT)하고, 지연 제어부(40)는 위상 비교부(10)의 비교결과에 따라 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량을 제어한다. 즉, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량을 모두 동일하게 조절하게 된다.The phase comparator 10 compares the phases of the input clock CLK_IN and the feedback clock CLK_FB to output the result COUT, and the delay controller 40 is configured according to the comparison result of the phase comparator 10. The delay amounts of the first to fourth variable delay units 20, 30, 21, and 31 are controlled. That is, the delay amounts of the first to fourth variable delay units 20, 30, 21, and 31 are equally adjusted so that the phases of the input clock CLK_IN and the feedback clock CLK_FB are the same.

이때, 피드백클럭(CLK_FB)과 입력클럭(CLK_IN)의 위상이 동일하도록 제어되었다면, 도 4의 타이밍 다이어그램과 같은 신호의 파형이 나타나게 된다. 즉, 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량이 모두 동일하도록 제어되므로, 제1 가변 지연부(20)의 출력클럭(CLK_D1)은 입력클럭(CLK_IN)과 45도의 위상차이가 생기고, 제2 가변 지연부(30)의 출력클럭(CLK_D2)은 입력클럭(CLK_IN)과 90도의 위상차이가 생기고, 제3 가변 지연부(21)의 출력클럭(CLK_D3)은 입력클럭(CLK_IN)과 135도의 위상차이가 생기며, 제4 가변 지연부(31)의 출력클럭(CLK_D4)은 입력클럭(CLK_IN)과 180의 위상차이가 생기게 된다.At this time, if the phase of the feedback clock CLK_FB and the input clock CLK_IN is controlled to be the same, the waveform of the signal as shown in the timing diagram of FIG. 4 appears. That is, since the delay amounts of the first to fourth variable delay units 20, 30, 21, and 31 are all controlled to be the same, the output clock CLK_D1 of the first variable delay unit 20 is equal to the input clock CLK_IN and 45. Phase difference occurs, the output clock CLK_D2 of the second variable delay unit 30 has a phase difference of 90 degrees from the input clock CLK_IN, and the output clock CLK_D3 of the third variable delay unit 21 is input. A phase difference of 135 degrees occurs with the clock CLK_IN, and the output clock CLK_D4 of the fourth variable delay unit 31 has a phase difference of 180 with the input clock CLK_IN.

따라서 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 제1 논리 조합부(61)에서 배타적 논리합 연산을 수행하여 생성된 제1 내부클럭(CLK_OUT1)은 입력클럭(CLK_IN)에 비해 두 배의 주파수를 가진다. 또한, 제2 가 변 지연부(30)의 출력클럭(CLK_D2)과 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 제2 논리 조합부(62)에서 배타적 논리합 연산을 수행하여 생성된 제2 내부클럭(CLK_OUT2)은 입력클럭(CLK_IN)에 비해 두 배의 주파수를 가진다. 최종적으로 제1 내부클럭(CLK_OUT1)과 제2 내부클럭(CLK_OUT2)을 제3 논리 조합부(63)에서 논리합 연산을 수행하여 생성된 제3 내부클럭(CLK_OUT3)은 입력클럭(CLK_IN)에 비해 네 배의 주파수를 가지게 된다.Accordingly, the first internal clock CLK_OUT1 generated by performing an exclusive OR operation on the input clock CLK_IN and the output clock CLK_D1 of the first variable delay unit 20 by the first logical combination unit 61 is an input clock ( It has twice the frequency compared to CLK_IN). In addition, the second logical combination unit 62 generates the output clock CLK_D2 of the second variable delay unit 30 and the output clock CLK_D3 of the third variable delay unit 21. The second internal clock CLK_OUT2 has twice the frequency of the input clock CLK_IN. Finally, the third internal clock CLK_OUT3 generated by performing the OR operation on the first internal clock CLK_OUT1 and the second internal clock CLK_OUT2 by the third logic combination unit 63 is four compared with the input clock CLK_IN. It will have double frequency.

상술한 바와 같이 도 1 및 도 2의 실시예를 통해서 입력클럭을 이용하여 주파수가 다른 내부클럭을 생성하는 예를 보였다. 상술한 실시예에서는 입력클럭에 비해 두 배 및 네 배의 주파수를 가지는 내부클럭을 생성하는 예를 보였으나 가변 지연부의 수를 추가하여 다양한 주파수의 내부클럭을 생성할 수도 있을 것이다. 이를 위한 클럭 발생 회로는, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부와, 입력클럭을 지연시키기 위해 서로 직렬로 연결된 다수의 가변 지연부와, 입력클럭과 피드백클럭의 위상이 동일하도록 위상 비교부의 출력신호에 응답하여 다수의 가변 지연부의 지연량을 제어하기 위한 지연 제어부와, 다수의 가변 지연부 중 최종 지연단계의 가변 지연부의 출력클럭의 위상을 반전시켜 피드백클럭을 생성하기 위한 위상 반전부와, 입력클럭 및 다수의 가변 지연부의 출력클럭을 논리연산하여 다수의 내부클럭을 생성하기 위한 논리 조합부로 구성될 수 있을 것이다.As described above, an example of generating an internal clock having a different frequency using the input clock is shown through the embodiments of FIGS. 1 and 2. In the above-described embodiment, an example of generating an internal clock having a frequency twice and four times that of an input clock may be generated by adding an additional number of variable delay units. The clock generation circuit for this purpose includes a phase comparator for comparing the phase of the input clock and the feedback clock, a plurality of variable delay units connected in series with each other to delay the input clock, and a phase of the input clock and the feedback clock in the same manner. A delay controller for controlling the delay amount of the plurality of variable delay units in response to an output signal of the phase comparator, and a phase for generating a feedback clock by inverting the phases of the output clocks of the variable delay units of the last delay stage among the plurality of variable delay units; The logic unit may be configured to generate a plurality of internal clocks by performing a logical operation on the inverting unit and the output clocks of the input clock and the variable delay units.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the above, the specific description was made according to the embodiment of the present invention. Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.For example, although not directly related to the technical spirit of the present invention, in order to explain the present invention in more detail, an embodiment including an additional configuration may be illustrated. In addition, the configuration of an active high or an active low for indicating an activation state of a signal and a circuit may vary according to embodiments. In addition, the configuration of the transistor may be changed as necessary to implement the same function. That is, the configurations of the PMOS transistor and the NMOS transistor may be replaced with each other, and may be implemented using various transistors as necessary. In addition, the configuration of the logic gate may be changed as necessary to implement the same function. That is, the negative logical means, the negative logical sum means, etc. may be configured through various combinations such as NAND GATE, NOR GATE, and INVERTER. Such a change in the circuit is too many cases, and the change can be easily inferred by a person skilled in the art, so the enumeration thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 클럭 발생 회로의 구성도이다.1 is a block diagram of a clock generation circuit according to an embodiment of the present invention.

도 2는 도 1의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.FIG. 2 is a timing diagram illustrating an operation of the clock generation circuit of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 클럭 발생 회로의 구성도이다.3 is a block diagram of a clock generation circuit according to another embodiment of the present invention.

도 4는 도 3의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.4 is a timing diagram illustrating an operation of the clock generation circuit of FIG. 3.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

50, 500 : 위상 반전부50, 500: phase inversion part

600 : 논리 조합부600: logic combination

61 : 제1 논리 조합부61: first logical combination

62 : 제2 논리 조합부62: second logical combination portion

63 : 제3 논리 조합부63: third logic combination portion

Claims (16)

입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부;A phase comparator for comparing phases of an input clock and a feedback clock; 상기 입력클럭을 지연시키기 위해 서로 직렬로 연결된 다수의 가변 지연부;A plurality of variable delay units connected in series with each other to delay the input clock; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 다수의 가변 지연부의 지연량을 제어하기 위한 지연 제어부;A delay controller configured to control delay amounts of the plurality of variable delay units in response to an output signal of the phase comparator such that phases of the input clock and the feedback clock are the same; 상기 다수의 가변 지연부 중 최종 지연단계의 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및A phase inversion unit for generating the feedback clock by inverting a phase of an output clock of the variable delay unit of the last delay stage among the plurality of variable delay units; And 상기 입력클럭 및 상기 다수의 가변 지연부의 출력클럭을 논리연산하여 상기 입력클럭의 주파수와 다른 주파수를 가지는 내부클럭을 생성하기 위한 논리 조합부A logic combination unit for generating an internal clock having a frequency different from that of the input clock by performing a logical operation on the input clock and the output clocks of the plurality of variable delay units 를 구비하는 클럭 발생 회로.Clock generation circuit comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 다수의 가변 지연부는 가변지연라인을 포함하는 것을 특징으로 하는 클럭 발생 회로.The plurality of variable delay unit comprises a variable delay line, characterized in that the clock generation circuit. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 위상 반전부는,The phase inversion unit, 최종 지연단계의 가변 지연부의 출력클럭을 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.And an inverter having an output clock of the variable delay unit in the final delay stage. 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부;A phase comparator for comparing phases of an input clock and a feedback clock; 상기 입력클럭을 지연시키기 위한 제1 가변 지연부;A first variable delay unit for delaying the input clock; 상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부;A second variable delay unit for delaying an output clock of the first variable delay unit; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 및 제2 가변 지연부의 지연량을 제어하기 위한 지연 제어부;A delay controller configured to control delay amounts of the first and second variable delay units in response to an output signal of the phase comparator such that the phase of the input clock and the feedback clock are the same; 상기 제2 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및A phase inversion unit for generating the feedback clock by inverting a phase of an output clock of the second variable delay unit; And 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 논리연산하여 상기 입력클럭의 주파수와 다른 주파수를 가지는 내부클럭을 생성하기 위한 논리 조합부Logic operation for generating an internal clock having a frequency different from the frequency of the input clock by performing a logical operation on the input clock and the output clock of the first variable delay unit. 를 구비하는 클럭 발생 회로.Clock generation circuit comprising a. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,The method of claim 5, 상기 제1 및 제2 가변 지연부는 가변지연라인을 포함하는 것을 특징으로 하는 클럭 발생 회로.And the first and second variable delay units comprise variable delay lines. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제5항에 있어서,The method of claim 5, 상기 지연 제어부는 상기 제1 가변 지연부의 지연량과 상기 제2 가변 지연부의 지연량이 동일하도록 제어하는 것을 특징으로 하는 클럭 발생 회로.And the delay control unit controls the delay amount of the first variable delay unit to be equal to the delay amount of the second variable delay unit. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제5항에 있어서,The method of claim 5, 상기 위상 반전부는,The phase inversion unit, 상기 제2 가변 지연부의 출력클럭을 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.And an inverter having an output clock of the second variable delay unit as an input. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제5항에 있어서,The method of claim 5, 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 입력으로 하는 배타적 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.And an exclusive logical sum means for inputting the input clock and the output clock of the first variable delay unit. 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부;A phase comparator for comparing phases of an input clock and a feedback clock; 상기 입력클럭을 지연시키기 위한 제1 가변 지연부;A first variable delay unit for delaying the input clock; 상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부;A second variable delay unit for delaying an output clock of the first variable delay unit; 상기 제2 가변 지연부의 출력클럭을 지연시키기 위한 제3 가변 지연부;A third variable delay unit for delaying an output clock of the second variable delay unit; 상기 제3 가변 지연부의 출력클럭을 지연시키기 위한 제4 가변 지연부;A fourth variable delay unit for delaying an output clock of the third variable delay unit; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 내지 제4 가변 지연부의 지연량을 제어하기 위한 지연 제어부;A delay controller for controlling delays of the first to fourth variable delay units in response to an output signal of the phase comparator such that the phases of the input clock and the feedback clock are the same; 상기 제4 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부;A phase inversion unit for generating the feedback clock by inverting a phase of an output clock of the fourth variable delay unit; 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하여 제1 내부클럭을 생성하기 위한 제1 논리 조합부;A first logic combination unit configured to generate a first internal clock by performing an exclusive OR on the input clock and the output clock of the first variable delay unit; 상기 제2 가변 지연부의 출력클럭과 상기 제3 가변 지연부의 출력클럭을 배타적 논리합하여 제2 내부클럭을 생성하기 위한 제2 논리 조합부; 및A second logic combination unit configured to generate a second internal clock by performing an exclusive OR on the output clock of the second variable delay unit and the output clock of the third variable delay unit; And 상기 제1 내부클럭과 상기 제2 내부클럭을 논리합하여 제3 내부클럭을 생성 하기 위한 제3 논리 조합부A third logic combination unit for generating a third internal clock by ORing the first internal clock and the second internal clock; 를 구비하는 클럭 발생 회로.Clock generation circuit comprising a. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,The method of claim 10, 상기 제1 내지 제4 가변 지연부는 가변지연라인을 포함하는 것을 특징으로 하는 클럭 발생 회로.And the first to fourth variable delay units comprise a variable delay line. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제10항에 있어서,The method of claim 10, 상기 지연 제어부는 상기 제1 내지 제4 가변 지연부의 지연량이 모두 동일하도록 제어하는 것을 특징으로 하는 클럭 발생 회로.And the delay control unit controls the delay amounts of the first to fourth variable delay units to be the same. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제10항에 있어서,The method of claim 10, 상기 위상 반전부는,The phase inversion unit, 상기 제4 가변 지연부의 출력클럭을 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.And an inverter having an output clock of the fourth variable delay unit as an input. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 상기 제1 논리 조합부는,The first logical combination portion, 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 입력으로 하는 제1 배타적 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.And a first exclusive logical sum means for inputting the input clock and the output clock of the first variable delay unit. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제14항에 있어서,The method of claim 14, 상기 제2 논리 조합부는,The second logical combination portion, 상기 제2 가변 지연부의 출력클럭과 상기 제3 가변 지연부의 출력클럭을 입력으로 하는 제2 배타적 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.And second exclusive logical sum means for inputting an output clock of the second variable delay section and an output clock of the third variable delay section. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제15항에 있어서,The method of claim 15, 상기 제3 논리 조합부는,The third logic combination portion, 상기 제1 논리 조합부의 출력신호와 상기 제2 논리 조합부의 출력신호를 입력으로 하는 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.And a logic sum means for inputting an output signal of the first logic combiner and an output signal of the second logic combiner.
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