KR101067872B1

KR101067872B1 - The Method for Manufacturing Semiconductor Device

Info

Publication number: KR101067872B1
Application number: KR1020070111260A
Authority: KR
Inventors: 김영식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-11-02
Filing date: 2007-11-02
Publication date: 2011-09-27
Also published as: KR20090045439A

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 커패시터의 높이(Height)가 증가함에 따라 커패시터 패턴의 쓰러짐(Pattern Collapse) 문제를 해결하기 위하여, 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 포지티브 감광막(Positive Photo Resist)을 이용하여 미세 스페이스 패턴을 형성하고, 하부 전극을 지지하기 위한 다마신(Damascene) 공정으로 하드마스크층 패턴을 정의함으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 형성 공정 수율, 제품 개발의 완성도 및 TAT(Turn Around Time)를 향상시킬 수 있도록 하는 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In order to solve the pattern collapse of a capacitor pattern as the height of the capacitor increases, a chromeless phase shift mask process and a positive Forming a fine space pattern using a positive photo resist and defining a hard mask layer pattern in a damascene process for supporting the lower electrode, thereby preventing the capacitor from falling down and yielding the semiconductor device formation process , The invention relates to an invention to improve the completeness of the product development and the TAT (Turn Around Time).

Description

The method for manufacturing semiconductor device

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도.1A to 1C are photographs showing problems of the method of forming a semiconductor device according to the prior art.

도 2는 본 발명에 따른 노광마스크의 레이아웃도.2 is a layout diagram of an exposure mask according to the present invention;

도 3은 본 발명에 따른 A-A' 절단면을 도시한 노광마스크의 단면도.Figure 3 is a cross-sectional view of the exposure mask showing the AA 'cut surface in accordance with the present invention.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.4A to 4D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 5는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도. 5 is a plan view showing a method of forming a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

200, 300: 노광마스크200, 300: exposure mask

210, 500: 하부 전극 영역 210, 500: lower electrode region

220, 320: 투명 기판220, 320: transparent substrate

230, 330: 트렌치 패턴230, 330: trench pattern

400: 반도체 기판 400: semiconductor substrate

410: 감광막 패턴410: photosensitive film pattern

420: 하드마스크층 420: hard mask layer

430, 510: 하드마스크층 패턴 430, 510: hardmask layer pattern

현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다. Recently, as the demand for memory devices in semiconductor devices has soared, various techniques for obtaining high capacity capacitors have been proposed.

커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. The capacitor has a structure in which a dielectric film is interposed between the lower electrode for the storage node and the upper electrode for the plate electrode. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film and is inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film.

따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키 는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다. Therefore, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been developed to manufacture a capacitor having a high capacitance.

하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. However, as device size gradually decreases due to an increase in the degree of integration of semiconductor memory devices, it becomes increasingly difficult to manufacture capacitors capable of ensuring sufficient capacitance.

이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다. Accordingly, researches to improve the structure of the lower electrode have been steadily made. As a solution, a concave type or cylinder type capacitor having a three-dimensional structure has been developed.

최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 S면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다. Recently, a cylindrical capacitor that uses the internal area as well as the external area as the node S area is more preferred than a concave capacitor using only the internal area as the node area.

이로 인해 커패시터의 용량은 증가 하지만 커패시터의 높이(Height)가 증가함에 따라 커패시터의 리닝(Leaning) 및 뽑힘 등의 기술적 문제가 발생하는 현상이 있다. As a result, the capacity of the capacitor increases, but as the height of the capacitor increases, technical problems such as leaning and pulling of the capacitor occur.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법의 문제점을 도시한 사진도이다.1A to 1C are photographic views illustrating problems of a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 상기 '도 1a'는 고 종횡비(High Aspect Ratio)에 따른 하부 전극 패턴의 정상적인 모습을 도시한 사진이다.Referring to FIG. 1A, FIG. 1A is a photograph showing a normal state of a lower electrode pattern according to a high aspect ratio.

도 1b를 참조하면, 상기 '도 1b'는 고 종횡비(High Aspect Ratio)에 따른 하부 전극 패턴의 불량 모습을 도시한 사진으로, 'B'와 같이 하부 전극 사이에 빈 공간들은 뽑힘 불량을 보여주는 것이다.Referring to FIG. 1B, the 'FIG. 1B' is a photograph showing a bad state of the lower electrode pattern according to the high aspect ratio, and the empty spaces between the lower electrodes as shown in FIG. .

도 1c를 참조하면, 상기 '도 1c'는 'C'와 같이 하부 전극 간에 서로 기울어진 상태를 보여주고 있다. Referring to FIG. 1C, FIG. 1C shows a state in which the lower electrodes are inclined with each other, such as 'C'.

상기 결과로 인해 하부 전극 간에 서로 맞붙게 되어 하부 전극 브릿지 페일(Bridge Fail)이 발생하게 되는 문제점이 발생하고 있다. As a result, a problem arises in that the lower electrodes are bonded to each other and a lower electrode bridge fail occurs.

본 발명은 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 포지티브 감광막(Positive Photo Resist)을 이용하여 미세 스페이스 패턴을 형성하고, 하부 전극을 지지하기 위한 다마신(Damascene) 공정으로 하드마스크층 패턴을 정의함으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 형성 공정 수율, 제품 개발의 완성도 및 TAT(Turn Around Time)를 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.The present invention forms a microspace pattern using a chromeless phase shift mask process and a positive photoresist, and a hardmask layer pattern using a damascene process for supporting a lower electrode. The purpose of the present invention is to provide a method of forming a semiconductor device capable of preventing the capacitor from collapsing and improving the semiconductor device formation process yield, product development completion, and TAT (Turn Around Time).

본 발명에 따른 반도체 소자의 형성 방법은,The method for forming a semiconductor device according to the present invention,

하부 전극을 포함하는 반도체 기판 상부에 감광막을 형성하는 단계와,Forming a photoresist film on the semiconductor substrate including the lower electrode;

상기 감광막을 바둑판 형태의 노광 마스크로 노광 및 현상하여 감광막 패턴을 형성하는 단계와,Exposing and developing the photoresist with a checkerboard-type exposure mask to form a photoresist pattern;

상기 감광막 패턴을 포함한 전체 표면 상부에 하드마스크층을 형성하는 단계와,Forming a hard mask layer on the entire surface including the photoresist pattern;

상기 하드마스크층을 평탄화 식각하여 상기 감광막 패턴을 노출하는 단계 및 Planarizing etching the hard mask layer to expose the photoresist pattern;

상기 감광막 패턴을 제거하여 하드마스크층 패턴을 형성하는 단계를 포함하 는 것을 특징으로 한다.Removing the photoresist pattern to form a hard mask layer pattern.

여기서, 상기 노광 마스크는 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)인 것과,Here, the exposure mask is a chromeless phase shift mask (Chromeless Phase Shift Mask),

상기 감광막 패턴은 포지티브 감광막(Positive Photo Resist)인 것과,The photoresist pattern is a positive photoresist (Positive Photo Resist),

상기 하드마스크층은 a-C(Amorphous Carbon)층인 것과,The hard mask layer is an a-C (Amorphous Carbon) layer,

상기 a-C(Amorphous Carbon)층은 다마신(Damascene) 공정으로 형성하는 것을 특징으로 한다.The a-C (Amorphous Carbon) layer is formed by a damascene process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and if it is mentioned that the layer is on another layer or substrate it may be formed directly on another layer or substrate, Alternatively, a third layer may be interposed therebetween.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.

도 2는 본 발명에 따라 형성된 노광 마스크 레이아웃도를 도시한 것이다.Figure 2 illustrates an exposure mask layout diagram formed in accordance with the present invention.

도 2를 참조하면, 반도체 기판상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬된 하부 전극 상부에 바둑판 형태의 노광 마스크(200)를 도시한 것이다.Referring to FIG. 2, an exposure mask 200 having a checkerboard shape is illustrated on an upper portion of a lower electrode that is alternately arranged in an upper, lower, left, and right directions on a semiconductor substrate.

노광 마스크(200)는 투명 기판(220) 상에 높낮이가 바둑판 형태로 다른 트렌 치 패턴(230)을 하부 전극 영역(210) 상에 도시한 것이다.The exposure mask 200 illustrates trench patterns 230 on the lower electrode region 210 having different heights in the form of a checkerboard on the transparent substrate 220.

이때, 노광 마스크(200)는 서로 이웃하는 4개 하부 전극 영역(210)의 일부 측벽에 중첩된 패드(Pad) 형태의 트렌치 패턴(230)을 투명 기판(220)상에 형성한 것이다.In this case, the exposure mask 200 is formed by forming a trench pattern 230 in the form of a pad overlapping a portion of sidewalls of four lower electrode regions 210 adjacent to each other on the transparent substrate 220.

노광 마스크(200)는 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)인 것이 바람직하다.The exposure mask 200 is preferably a chromeless phase shift mask.

도 3은 본 발명에 따른 A-A` 절단면을 도시한 노광마스크의 단면도로서, 3 is a cross-sectional view of an exposure mask showing a cutting plane A-A` according to the present invention,

도 3을 참조하면, 투명 기판(Qz, 320)에 90도의 위상 반전이 일어나는 두께로 식각되어 트렌치 패턴(330)이 형성되는 단면도를 도시한 것이다. Referring to FIG. 3, a cross-sectional view of the trench substrate 330 is formed by etching the transparent substrates Qz and 320 to have a thickness of 90 degrees.

도 4a 내지 도 4d는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이다.4A through 4D are cross-sectional views illustrating semiconductor devices formed in accordance with the present invention.

도 4a를 참조하면, 하부 전극을 포함한 반도체 기판(400)상에 감광막을 형성한다. Referring to FIG. 4A, a photosensitive film is formed on the semiconductor substrate 400 including the lower electrode.

무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask)를 이용한 노광 및 현상 공정으로 상기 '도 3'의 투명 기판(320)에 90도의 위상 반전이 일어나는 경계 부를 통한 반도체 기판(400) 상부에 감광막 패턴(410)을 형성한다.The photoresist pattern 410 is formed on the upper surface of the semiconductor substrate 400 through a boundary portion where a 90 degree phase reversal occurs on the transparent substrate 320 of FIG. 3 by an exposure and development process using a chromeless phase shift mask. ).

이때, 감광막 패턴(410)은 포지티브 감광막(Positive Photo Resist)으로 형성하는 것이 바람직하다.In this case, the photoresist layer pattern 410 may be formed of a positive photoresist layer.

도 4b를 참조하면, 상기 감광막 패턴(410)을 포함한 전체 표면에 하드마스크층(420)을 형성한다.Referring to FIG. 4B, a hard mask layer 420 is formed on the entire surface including the photoresist pattern 410.

이때, 하드마스크층은 a-C(Amorphous Carbon)층으로 형성한다.In this case, the hard mask layer is formed of an amorphous carbon (a-C) layer.

a-C(Amorphous Carbon)층은 다마신(Damascene) 공정으로 형성하는 것이 바람직하다.A-C (Amorphous Carbon) layer is preferably formed by the damascene process.

도 4c를 참조하면, 하드마스크층(420)을 감광막 패턴(410)이 노출될 때까지 평탄화 식각한다.Referring to FIG. 4C, the hard mask layer 420 may be planarized until the photoresist pattern 410 is exposed.

도 4d를 참조하면, 감광막 패턴(410)을 제거하여 하드마스크층 패턴(430)을 형성한다.Referring to FIG. 4D, the photoresist pattern 410 is removed to form the hard mask layer pattern 430.

도 5는 본 발명에 따른 반도체 소자의 형성 방법을 평면도로 도시한 것이다.5 is a plan view illustrating a method of forming a semiconductor device in accordance with the present invention.

도 5를 참조하면, 하부 전극(500), 하드마스크층 패턴(510)을 도시한 것으로서, 하부 전극(500)은 반도체 기판상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬시켜 형성한다. Referring to FIG. 5, the lower electrode 500 and the hard mask layer pattern 510 are illustrated, and the lower electrode 500 is formed on the semiconductor substrate by being aligned with each other in up, down, left, and right directions.

하드마스크층 패턴(510)은 라인 형태로 좌, 우 정렬된 하부 전극의 상, 하, 좌, 우 간에 위치한 라인 형태의 스페이스를 교차적으로 형성하여 하부 전극(500)을 지지하는 모습을 도시한 것이다.The hard mask layer pattern 510 cross-forms spaces in the form of lines located between the upper, lower, left, and right sides of the lower electrodes arranged in a line shape to support the lower electrode 500. will be.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 무 크롬 위상 반전 마스크(Chromeless Phase Shift Mask) 공정 및 포지티브 감광막(Positive Photo Resist)을 이용하여 미세 스페이스 패턴을 형성하고, 하부 전극을 지지하기 위한 다마신(Damascene) 공정으로 하드마스크층 패턴을 정의함으로써, 커패시터의 쓰러짐을 방지하고, 반도체 소자의 형성 공정 수율, 제품 개발의 완성도 및 TAT(Turn Around Time)를 향상시킬 수 있는 효과를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and to forming a microspace pattern using a chromeless phase shift mask process and a positive photoresist, and damascene to support a lower electrode. By defining the hard mask layer pattern in the (Damascene) process, the capacitor prevents the collapse of the capacitor, and provides the effect of improving the semiconductor device formation process yield, product development completeness, and TAT (Turn Around Time).

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims

Forming a photoresist film on the semiconductor substrate including the lower electrode;

Forming a photoresist pattern by exposing and developing the photoresist with a checkerboard-type exposure mask in which light blocking patterns and light transmission patterns are arranged in a zigzag pattern;

Forming a hard mask layer on the entire surface including the photoresist pattern;

Planar etching the hard mask layer to expose the photoresist pattern; And

And removing the photoresist pattern so that a hard mask layer pattern supports the lower electrode.

Claim 2 has been abandoned due to the setting registration fee.

The method of claim 1,

The exposure mask is a method of forming a semiconductor device, characterized in that the Chromeless Phase Shift Mask.

Claim 3 was abandoned when the setup registration fee was paid.

The method of claim 1,

The photoresist pattern is a method of forming a semiconductor device, characterized in that the positive photoresist (Positive Photo Resist).

Claim 4 was abandoned when the registration fee was paid.

The hard mask layer is a method of forming a semiconductor device, characterized in that the a-C (Amorphous Carbon) layer.

Claim 5 was abandoned upon payment of a set-up fee.

The method of claim 4, wherein

The method of claim 1, wherein the a-C layer is formed by a damascene process.