KR101065246B1 - Method for manufacturing semiconductor device with self-aligned pattern structure using metal interconnection - Google Patents

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Abstract

본 발명의 일 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 형성된 절연막 상에 금속 배선을 형성하는 단계; 및 상기 금속 배선을 식각 마스크로 하여 상기 절연막을 식각함으로써, 상기 금속 배선에 의해 오픈된 영역에서 상기 절연막에 패턴 구조를 형성하는 단계; 를 포함한다. According to one or more exemplary embodiments, a method of manufacturing a semiconductor device includes: forming metal wires on an insulating film formed on a substrate; And etching the insulating film using the metal wiring as an etch mask to form a pattern structure on the insulating film in a region opened by the metal wiring; It includes.

반도체, 금속 배선 Semiconductor, metal wiring

Description

금속 배선을 이용하여 자기정렬된 패턴 구조를 갖는 반도체 소자의 제조 방법{Method for manufacturing semiconductor device with self-aligned pattern structure using metal interconnection}Method for manufacturing semiconductor device with self-aligned pattern structure using metal interconnection}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 제조 공정에 있어서, 금속 배선 라인을 절연막 식각을 위한 식각 마스크로 사용함으로써, 절연막에 패턴을 형성하기 위한 별도의 마스크 제작이나 포토리소그래피 공정을 생략할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to fabricating a separate mask or photolithography for forming a pattern on an insulating film by using a metal wiring line as an etching mask for insulating film etching in a semiconductor manufacturing process. The manufacturing method of the semiconductor element which can abbreviate | omit a process is provided.

일반적으로 실리콘을 비롯한 반도체 공정에서, 기판 상의 층 또는 영역에 패턴을 형성하기 위해서는 포토리소그래피(photolithography) 공정이 필수적으로 요구된다. 포토리소그래피 공정을 위해서는 포토 마스크(photo mask)의 제작이 수반되며 이로 인해 많은 시간과 비용이 소요된다. 또한 포토리소그래피 공정시 마스크의 얼라인키(align key)의 불일치(mismatch)에 의한 공정의 신뢰성 저하와 수율 저하가 발생되기 때문에, 최소한의 포토리소그래피 공정을 적용하는 것이 필요하다. In general, in semiconductor processes including silicon, a photolithography process is indispensable for forming patterns in layers or regions on a substrate. The photolithography process involves the fabrication of a photo mask, which is time consuming and expensive. In addition, the photolithography process requires a minimum photolithography process because the process reliability decreases and the yield decreases due to mismatches in the alignment keys of the masks.

반도체 제조 공정시, 홈(트렌치 또는 구멍) 등의 패턴 구조를 절연막에 형성하는 경우가 있다. 이러한 절연막 패턴 구조를 형성하기 위해, 별도의 포토 마스크를 제작하여 레지스트나 하드 마스크막을 패터닝하고 이를 통해 절연막을 선택적으로 식각한다. 그러나, 이러한 사진 식각 공정은 추가적인 포토 마스크를 필요로 하고, 미세한 스케일의 패턴 구조(트렌치 또는 구멍 등) 형성시 정렬 불량의 문제를 야기시킬 수 있다.In a semiconductor manufacturing process, pattern structures, such as a groove (a trench or a hole), may be formed in an insulating film. In order to form such an insulating film pattern structure, a separate photo mask is fabricated to pattern a resist or a hard mask film, and through this, the insulating film is selectively etched. However, such a photolithography process requires an additional photo mask and may cause a problem of misalignment when forming a fine scale pattern structure (such as a trench or a hole).

도 1a 내지 1g는 종래의 방법에 따른, 절연막 패턴 구조를 갖는 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다. 도 1a를 참조하면, 실리콘 등의 반도체 기판(11) 상에 SiO2 등의 산화막(13)을 형성한다. 이 산화막에 패턴 구조를 형성하기 위해, 도 1b에 도시된 바와 같이, 산화막(13) 상에 질화막과 같은 하드 마스크막(15)을 형성한다. 그 후 도 1c에 도시된 바와 같이, 하드 마스크막(15) 상에 레지스트 패턴(17)을 형성한다. 이 레지스트 패턴(17)은 하드 마스크막(15) 상에 포토레지스트막(PR막)을 도포한 후에 이를 패터닝함으로써 형성할 수 있다. PR막의 패터닝은 PR 도포, 마스크를 통한 노광, 현상 등을 포함하는 일반적인 포토리소그래피 공정을 이용하여 수행된다. 이 후, 도 1d에 도시된 바와 같이, 레지스트 패턴(17)을 식각 마스크로 하여 하드 마스크막(15)을 패터닝하고, 도 1e에 도시된 바와 같이, 패터닝된 하드 마스크막(15)을 이용하여 산화막(13)을 선택적으로 식각한다. 이로써 산화막(13)에 홈(구멍 또는 트렌치 등) 구조(20)를 형성한다. 다음으 로, 도 1g에 도시된 바와 같이, 홈 구조(20)를 갖는 산화막(13) 상에 금속 라인, 즉 금속 배선(19)을 형성할 수 있다. 금속 배선(19)의 패턴을 형성하기 위해서, 또 다른 포토리소그래피 공정이 필요하다. 1A to 1G are cross-sectional views illustrating a manufacturing process of a semiconductor device having an insulating film pattern structure according to a conventional method. Referring to FIG. 1A, an oxide film 13 such as SiO 2 is formed on a semiconductor substrate 11 such as silicon. In order to form a pattern structure in this oxide film, as shown in FIG. 1B, a hard mask film 15 such as a nitride film is formed on the oxide film 13. Thereafter, as shown in FIG. 1C, a resist pattern 17 is formed on the hard mask film 15. The resist pattern 17 can be formed by applying a photoresist film (PR film) on the hard mask film 15 and then patterning it. Patterning of the PR film is performed using a general photolithography process including PR coating, exposure through a mask, development, and the like. Thereafter, as shown in FIG. 1D, the hard mask film 15 is patterned using the resist pattern 17 as an etch mask, and as shown in FIG. 1E, the patterned hard mask film 15 is used. The oxide film 13 is selectively etched. As a result, a groove (hole or trench, etc.) structure 20 is formed in the oxide film 13. Next, as shown in FIG. 1G, a metal line, that is, a metal wiring 19, may be formed on the oxide film 13 having the groove structure 20. In order to form the pattern of the metal wiring 19, another photolithography process is required.

상술한 공정에 따르면, 산화막(103)에 홈과 같은 패턴 구조(20)를 형성하기 위해 별도의 포토리소그래피 공정이 사용된다. 또한, 하드 마스크막(15)을 사용하지 않고 레지스트 패턴을 식각 마스크로 이용하여 홈 구조(20)를 형성하는 경우에도, 금속 배선(19) 패턴 형성을 위한 포토리소그래피 이외에 홈 구조(20) 형성을 위한 별도의 포토리소그래피 공정이 필요하다. 이에 따라, 패턴 구조(20) 형성을 위한 추가적인 정렬(alignment)이 요구되고, 별도의 마스크 제작이 필요하다. According to the above-described process, a separate photolithography process is used to form the grooved pattern structure 20 in the oxide film 103. Further, even when the groove structure 20 is formed by using the resist pattern as an etching mask without using the hard mask film 15, the groove structure 20 is formed in addition to photolithography for forming the metal wiring 19 pattern. There is a need for a separate photolithography process. Accordingly, additional alignment for forming the pattern structure 20 is required, and a separate mask is required.

본 발명의 일 과제는 절연막에 패턴 구조를 형성하기 위한 별도의 포토마스크나 포토리소그래피 공정을 필요로 하지 않고 홈 등의 패턴 구조를 자기정렬(self-alignment)로 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다. One object of the present invention is a method of manufacturing a semiconductor device capable of self-aligning a pattern structure such as a groove without the need for a separate photomask or photolithography process for forming a pattern structure on the insulating film. To provide.

본 발명의 일 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 형성된 절연막 상에 금속 배선을 형성하는 단계; 및 상기 금속 배선을 식각 마스크로 하여 상기 절연막을 식각함으로써, 상기 금속 배선에 의해 오픈된 영역에서 상기 절연막에 패턴 구조를 형성하는 단계;를 포함한다. According to one or more exemplary embodiments, a method of manufacturing a semiconductor device includes: forming metal wires on an insulating film formed on a substrate; And etching the insulating film using the metal wiring as an etch mask to form a pattern structure on the insulating film in a region opened by the metal wiring.

본 발명의 실시형태에 따르면, 상기 절연막의 식각은 RIE(Reactive Ion Etching; 반응성 이온 식각) 등의 건식 식각으로 수행될 수 있다. 상기 절연막은 산화막일 수 있다. 상기 식각에 의해 상기 절연막에 형성되는 패턴 구조는 구멍(groove)이나 트렌치(trench)와 같은 홈 구조일 수 있다. 상기 홈 구조는 아래로 갈수록 좁아지는 경사진 구조(tapered structure)로 형성될 수 있다. According to an embodiment of the present invention, etching of the insulating layer may be performed by dry etching such as reactive ion etching (RIE). The insulating film may be an oxide film. The pattern structure formed on the insulating layer by the etching may be a groove structure such as a hole or a trench. The groove structure may be formed as a tapered structure that is narrowed downward.

상기 반도체 소자의 제조 방법은 상기 홈 구조 형성 후에 상기 홈 구조 내에 반도체 물질을 충진하는 단계를 더 포함할 수 있다. 이 경우, 상기 기판은 상기 절연막 아래에 있는 반도체 영역을 포함할 수 있다. 또한, 상기 홈 구조는 상기 절연막을 관통하도록 형성될 수 있다. 상기 홈 구조 내에 충진된 반도체 물질은 상기 절연막 아래에 있는 반도체 영역과 접할 수 있다. 상기 홈 구조 내에 충진된 반도체는 SiGe이고, 상기 절연막의 하면과 접하는 반도체 영역은 Si일 수 있다. 상기 홈 구조 내에 충진된 반도체 물질은 광 다이오드의 활성 영역에 사용될 수 있다. 상기 홈 구조 형성 단계와 상기 반도체 물질의 충진 단계 사이에, 상기 홈 구조 바닥 아래의 반도체 부분에 불순물로 도핑된 영역을 형성할 수 있다. The method of manufacturing the semiconductor device may further include filling a semiconductor material in the groove structure after forming the groove structure. In this case, the substrate may include a semiconductor region under the insulating layer. In addition, the groove structure may be formed to penetrate the insulating film. The semiconductor material filled in the groove structure may contact the semiconductor region under the insulating layer. The semiconductor filled in the groove structure may be SiGe, and the semiconductor region in contact with the bottom surface of the insulating layer may be Si. The semiconductor material filled in the groove structure can be used in the active region of the photodiode. Between the groove structure forming step and the filling of the semiconductor material, a region doped with an impurity may be formed in a semiconductor portion under the bottom of the groove structure.

본 발명에 따르면, 금속 배선을 식각 마스크로 사용하므로 절연막에 홈 등의 패턴 구조를 형성하기 위한 별도의 마스크와 포토리소그래피 공정 없이 손쉽게 자기 정렬된 구조를 산화막 등의 절연막에 형성할 수 있다. 자기정렬로 식각된 구조 내에 화합물 반도체나 실리콘 등을 증착함으로써 광 다이오드의 활성영역 등에 이용될 수 있다. 추가적인 포토리소그래피 공정을 줄여줌으로써 정렬 불량으로 발생하는 소자 특성 저하와 수율 저하를 줄일 수 있고, 반도체 소자 제작에 필요한 비용과 시간을 절감할 수 있다. 자기정렬된 구조를 갖기 때문에, 생산효율을 높일 수 있다.According to the present invention, since the metal wiring is used as an etching mask, a self-aligned structure can be easily formed in the insulating film such as an oxide film without a separate mask for forming a pattern structure such as a groove in the insulating film and a photolithography process. By depositing a compound semiconductor, silicon or the like in a structure etched by self-alignment can be used in the active region of the photodiode. By reducing the additional photolithography process, the deterioration of device characteristics and yield caused by misalignment can be reduced, and the cost and time required for semiconductor device fabrication can be reduced. Because of the self-aligned structure, the production efficiency can be increased.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. The shape and the size of the elements in the drawings may be exaggerated for clarity and the same elements are denoted by the same reference numerals in the drawings.

도 2 내지 도 5는 본 발명의 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 먼저 도 2를 참조하면, 상부에 산화막(103)이 형성된 기판(101)을 준비한다. 기판(101)은 예를 들어, 실리콘 기판 등과 같이 반도체 기판(Si 웨이퍼 등) 자체이거나, 실리콘 기판 상에 증착된 다른 층 구조 또는 영역을 포함할 수도 있다. 산화막(103)은 예를 들어, SiO2와 같은 실리콘 산화막일 수 있다. 다른 실시형태로서, 산화막(103)으로서 실리콘 산화막 대신에 다른 산화막이나 절연막이 사용될 수도 있다.2 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. First, referring to FIG. 2, a substrate 101 having an oxide film 103 formed thereon is prepared. The substrate 101 may be, for example, a semiconductor substrate (such as a Si wafer) itself, such as a silicon substrate, or may include other layer structures or regions deposited on the silicon substrate. The oxide film 103 may be, for example, a silicon oxide film such as SiO 2 . As another embodiment, another oxide film or insulating film may be used as the oxide film 103 instead of the silicon oxide film.

도 3에 도시된 바와 같이, 산화막(103) 상에 금속 배선(109; metal interconnections)을 형성한다. 이 금속 배선(109)은 스퍼터링 등의 금속막 증착과 패터닝(식각) 공정을 통해 형성될 수 있다. 금속 배선(109)은 반도체 공정 중 후부 공정(backend process)에서 형성되는 상부 메탈 라인(backend top metal lines)일 수 있으며, 다른 실시형태로서 다층 구조에서 층간에 배치되는 메탈 라인일 수도 있다. 금속 배선(109)은 예를 들어 알루미늄(Al)으로 형성될 수 있다. 이러한 금속 배선(109)의 패턴에 의해, 산화막 상의 일부 영역이 오픈 영역(102)으로서 노출될 수 있다. As shown in FIG. 3, metal interconnections 109 are formed on the oxide film 103. The metal wires 109 may be formed through metal film deposition and patterning (etching) processes such as sputtering. The metal lines 109 may be backend top metal lines formed in a backend process of a semiconductor process, or may be metal lines disposed between layers in a multilayer structure in another embodiment. The metal wire 109 may be formed of, for example, aluminum (Al). By the pattern of the metal wiring 109, some regions on the oxide film may be exposed as the open regions 102.

다음으로, 도 4에 도시된 바와 같이, 금속 배선(109)을 식각 마스크로 하여 건식 식각, 예컨대 RIE(반응성 이온 식각)을 행함으로써 오픈 영역(102)에서 산화막(103)에 구멍(groove)나 트렌치(trench)와 같은 패턴 구조 혹은 홈 구조(120)를 형성한다. 산화막(103) 식각으로 형성되는 홈 구조(120)는 그 측벽이 경사져 있는 경사진 구조를 가질 수 있는데, 특히 아래로 갈수록 좁아지는 경사진 구조(tapered structure)로 형성될 수 있다. Next, as shown in FIG. 4, dry etching, for example, reactive ion etching (RIE), is performed using the metal wiring 109 as an etching mask, so that a hole is formed in the oxide film 103 in the open region 102. A pattern structure such as a trench or a groove structure 120 is formed. The groove structure 120 formed by etching the oxide film 103 may have an inclined structure in which the sidewalls thereof are inclined. In particular, the groove structure 120 may be formed in a tapered structure that is narrowed downward.

예를 들어, 산화막(103)이 실리콘 산화막으로 되어 있는 경우, 금속 배선 물질과 산화막 물질 사이의 식각 선택비를 이용하여, 금속 배선(109)을 식각 마스크로 하여 RIE(반응성 이온 식각)를 진행할 수 있다. 이 경우, 산화막(103)은 금속 배선(109)에 대해 높은 식각 선택비를 가지므로, 금속 배선(109)에 의해 노출된 오픈 영역(102)의 산화막만을 선택적으로 식각하여 도 4에 도시된 바와 같은 경사진 구조의 홈(120)을 형성할 수 있다. RIE에 따른 건식 식각 공정은, 예를 들어 RIE 공정 챔버 내에 CF4, SF6 및 Ar을 포함한 식각 가스를 사용할 수 있다. 또한, 식각 패턴들의 균일성(uniformity) 향상을 위해 N2가스를 공정 챔버 내에 소정 유량(예컨 대, 40 sccm)으로 제공할 수 있고, RIE 공정 챔버 내에서 기판 하면의 냉각을 위해 He 가스가 소정의 압력으로 제공될 수 있다.For example, when the oxide film 103 is a silicon oxide film, RIE (reactive ion etching) can be performed using the metal wiring 109 as an etching mask by using an etching selectivity between the metal wiring material and the oxide film material. have. In this case, since the oxide film 103 has a high etching selectivity with respect to the metal wiring 109, only the oxide film of the open region 102 exposed by the metal wiring 109 is selectively etched, as shown in FIG. 4. The groove 120 having the same inclined structure may be formed. Dry etching processes according to RIE may use, for example, etching gases including CF 4 , SF 6 and Ar in the RIE process chamber. In addition, N 2 gas may be provided at a predetermined flow rate (for example, 40 sccm) in the process chamber to improve uniformity of etching patterns, and He gas may be provided for cooling the lower surface of the substrate in the RIE process chamber. It can be provided at a pressure of.

도 4의 실시형태에서는 아래로 좁아지는 홈 구조를 형성하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 홈 구조의 측벽 프로파일이 경사지지 않은 수직 프로파일을 가질 수 있다. 또한, 필요에 따라 아래로 갈수록 넓어지는 홈 구조를 형성할 수도 있다. 이러한 홈 구조의 측벽 프로파일은 건식 식각시 식각 레서피 혹은 식각 조건의 조절에 의해 변화될 수 있다. Although the groove structure narrowing down is formed in embodiment of FIG. 4, this invention is not limited to this. For example, the sidewall profile of the groove structure may have a vertical profile that is not inclined. In addition, if necessary, a groove structure widening downward may be formed. The sidewall profile of the groove structure may be changed by controlling the etching recipe or etching conditions during dry etching.

도 2 내지 4를 참조하여 설명한 공정에 따르면, 전기적 연결을 위해 사용되는 금속 배선을 식각 마스크로 사용하여 건식 식각 등 식각을 함으로써 금속 배선 아래의 절연막에 원하는 패턴 구조(예컨대, 경사진 홈 구조)를 얻을 수 있다. 따라서, 절연막에 패턴 구조를 형성하기 위한 별도의 마스크(포토 마스크) 제작이나 별도의 포토리소그래피 공정이 필요하지 않아 저비용의 단순화된 공정으로 절연막에 패턴 구조를 형성할 수 있다. 또한, 별도의 포토리소그래피 공정이 없기에, 정렬을 할 필요가 없고, 금속 배선을 이용하여 오픈 영역(102)에 자기정렬된 홈 구조 등 패턴을 용이하게 형성할 수 있다. 배선 설계시, 금속 배선(109)을 식각 마스크로 사용할 것을 고려하여 적절한 위치의 오픈 영역(102)을 설정하고, 이로써 홈 구조 등 절연막 패턴 구조를 적합한 위치로 배치시킬 수 있다.According to the process described with reference to FIGS. 2 to 4, a desired pattern structure (for example, an inclined groove structure) is formed on an insulating layer under the metal wiring by performing etching such as dry etching using the metal wiring used for electrical connection as an etching mask. You can get it. Therefore, a separate mask (photo mask) for forming the pattern structure on the insulating film or a separate photolithography process is not required, and thus the pattern structure may be formed on the insulating film in a simplified process at low cost. In addition, since there is no separate photolithography process, there is no need for alignment, and a pattern such as a self-aligned groove structure can be easily formed in the open region 102 using metal wiring. In designing the wiring, the open region 102 at an appropriate position may be set in consideration of the use of the metal wiring 109 as an etching mask, whereby an insulating film pattern structure such as a groove structure may be disposed at a suitable position.

도 5를 참조하면, 홈 구조(120) 내에 화합물 반도체나 Si 기타 다른 반도체 물질(110)을 채울 수 있다. 이 충진 물질(110)은 예를 들어, SiGe 등의 반도체 물질을 도 4의 결과물 상에 증착하고, 그 후 CMP 등으로 평탄화시킴으로써 형성될 수 있다. 이러한 반도체 충진 물질(110)은, 절연막(103) 아래에 있는 반도체 영역(예컨대, Si 기판(101))과 접할 수 있다. 반도체 충진 물질(110)이 절연막(103) 아래에 있는 반도체 영역에 해당하는 기판(101)과 접하도록 하기 위해서, 도 4의 식각 단계에서, 절연막(103) 두께를 관통하도록 홈 구조(120)을 형성할 수 있다. Referring to FIG. 5, the compound semiconductor, Si, or other semiconductor material 110 may be filled in the groove structure 120. This fill material 110 may be formed, for example, by depositing a semiconductor material, such as SiGe, on the resultant of FIG. 4 and then planarizing with CMP or the like. The semiconductor filling material 110 may be in contact with a semiconductor region (eg, the Si substrate 101) under the insulating layer 103. In order to make the semiconductor filling material 110 contact the substrate 101 corresponding to the semiconductor region under the insulating film 103, in the etching step of FIG. 4, the groove structure 120 is formed to penetrate the thickness of the insulating film 103. Can be formed.

상술한 홈 구조 내의 반도체 충진 물질(110)은, 광 다이오드(photo diode)의 활성 영역(active region) 등에 사용될 수 있다. 예를 들어, 충진 물질(110)은 SiGe으로 형성하고, 이 충진 물질(110)과 접하는 반도체 영역(본 실시형태에서는 기판(101))은 Si로 될 수 있다. 이러한 Si-SiGe 접합은 적외선(IR) 센싱을 위한 광 다이오드에 사용될 수 있다. 특히, 아래로 갈수록 좁아지는 홈 구조(120)는 홈 안쪽으로 경사진 측벽을 구비함으로써, 충진 물질(110)로 입사되는 빛을 기판 쪽으로 효율적으로 반사시킬 수 있고(홈 구조의 측벽을 통한 반사), 이에 의해 광 다이오드의 효율을 높일 수 있다. The semiconductor filling material 110 in the above-described groove structure may be used in an active region of a photo diode. For example, the filling material 110 may be formed of SiGe, and the semiconductor region (substrate 101 in this embodiment) in contact with the filling material 110 may be Si. Such Si-SiGe junctions can be used in photodiodes for infrared (IR) sensing. In particular, the groove structure 120 that narrows downwards has a sidewall inclined into the groove, so that light incident to the filling material 110 can be efficiently reflected toward the substrate (reflection through the sidewall of the groove structure). As a result, the efficiency of the photodiode can be increased.

도 6 및 도 7은 홈 구조 형성 공정과 반도체 충진 물질 형성 공정 사이에 불순물로 도핑된 영역을 형성하는 공정을 추가한 실시형태를 나타낸다. 도 4에 도시된 바와 같이 금속 배선을 식각 마스크로 사용하여 홈 구조(120)를 형성한 후에, 도 6에 도시된 바와 같이, 이온 주입 공정 등을 이용하여 홈 구조(120)의 바닥 아래의 반도체 부분(예컨대, Si)에 불순물 도핑 영역(50)을 형성할 수 있다. 그 후, 도 7에 도시된 바와 같이, 홈 구조(120) 내에 화합물 또는 Si 등의 반도체 물질(110)을 충진할 수 있다. 예를 들어, 기판(101)의 반도체 영역과 충진된 반도체 물질(110) 간의 계면 근방에 고농도의 불순물 영역(p+ 또는 n+ 영역)을 형성함으로써, 원하는 광 다이오드 접합부를 형성할 수 있다.6 and 7 show an embodiment in which a process of forming a region doped with an impurity is formed between a groove structure forming process and a semiconductor filling material forming process. After forming the groove structure 120 using the metal wiring as an etching mask as shown in FIG. An impurity doped region 50 may be formed in the portion (eg, Si). Thereafter, as shown in FIG. 7, the groove structure 120 may be filled with a semiconductor material 110 such as a compound or Si. For example, by forming a high concentration of impurity regions (p + or n + regions) near the interface between the semiconductor region of the substrate 101 and the filled semiconductor material 110, a desired photodiode junction can be formed.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.The present invention is not limited by the above-described embodiment and the accompanying drawings. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims, .

도 1a 내지 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2 내지 5는 본 발명의 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.2 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 6 및 7은 본 발명의 다른 실시형태에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.6 and 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101: 기판 102: 오픈 영역101: substrate 102: open area

103: 산화막 109: 금속 배선103: oxide film 109: metal wiring

110: 반도체 충진 물질 120: 홈 구조110: semiconductor filling material 120: groove structure

50: 불순물 도핑 영역 50: impurity doped region

Claims (10)

기판 상에 형성된 절연막 상에 금속 배선을 형성하는 단계; 및 Forming metal wiring on an insulating film formed on the substrate; And 상기 금속 배선을 식각 마스크로 하여 상기 절연막을 식각함으로써, 상기 금속 배선에 의해 오픈된 영역에서 상기 절연막에 패턴 구조를 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.Forming a pattern structure on the insulating film in a region opened by the metal wiring by etching the insulating film using the metal wiring as an etching mask. 제1항에 있어서,The method of claim 1, 상기 절연막의 식각은 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The etching of the insulating film is a method of manufacturing a semiconductor device, characterized in that performed by dry etching. 제1항에 있어서,The method of claim 1, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The insulating film is a method of manufacturing a semiconductor device, characterized in that the oxide film. 제1항에 있어서,The method of claim 1, 상기 절연막에 패턴 구조를 형성하는 단계는,Forming a pattern structure on the insulating film, 상기 금속 배선을 식각 마스크로 하여 상기 절연막을 건식 식각함으로써, 상 기 금속 배선에 의해 오픈된 영역에서 상기 절연막에 홈 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And dryly etching the insulating film using the metal wiring as an etch mask to form a groove structure in the insulating film in a region opened by the metal wiring. 제4항에 있어서,5. The method of claim 4, 상기 홈 구조는 아래로 갈수록 좁아지는 경사진 구조(tapered structure)로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The groove structure is a method of manufacturing a semiconductor device, characterized in that formed in a tapered structure (tapered structure) becomes narrower toward the bottom. 제4항에 있어서,5. The method of claim 4, 상기 홈 구조 형성 단계 후에 상기 홈 구조 내에 반도체 물질을 충진하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And filling the semiconductor material into the groove structure after the groove structure forming step. 제6항에 있어서,The method of claim 6, 상기 기판은 상기 절연막 아래에 있는 반도체 영역을 포함하되, 상기 홈 구조는 상기 절연막을 관통하도록 형성되고, 상기 홈 구조 내에 충진된 반도체 물질은 상기 절연막 아래에 있는 반도체 영역과 접하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The substrate includes a semiconductor region under the insulating film, wherein the groove structure is formed to penetrate the insulating film, and the semiconductor material filled in the groove structure is formed to contact the semiconductor region under the insulating film. The manufacturing method of the semiconductor element. 제7항에 있어서,The method of claim 7, wherein 상기 홈 구조 내에 충진된 반도체는 SiGe이고, 상기 절연막 아래에 배치된 반도체 영역은 Si인 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor filled in the groove structure is SiGe, and the semiconductor region disposed under the insulating film is Si. 제7항에 있어서,The method of claim 7, wherein 상기 홈 구조 내에 충진된 반도체 물질은 광 다이오드의 활성 영역에 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor material filled in the groove structure is used in the active region of the photodiode. 제7항에 있어서,The method of claim 7, wherein 상기 홈 구조 형성 단계와 상기 반도체 물질의 충진 단계 사이에, 상기 홈 구조 바닥 아래의 반도체 부분에 불순물로 도핑된 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And forming a region doped with an impurity in a semiconductor portion below the bottom of the groove structure between the groove structure forming step and the filling step of the semiconductor material.
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