JPH1154635A - Manufacturing method of flash memory - Google Patents

Manufacturing method of flash memory

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JPH1154635A
JPH1154635A JP9210377A JP21037797A JPH1154635A JP H1154635 A JPH1154635 A JP H1154635A JP 9210377 A JP9210377 A JP 9210377A JP 21037797 A JP21037797 A JP 21037797A JP H1154635 A JPH1154635 A JP H1154635A
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JP
Japan
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film
control electrode
electrode
etching
insulating film
Prior art date
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Withdrawn
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JP9210377A
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Japanese (ja)
Inventor
Tatsuya Otsuka
達也 大塚
Yoshimi Shiotani
喜美 塩谷
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 浮遊電極と制御電極との間に段差が発生する
ことを防止し、トランジスタ特性の劣化を回避できるフ
ラッシュメモリの製造方法を提供する。 【解決手段】 ポリシリコン膜をエッチングして制御電
極14aを形成する際に、例えばエッチングガスの圧力
を上げることにより、制御電極14aの断面形状を台形
とする。その後、制御電極14aの側面にシリコン酸化
膜からなる保護膜16を形成し、制御電極14aをマス
クとして層間絶縁膜13をエッチングし、更にポリシリ
コン膜12をエッチングして浮遊電極を形成する。
(57) [Problem] To provide a method of manufacturing a flash memory capable of preventing a step from being generated between a floating electrode and a control electrode and avoiding deterioration of transistor characteristics. SOLUTION: When forming a control electrode 14a by etching a polysilicon film, the cross-sectional shape of the control electrode 14a is made trapezoidal, for example, by increasing the pressure of an etching gas. Thereafter, a protective film 16 made of a silicon oxide film is formed on the side surface of the control electrode 14a, the interlayer insulating film 13 is etched using the control electrode 14a as a mask, and the polysilicon film 12 is further etched to form a floating electrode.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、浮遊電極及び制御
電極を有するフラッシュメモリの製造方法に関し、特に
浮遊電極を制御電極に対し自己整合的に形成するフラッ
シュメモリの製造方法に関する。
The present invention relates to a method of manufacturing a flash memory having a floating electrode and a control electrode, and more particularly to a method of manufacturing a flash memory in which a floating electrode is formed in a self-aligned manner with respect to a control electrode.

【0002】[0002]

【従来の技術】図5〜図6は従来のフラッシュメモリの
製造方法を工程順に示す断面図である。まず、図5
(a)に示すように、半導体基板20上にゲート絶縁膜
21を約100Åの厚さに形成し、そのゲート絶縁膜2
1上にポリシリコン膜22を約1300Åの厚さに形成
する。次に、ポリシリコン膜22上に層間絶縁膜(ON
O膜)23を約300Åの厚さに形成し、更に層間絶縁
膜23上にポリシリコン膜24を約1500Åの厚さに
形成する。そして、このポリシリコン膜24上にフォト
レジスト膜25を約0.76μmの厚さに形成し、この
フォトレジスト膜25を露光及び現像処理して、所定の
制御電極形状にパターニングする。
2. Description of the Related Art FIGS. 5 to 6 are sectional views showing a conventional method of manufacturing a flash memory in the order of steps. First, FIG.
As shown in FIG. 1A, a gate insulating film 21 is formed on a semiconductor substrate 20 to a thickness of about 100.degree.
A polysilicon film 22 is formed to a thickness of about 1300.degree. Next, an interlayer insulating film (ON
An O film 23 is formed to a thickness of about 300 °, and a polysilicon film 24 is formed on the interlayer insulating film 23 to a thickness of about 1500 °. Then, a photoresist film 25 having a thickness of about 0.76 μm is formed on the polysilicon film 24, and the photoresist film 25 is exposed and developed to be patterned into a predetermined control electrode shape.

【0003】次に、図5(b)に示すように、レジスト
膜25をマスクとしてポリシリコン膜24をプラズマエ
ッチングすることにより制御電極24aを形成する。そ
の後、レジスト膜25を除去する。次に、図6(a)に
示すように、制御電極24aをマスクとして層間絶縁膜
23をエッチングし、ポリシリコン膜22を部分的に露
出させる。次いで、図6(b)に示すように、エッチン
グガスを替えてポリシリコン膜22をエッチングし、浮
遊電極22aを制御電極24aに対し自己整合的に形成
する。
Next, as shown in FIG. 5B, a control electrode 24a is formed by plasma etching the polysilicon film 24 using the resist film 25 as a mask. After that, the resist film 25 is removed. Next, as shown in FIG. 6A, the interlayer insulating film 23 is etched using the control electrode 24a as a mask to partially expose the polysilicon film 22. Next, as shown in FIG. 6B, the polysilicon film 22 is etched by changing the etching gas to form the floating electrode 22a in a self-aligned manner with the control electrode 24a.

【0004】次いで、制御電極24a及び浮遊電極22
aをマスクとして半導体基板20の表層に不純物を高濃
度にイオン注入し、ソース・ドレイン領域(図示せず)
を制御電極24a及び浮遊電極22aに対し自己整合的
に形成する。その後、これらの制御電極24a及び浮遊
電極22aを被覆する絶縁膜や配線(いずれも図示せ
ず)等を形成する。このようにして、フラッシュメモリ
が完成する。
Next, the control electrode 24a and the floating electrode 22
Using a as a mask, impurities are ion-implanted at a high concentration into the surface layer of the semiconductor substrate 20 to form source / drain regions (not shown).
Is formed in a self-aligned manner with respect to the control electrode 24a and the floating electrode 22a. After that, an insulating film, a wiring (neither is shown) or the like covering these control electrode 24a and floating electrode 22a is formed. Thus, the flash memory is completed.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上述し
た従来のフラッシュメモリの製造方法には以下に示す問
題点がある。すなわち、浮遊電極24aは制御電極22
aに対し自己整合的に形成する。この浮遊電極22aを
形成する際のエッチング工程において、制御電極24a
がサイドエッチングされ、図7に示すように、制御電極
24aの幅が浮遊電極22aの幅よりも狭くなってしま
う。そうすると、基板20の表層に不純物をイオン注入
してソース・ドレイン領域27を形成する際に、不純物
イオンが浮遊電極22aを透過し、浮遊電極22aの下
方のゲート絶縁膜21中や半導体基板20の表層に注入
されて、ゲート絶縁膜21及び基板20表層にダメージ
を与えてしまう。この部分に与えられたダメージは回復
困難であるので、トランジスタの特性が著しく劣化す
る。
However, the above-described conventional method of manufacturing a flash memory has the following problems. That is, the floating electrode 24a is
It is formed in a self-aligned manner with respect to a. In the etching step for forming the floating electrode 22a, the control electrode 24a
Is side-etched, and as shown in FIG. 7, the width of the control electrode 24a becomes narrower than the width of the floating electrode 22a. Then, when the source / drain regions 27 are formed by ion-implanting impurities into the surface layer of the substrate 20, the impurity ions penetrate the floating electrode 22 a and enter the gate insulating film 21 below the floating electrode 22 a or the semiconductor substrate 20. It is injected into the surface layer and damages the gate insulating film 21 and the surface layer of the substrate 20. Since the damage given to this portion is difficult to recover, the characteristics of the transistor are significantly deteriorated.

【0006】本発明の目的は、浮遊電極と制御電極との
間に段差が発生することを防止し、トランジスタ特性の
劣化を回避できるフラッシュメモリの製造方法を提供す
ることである。
An object of the present invention is to provide a method of manufacturing a flash memory which can prevent a step from occurring between a floating electrode and a control electrode and can avoid deterioration of transistor characteristics.

【0007】[0007]

【課題を解決するための手段】上記した課題は、半導体
基板上にゲート絶縁膜、第1の導電体膜、層間絶縁膜及
び第2の導電体膜を順次形成する工程と、前記第2の導
電体膜をパターニングし、断面形状が台形の制御電極を
形成する工程と、前記制御電極の側面に保護膜を被覆す
る工程と、前記制御電極をマスクとして前記層間絶縁膜
をエッチングする工程と、前記制御電極をマスクとして
前記第1の導電体膜をエッチングすることにより浮遊電
極を形成する工程とを有することを特徴とするフラッシ
ュメモリの製造方法により解決する。
The object of the present invention is to form a gate insulating film, a first conductive film, an interlayer insulating film and a second conductive film on a semiconductor substrate in order, Patterning the conductive film, forming a control electrode having a trapezoidal cross-sectional shape, covering the side surface of the control electrode with a protective film, and etching the interlayer insulating film using the control electrode as a mask, Forming a floating electrode by etching the first conductive film using the control electrode as a mask.

【0008】以下、本発明の作用について説明する。図
1は本発明の原理を示す模式図である。本発明において
は、まず、半導体基板10上に、ゲート絶縁膜1、第1
の導電体膜2、層間絶縁膜3及び第2の導電体膜を順次
形成した後、第2の導電体膜をパターニングして制御電
極4aを形成する。その後、制御電極4aの側面にシリ
コン酸化膜、シリコン窒化膜又はレジスト等からなる保
護膜6を形成する。この保護膜6により、浮遊電極を形
成するときのエッチング時に制御電極4aがサイドエッ
チングされることを防止し、制御電極4aと浮遊電極と
の間に段差が発生することを回避する。
Hereinafter, the operation of the present invention will be described. FIG. 1 is a schematic diagram showing the principle of the present invention. In the present invention, first, the gate insulating film 1 and the first
After sequentially forming the conductive film 2, the interlayer insulating film 3, and the second conductive film, the control electrode 4a is formed by patterning the second conductive film. Thereafter, a protective film 6 made of a silicon oxide film, a silicon nitride film, a resist or the like is formed on the side surface of the control electrode 4a. The protective film 6 prevents the control electrode 4a from being side-etched at the time of etching when forming the floating electrode, and prevents a step from occurring between the control electrode 4a and the floating electrode.

【0009】ところで、制御電極の断面形状が矩形であ
るとすると、浮遊電極の幅が制御電極の幅よりも保護膜
の厚さ分だけ広くなり、制御電極と浮遊電極との間に段
差が発生してしまう。しかし、図1(a)に示すよう
に、制御電極4aの断面形状を台形状(順テーパー形
状)とし、この台形状の制御電極4aの側面を保護膜6
で被覆すると、図1(b)に示すように、第1の導電体
膜2をエッチングする際に保護膜6がエッチングされて
膜厚が薄くなり、特に傾斜面の下側の保護膜6の膜厚が
薄くなる。これにより、制御電極4aと浮遊電極との段
差が小さくなる。従って、本発明においては、制御電極
の断面形状は台形状とする。
If the cross-sectional shape of the control electrode is rectangular, the width of the floating electrode is wider than the width of the control electrode by the thickness of the protective film, and a step is generated between the control electrode and the floating electrode. Resulting in. However, as shown in FIG. 1A, the cross-sectional shape of the control electrode 4a is trapezoidal (a forward tapered shape), and the side surface of the trapezoidal control electrode 4a is
As shown in FIG. 1B, when the first conductor film 2 is etched, the protective film 6 is etched and the film thickness is reduced. The film thickness becomes thin. Thereby, the step between the control electrode 4a and the floating electrode is reduced. Therefore, in the present invention, the cross-sectional shape of the control electrode is trapezoidal.

【0010】[0010]

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。図2〜図4は本発
明の実施の形態のフラッシュメモリの製造方法を工程順
に示す断面図である。まず、図2(a)に示すように、
半導体基板10上にゲート絶縁膜11を約1000Åの
厚さに形成し、このゲート酸化膜11上にポリシリコン
膜12を約1300Åの厚さに形成する。その後、ポリ
シリコン膜12上に層間絶縁膜(ONO膜)13を約3
00Åの厚さに形成する。そして、この層間絶縁膜13
上にポリシリコン膜14を約1500Åの厚さに形成す
る。
Embodiments of the present invention will be described below with reference to the accompanying drawings. 2 to 4 are sectional views showing a method of manufacturing a flash memory according to an embodiment of the present invention in the order of steps. First, as shown in FIG.
A gate insulating film 11 is formed on semiconductor substrate 10 to a thickness of about 1000 °, and a polysilicon film 12 is formed on gate oxide film 11 to a thickness of about 1300 °. Thereafter, an interlayer insulating film (ONO film) 13 is formed on the polysilicon film 12 by about 3
It is formed to a thickness of 00 °. Then, the interlayer insulating film 13
A polysilicon film 14 is formed thereon to a thickness of about 1500 °.

【0011】次に、ポリシリコン膜14上にフォトレジ
スト膜15を形成し、このフォトレジスト膜15を露光
及び現像処理することにより、所定の制御電極形状にパ
ターニングする。次に、レジスト膜15をマスクにして
ポリシリコン膜14をドライエッチングし、図2(b)
に示すように、制御電極14aを形成する。このときの
エッチングは、例えば平行平板型リアクターを用い、R
Fパワーが250W、圧力が140mTorr 、エッチング
ガスがHBr、ガス流量が100sccmの条件で行
う。一般的にポリシリコン膜のエッチング時にエッチン
グガスの圧力を高くすると、断面が台形状(順テーパー
状)になる。また、フォトレジスト膜15を露光する際
にパターン縁部での露光量を段階的又は連続的に変える
と、現像後のフォトレジスト膜15の断面形状が台形状
になる。この台形状のレジスト膜15をマスクとしてポ
リシリコン膜14をエッチングすることにより制御電極
14aを台形状に形成することができる。
Next, a photoresist film 15 is formed on the polysilicon film 14, and this photoresist film 15 is exposed and developed to be patterned into a predetermined control electrode shape. Next, the polysilicon film 14 is dry-etched using the resist film 15 as a mask, and FIG.
The control electrode 14a is formed as shown in FIG. The etching at this time uses, for example, a parallel plate reactor,
The process is performed under the conditions that the F power is 250 W, the pressure is 140 mTorr, the etching gas is HBr, and the gas flow rate is 100 sccm. Generally, when the pressure of the etching gas is increased during the etching of the polysilicon film, the cross section becomes trapezoidal (forward tapered). Further, when the exposure amount at the pattern edge is changed stepwise or continuously when exposing the photoresist film 15, the cross-sectional shape of the developed photoresist film 15 becomes trapezoidal. By etching the polysilicon film 14 using the trapezoidal resist film 15 as a mask, the control electrode 14a can be formed in a trapezoidal shape.

【0012】なお、制御電極14aの側壁の角度は、基
板10の表面に対し87〜88°とすることが好まし
い。このようにして、制御電極14aを形成した後、レ
ジスト膜15を除去する。
The angle of the side wall of the control electrode 14a is preferably 87 to 88 degrees with respect to the surface of the substrate 10. After forming the control electrode 14a in this way, the resist film 15 is removed.

【0013】次に、図3(a)に示すように、層間絶縁
膜13をエッチングする。このときのエッチングは、例
えば平行平板型リアクターを使用し、RFパワーが10
0W、圧力が70mTorr 、ガスがCF4 、流量が120
sccmの条件で行う。次に、基板11を縦型拡散炉内
に入れ、約800℃の温度で25分間保持(ドライ酸
化)する。これにより、図3(b)に示すように、制御
電極14aの表面が酸化されて、厚さが約200Åのシ
リコン酸化膜からなる保護膜16が形成される。
Next, as shown in FIG. 3A, the interlayer insulating film 13 is etched. The etching at this time uses, for example, a parallel plate reactor, and the RF power is 10
0 W, pressure 70 mTorr, gas CF 4 , flow rate 120
This is performed under the condition of sccm. Next, the substrate 11 is placed in a vertical diffusion furnace and held at a temperature of about 800 ° C. for 25 minutes (dry oxidation). As a result, as shown in FIG. 3B, the surface of the control electrode 14a is oxidized to form a protective film 16 made of a silicon oxide film having a thickness of about 200 °.

【0014】次いで、図4に示すように、制御電極14
a及びその周囲の酸化膜16をマスクとしてポリシリコ
ン膜12エッチングし、制御電極14aに対し自己整合
的に浮遊電極12aを形成する。このときのエッチング
条件は、例えば平行平板型リアクターを用い、RFパワ
ーが250W、圧力が140mTorr 、エッチングガスが
HBr、ガス流量が100sccmの条件で行う。この
エッチング時に、酸化膜16により制御電極14aが保
護され、制御電極14aのサイドエッチングによる幅の
縮小が防止される。また、ポリシリコン膜12のエッチ
ング時には保護膜16も若干エッチングされ、特に保護
膜16の下部部分がエッチングにより膜厚が薄くなり、
制御電極14aと浮遊電極12aとの間に段差が形成さ
れることが抑制される(図1参照)。
Next, as shown in FIG.
The polysilicon film 12 is etched using the oxide film 16a and the surrounding oxide film 16 as a mask to form the floating electrode 12a in self-alignment with the control electrode 14a. Etching conditions at this time are, for example, using a parallel plate reactor, RF power is 250 W, pressure is 140 mTorr, etching gas is HBr, and gas flow rate is 100 sccm. During this etching, the control electrode 14a is protected by the oxide film 16, and the width of the control electrode 14a is prevented from being reduced by side etching. Further, when the polysilicon film 12 is etched, the protective film 16 is also slightly etched, and in particular, the lower portion of the protective film 16 is thinned by the etching.
The formation of a step between the control electrode 14a and the floating electrode 12a is suppressed (see FIG. 1).

【0015】その後、制御電極14a及び浮遊電極12
aをマスクとして基板10の表層に不純物をイオン注入
し、ソース・ドレイン領域(図示せず)を形成する。そ
して、全面に絶縁膜を形成し、該絶縁膜にコンタクトホ
ールを選択的に形成し、全面に導電体膜を形成した後、
導電体膜をパターニングして配線(いずれも図示せず)
を形成する。このようにして、フラッシュメモリが製造
される。
Thereafter, the control electrode 14a and the floating electrode 12
Impurities are ion-implanted into the surface layer of the substrate 10 using a as a mask to form source / drain regions (not shown). Then, after forming an insulating film on the entire surface, selectively forming a contact hole in the insulating film, and forming a conductor film on the entire surface,
Conductor film patterning and wiring (none shown)
To form Thus, a flash memory is manufactured.

【0016】本実施の形態においては、制御電極14a
をマスクとしてポリシリコン膜12をエッチングする際
に、制御電極14aの表面がシリコン酸化膜からなる保
護膜16で覆われているため、ポリシリコン膜12をエ
ッチングする際のプラズマから制御電極14aが保護さ
れる。これにより、制御電極14aのサイドエッチング
が防止され、制御電極14aと浮遊電極12aとの間に
段差が発生することが回避される。従って、浮遊電極1
2aの下方のゲート絶縁膜11及び基板10の部分、特
に半導体基板表層のソース・ドレイン間の部分に不純物
イオンによるダメージが発生することが回避され、トラ
ンジスタ特性の劣化が防止されるという効果が得られ
る。
In the present embodiment, the control electrode 14a
When the polysilicon film 12 is etched using the mask as a mask, since the surface of the control electrode 14a is covered with the protective film 16 made of a silicon oxide film, the control electrode 14a is protected from plasma when the polysilicon film 12 is etched. Is done. Accordingly, side etching of the control electrode 14a is prevented, and generation of a step between the control electrode 14a and the floating electrode 12a is avoided. Therefore, the floating electrode 1
Damage due to impurity ions is avoided in the portion of the gate insulating film 11 and the substrate 10 below 2a, particularly in the portion between the source and the drain in the surface layer of the semiconductor substrate, and the effect of preventing deterioration of transistor characteristics is obtained. Can be

【0017】なお、上述の実施の形態では制御電極14
aの側面にシリコン酸化膜を形成して保護膜としたが、
保護膜はシリコン窒化膜又はレジストコーティング膜に
より形成してもよい。また、シリコン酸化膜又はシリコ
ン窒化膜等からなる保護膜は、プラズマCVD(Chemic
al Vapor Deposition )法により形成してもよい。例え
ば、シリコン窒化膜からなる保護膜は、SiH2 Cl2
+NH3 ガスを使用した減圧CVD法により、基板を8
00℃の温度で5分間保持することにより形成できる。
また、保護膜をレジストコーティング法により形成する
場合は、基板上に約2ccのレジストを滴下し、300
0rpmの回転数でスピンコートする。この場合、レジ
スト膜は、浮遊電極形成後に過硫酸(H2 2 +H2
4 )により除去する。
In the above embodiment, the control electrode 14
A silicon oxide film was formed on the side surface of a to form a protective film.
The protective film may be formed by a silicon nitride film or a resist coating film. The protective film made of a silicon oxide film or a silicon nitride film is formed by plasma CVD (Chemic).
al Vapor Deposition) method. For example, a protective film made of a silicon nitride film is SiH 2 Cl 2
+8 NH 3 gas, the substrate was reduced to 8
It can be formed by holding at a temperature of 00 ° C. for 5 minutes.
When a protective film is formed by a resist coating method, about 2 cc of a resist is dropped on a substrate,
Spin coating is performed at a rotation speed of 0 rpm. In this case, the resist film is made of persulfuric acid (H 2 O 2 + H 2 S) after the formation of the floating electrode.
O 4 ).

【0018】[0018]

【発明の効果】以上説明したように、本発明によれば、
制御電極を断面形状が台形状に形成し、この制御電極の
側面を保護膜で被覆した後、第1の導電体膜をエッチン
グして浮遊電極を形成するので、浮遊電極形成時に制御
電極がサイドエッチングされて制御電極と浮遊電極との
間に段差が生じることを回避できる。これにより、浮遊
電極の下方のゲート絶縁膜や基板の表層に不純物による
ダメージが発生することを防止でき、トランジスタ特性
の劣化を回避できるという効果を奏する。
As described above, according to the present invention,
The control electrode is formed in a trapezoidal cross-section, and after covering the side surface of the control electrode with a protective film, the first conductive film is etched to form a floating electrode. It can be avoided that a step is formed between the control electrode and the floating electrode due to the etching. Accordingly, it is possible to prevent the gate insulating film below the floating electrode and the surface layer of the substrate from being damaged by impurities, and it is possible to avoid deterioration of transistor characteristics.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の原理を説明する模式図である。FIG. 1 is a schematic diagram illustrating the principle of the present invention.

【図2】本発明の実施の形態のフラッシュメモリの製造
方法を工程順に示す断面図(その1)である。
FIG. 2 is a cross-sectional view (part 1) illustrating a method of manufacturing the flash memory according to the embodiment of the present invention in the order of steps.

【図3】本発明の実施の形態のフラッシュメモリの製造
方法を工程順に示す断面図(その2)である。
FIG. 3 is a sectional view (part 2) illustrating a method for manufacturing the flash memory according to the embodiment of the present invention in the order of steps.

【図4】本発明の実施の形態のフラッシュメモリの製造
方法を工程順に示す断面図(その3)である。
FIG. 4 is a cross-sectional view (No. 3) illustrating the method of manufacturing the flash memory according to the embodiment of the present invention in the order of steps.

【図5】従来のフラッシュメモリの製造方法を工程順に
示す断面図(その1)である。
FIG. 5 is a cross-sectional view (part 1) illustrating a conventional method of manufacturing a flash memory in the order of steps;

【図6】従来のフラッシュメモリの製造方法を工程順に
示す断面図(その2)である。
FIG. 6 is a sectional view (part 2) showing a conventional method of manufacturing a flash memory in the order of steps;

【図7】従来の問題点を示す模式的断面図である。FIG. 7 is a schematic sectional view showing a conventional problem.

【符号の説明】[Explanation of symbols]

1 ゲート絶縁膜 2 第1の導電体膜 3,13,23 層間絶縁膜 4a,14a,24a 制御電極 6,16 保護膜 10,20 半導体基板 11,21 ゲート絶縁膜 12,14,22,24 ポリシリコン膜 12a,22a 浮遊電極 15 レジスト膜 DESCRIPTION OF SYMBOLS 1 Gate insulating film 2 1st conductor film 3,13,23 Interlayer insulating film 4a, 14a, 24a Control electrode 6,16 Protective film 10,20 Semiconductor substrate 11,21 Gate insulating film 12,14,22,24 Poly Silicon film 12a, 22a Floating electrode 15 Resist film

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上にゲート絶縁膜、第1の導
電体膜、層間絶縁膜及び第2の導電体膜を順次形成する
工程と、 前記第2の導電体膜をパターニングし、断面形状が台形
の制御電極を形成する工程と、 前記制御電極の側面に保護膜を被覆する工程と、 前記制御電極をマスクとして前記層間絶縁膜をエッチン
グする工程と、 前記制御電極をマスクとして前記第1の導電体膜をエッ
チングすることにより浮遊電極を形成する工程とを有す
ることを特徴とするフラッシュメモリの製造方法。
A step of sequentially forming a gate insulating film, a first conductive film, an interlayer insulating film and a second conductive film on a semiconductor substrate; and patterning the second conductive film to form a cross-sectional shape. Forming a trapezoidal control electrode; coating a side surface of the control electrode with a protective film; etching the interlayer insulating film using the control electrode as a mask; and forming the first electrode using the control electrode as a mask. Forming a floating electrode by etching the conductive film.
【請求項2】 前記保護膜は、前記制御電極の表面を熱
酸化することにより形成することを特徴とする請求項1
に記載のフラッシュメモリの製造方法。
2. The method according to claim 1, wherein the protection film is formed by thermally oxidizing a surface of the control electrode.
3. The method for manufacturing a flash memory according to claim 1.
【請求項3】 前記保護膜は、シリコン窒化膜により形
成することを特徴とする請求項1に記載のフラッシュメ
モリの製造方法。
3. The method according to claim 1, wherein the protection film is formed of a silicon nitride film.
【請求項4】 前記保護膜は、レジストの塗布により形
成することを特徴とする請求項1に記載のフラッシュメ
モリの製造方法。
4. The method according to claim 1, wherein the protection film is formed by applying a resist.
【請求項5】 前記保護膜は、CVD法により形成する
ことを特徴とする請求項1に記載のフラッシュメモリの
製造方法。
5. The method according to claim 1, wherein the protection film is formed by a CVD method.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006229045A (en) * 2005-02-18 2006-08-31 Toshiba Corp Semiconductor device and manufacturing method thereof
KR101065246B1 (en) * 2009-03-03 2011-09-19 연세대학교 산학협력단 Method for manufacturing a semiconductor device having a self-aligned pattern structure using metal wiring

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