KR101058602B1 - Array Type Chip Resistor - Google Patents

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KR101058602B1
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Abstract

본 발명은 어레이 타입 칩 저항기에 관한 것이다.The present invention relates to an array type chip resistor.

본 발명의 어레이 타입 칩 저항기는, 양측면에 다수의 홈이 등간격으로 형성된 기판; 상기 기판의 하면 양측부에 형성된 하부전극; 상기 하부전극과 전기적으로 연결되어 상기 기판의 측면 일부까지 연장 형성된 측면전극; 상기 기판 하면의 상기 하부전극 사이에 개재된 저항체; 상기 저항체 상에 복개되되, 양측부가 상기 하부전극의 일부를 동시에 복개하는 보호층; 상기 보호층의 외측으로 노출된 상기 하부전극과 접촉되는 레벨링 전극; 및 상기 레벨링 전극 상에 형성된 도금층;을 함하며, 저항체가 기판 하면의 하부전극 내측에 인쇄되기 때문에 기판 실장시 외부충격에 의한 저항체의 파손을 방지할 수 있는 장점이 있다.An array type chip resistor of the present invention comprises: a substrate having a plurality of grooves formed at equal intervals on both sides; Lower electrodes formed on both sides of a lower surface of the substrate; A side electrode electrically connected to the lower electrode and extending to a part of a side surface of the substrate; A resistor interposed between the lower electrodes on the lower surface of the substrate; A protective layer covered on the resistor and having both sides covering a portion of the lower electrode at the same time; A leveling electrode in contact with the lower electrode exposed to the outside of the protective layer; And a plating layer formed on the leveling electrode, and since the resistor is printed inside the lower electrode of the lower surface of the substrate, there is an advantage of preventing damage of the resistor due to external impact when mounting the substrate.

칩 저항기, 저항체, 전극, 도금층, 절연층, 쇼트 Chip Resistor, Resistor, Electrode, Plating Layer, Insulation Layer, Short

Description

어레이 타입 칩 저항기{Array type chip resistor} Array type chip resistor

본 발명은 어레이 타입 칩 저항기에 관한 것으로서, 보다 자세하게는 저항체를 기판의 하부에 배치하여 외부 충격에 의한 저항체 파손이 방지되도록 한 어레이 타입 칩 저항기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array type chip resistor, and more particularly, to an array type chip resistor in which a resistor is disposed under a substrate to prevent breakage of the resistor due to external impact.

일반적으로, 칩저항기라 하면 전자제품의 집적도를 높이기 위하여 여러 개의 저항기를 하나의 몸체 안에 실장시켜 반도체 패키지와 같은 형태로 제작된 저항기를 일컫는다.In general, a chip resistor refers to a resistor manufactured in the form of a semiconductor package by mounting several resistors in one body in order to increase the degree of integration of electronic products.

이와 같은 칩저항기는 주로 반도체 모듈에 탑재되는 데, 개인용 컴퓨터(PC) 및 서버의 크기가 점차 작아지는데 반해 개인용 컴퓨터나 서버에 장착되는 반도체 모듈, 예를 들어 메모리 모듈 등은 그 크기를 줄이는 데 한계가 있다.Such chip resistors are mainly mounted on semiconductor modules. Personal computers (PCs) and servers are gradually smaller in size, whereas semiconductor modules, such as memory modules, mounted on personal computers or servers are limited in reducing their size. There is.

따라서, 메모리 모듈에 탑재되는 칩저항기는 집적도를 높이기 위하여 다수의 저항체가 일체로 구성된 어레이 타입의 칩저항기가 사용되고 있다.Therefore, in order to increase the degree of integration, the chip resistor mounted on the memory module is an array type chip resistor in which a plurality of resistors are integrated.

이러한 어레이 타입 칩저항기는 메모리 모듈이 장착되는 반도체 패키지에서 반사되는 신호파의 잡음을 감소시키기 위해서 주로 사용되나, 종래의 칩저항기는 인쇄회로기판에 탑재시 외부 환경에 의해 여러가지 품질 문제를 발생될 수 있는 문제점이 지적되고 있다.Such an array type chip resistor is mainly used to reduce noise of signal waves reflected from a semiconductor package in which a memory module is mounted. However, conventional chip resistors may generate various quality problems due to external environment when mounted on a printed circuit board. The problem is pointed out.

즉, 종래의 칩저항기는 기판과, 기판의 상면에 형성된 저항체와, 저항체와 연결되어 기판의 상면에서 측면과 하면으로 연장된 외부전극으로 구성된다. 이때 외부전극은 도체의 단자로 구성되어 칩저항기의 인쇄회로기판 탑재시 전기적 연결 수단으로 사용된다.That is, the conventional chip resistor comprises a substrate, a resistor formed on the upper surface of the substrate, and an external electrode connected to the resistor and extending from the upper surface to the side and the lower surface of the substrate. At this time, the external electrode is composed of a terminal of the conductor and is used as an electrical connection means when mounting the printed circuit board of the chip resistor.

이와 같이 구성된 종래의 칩저항기는 인쇄회로기판의 탑재시나 탑재를 위한 이송시 작업자의 부주의에 따른 외부 충격에 의해서 기판 및 기판의 모서리가 깨지거나 기판 탑재시 상면으로 노출된 저항체에 외부 충격이 가해지면 저항체가 손상될 수 있는 문제점이 발생될 수 있다.The conventional chip resistors configured as described above are broken when the edges of the substrate and the substrate are broken by the external impact due to the carelessness of the operator when the printed circuit board is mounted or transported for mounting. Problems that may damage the resistor may occur.

또한, 종래의 칩저항기는 외부 마찰이나 칩저항기 간의 접촉에 의해 측면에 인쇄된 외부전극의 도포 물질이 벗겨지는 스크래치 현상이 발생될 수 있으며, 스크래치 발생에 의해 칩저항기를 실장하기 위한 솔더링 작업시 전극간의 쇼트가 발생될 수 있다.In addition, the conventional chip resistor may cause a scratch phenomenon in which the coating material of the external electrode printed on the side is peeled off by external friction or contact between the chip resistors, and an electrode during soldering work to mount the chip resistor by scratching. Short liver can occur.

한편, 칩저항기의 외부전극 스크래치에 의한 쇼트를 방지하기 위하여 저항체와 연결된 상면전극의 형성시 각 전극 사이에 베리어층을 형성하고 있으나 쇼트 방지 효과는 미미한 수준에 불과하다.On the other hand, in order to prevent the short-circuit caused by scratching the external electrode of the chip resistor, the barrier layer is formed between the electrodes when the upper electrode connected to the resistor is formed, but the short prevention effect is only minimal.

따라서, 본 발명은 종래 칩 저항기에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 저항체를 기판의 하면에 배치하여 기판 실장시 저항체가 외부로 노출되지 않도록 함에 따라 외부 충격에 의한 저항체 파손이 방지될 수 있도록 한 어레이 타입 칩 저항기가 제공됨에 발명의 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned disadvantages and problems in the conventional chip resistor, and the resistor is disposed on the bottom surface of the substrate to prevent the resistor from being exposed to the outside when the substrate is mounted. It is an object of the invention to provide an array type chip resistor so that breakage can be prevented.

또한, 본 발명의 다른 목적은 기판의 측면에 형성된 측면전극이 일부 높이까지 형성됨에 따라 솔더링시 스크래치에 의한 쇼트 발생이 방지되도록 한 어레이 타입 칩 저항기가 제공됨에 발명의 목적이 있다.In addition, another object of the present invention is to provide an array type chip resistor to prevent the occurrence of a short circuit due to scratches during soldering, as the side electrode formed on the side of the substrate is formed to some height.

본 발명의 상기 목적은, 양측면에 다수의 홈이 등간격으로 형성된 기판; 상기 기판의 하면 양측부에 형성된 하부전극; 상기 하부전극과 전기적으로 연결되어 상기 기판의 측면 일부까지 연장 형성된 측면전극; 상기 기판 하면의 상기 하부전극 사이에 개재된 저항체; 상기 저항체 상에 복개되되, 양측부가 상기 하부전극의 일부를 동시에 복개하는 보호층; 상기 보호층의 외측으로 노출된 상기 하부전극과 접촉되는 레벨링 전극; 및 상기 레벨링 전극 상에 형성된 도금층;을 포함하는 어레이 타입 칩 저항기가 제공됨에 의해서 달성된다.The object of the present invention is a substrate formed with a plurality of grooves at equal intervals on both sides; Lower electrodes formed on both sides of a lower surface of the substrate; A side electrode electrically connected to the lower electrode and extending to a part of a side surface of the substrate; A resistor interposed between the lower electrodes on the lower surface of the substrate; A protective layer covered on the resistor and having both sides covering a portion of the lower electrode at the same time; A leveling electrode in contact with the lower electrode exposed to the outside of the protective layer; And a plating layer formed on the leveling electrode.

본 발명의 바람직한 실시예에 의하면, 상기 기판은 직육면체로 구성될 수 있으며 알루미늄의 표면이 아노다이징된 절연 재질의 알루미나로 구성되어 저항체에 서 생성되는 열을 외부로 발산하는 역할을 하게 된다.According to a preferred embodiment of the present invention, the substrate may be formed of a rectangular parallelepiped, and the surface of aluminum may be made of alumina of an anodized insulating material to serve to radiate heat generated from the resistor to the outside.

또한, 상기 하부전극과 이로부터 기판의 측면으로 연장된 측면전극은 상기 기판의 양측부에 형성된 다수의 홈 형성 부위에 형성됨이 바람직하다.In addition, the lower electrode and the side electrode extending from the side of the substrate is preferably formed in a plurality of groove forming portions formed on both sides of the substrate.

또한, 상기 측면전극은 기판의 측면에 형성된 홈을 따라 형성될 수 있으며, 기판 측면 높이에 비하여 50 내지 100%의 전극 형성 높이를 가지도록 함이 바람직하다.In addition, the side electrode may be formed along the groove formed on the side of the substrate, it is preferable to have an electrode formation height of 50 to 100% compared to the height of the side surface of the substrate.

또한, 상기 저항체에 복개되는 보호층은 실리콘 또는 글라스 재질로 구성될 수 있으며, 저항체의 완전한 복개를 위해서 저항체 양측부로 노출된 하부전극의 내측 일부까지 복개될 수 있다.In addition, the protective layer covered by the resistor may be made of silicon or glass, and may be covered up to the inner part of the lower electrode exposed to both sides of the resistor to completely cover the resistor.

이때, 상기 저항체는 보호층의 복개후 정확한 저항값을 구현하기 위하여 레이져를 이용한 트리밍(trimming)에 의해 저항체의 일부가 깍여진 홈부가 형성될 수 있다.In this case, the resistor may be formed with a groove in which a portion of the resistor is cut by trimming using a laser in order to realize an accurate resistance value after the protection layer is covered.

또한, 상기 레벨링 전극은 상기 보호층에 의해 유효 접촉 면적이 작아질 수 있는 하부전극의 유효 면적을 확장시키기 위한 전극으로 상기 보호층의 외측으로 노출된 하부전극 상에 추가적으로 형성됨이 바람직하다.In addition, the leveling electrode is an electrode for extending the effective area of the lower electrode, the effective contact area can be reduced by the protective layer is preferably formed on the lower electrode exposed to the outside of the protective layer.

또한, 상기 도금층은 본 발명에 따른 칩 저항기의 외측으로 노출되도록 레벨링 전극 상에 니켈-주석의 도금층을 성장시켜 하부전극 보호와 동시에 외부 전극을 형성한다.In addition, the plating layer grows a plating layer of nickel-tin on the leveling electrode so as to be exposed to the outside of the chip resistor according to the present invention to form an external electrode simultaneously with protecting the lower electrode.

또한, 본 발명의 칩 저항기는 상기 보호층의 외부를 덮는 절연층을 더 구비할 수 있으며, 상기 절연층은 폴리머로 구성되어 최종적으로 저항체를 보호하고 외 부 전극 형성을 위한 도금층 형성시 도금액이 저항체로 침투하는 것을 방지할 수 있다.In addition, the chip resistor of the present invention may further include an insulating layer covering the outside of the protective layer, the insulating layer is composed of a polymer to finally protect the resistor and the plating solution is formed when forming a plating layer for forming an external electrode Can be prevented from infiltrating

이때, 상기 도금층의 도금 높이는 절연층의 높이보다 높게 형성되도록 함이 바람직하다. At this time, the plating height of the plating layer is preferably formed to be higher than the height of the insulating layer.

이상에서 설명한 바와 같이, 본 발명에 따르면 칩 저항기는 저항체가 기판 하면의 하부전극 내측에 인쇄되기 때문에 기판 실장시 외부충격에 의한 저항체의 파손을 방지할 수 있는 장점이 있다.As described above, according to the present invention, since the resistor is printed inside the lower electrode of the lower surface of the substrate, the chip resistor has an advantage of preventing damage to the resistor due to external impact when mounting the substrate.

또한, 본 발명은 상부전극 없이 측면전극만이 형성됨에 따라 솔더링시 기판 모서리부의 스크래치에 의한 전극간 쇼트 발생을 방지할 수 있는 작용효과가 발휘될 수 있다.In addition, according to the present invention, since only the side electrode is formed without the upper electrode, the effect of preventing the short circuit between the electrodes due to the scratch at the edge of the substrate may be exerted.

또한, 본 발명에 따르면 기판에 형성된 전극의 크기를 최소화함에 따라 전극 형성용 페이스트의 사용량을 절감할 수 있으며, 기판 하면에 형성된 도금층이 절연층보다 돌출되게 구성함으로써, 칩 저항기의 안정적인 실장이 가능하도록 한 이점이 있다.Further, according to the present invention, the amount of the electrode forming paste can be reduced by minimizing the size of the electrode formed on the substrate, and the plating layer formed on the lower surface of the substrate is formed to protrude from the insulating layer, so that stable mounting of the chip resistor is possible. There is one advantage.

본 발명에 다른 칩 저항기의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세 한 설명에 의해서 명확하게 이해될 것이다.Matters concerning the operational effects, including the technical configuration for the above object of the chip resistor according to the present invention, will be clearly understood by the following detailed description with reference to the drawings in which preferred embodiments of the present invention are shown.

먼저, 도 1은 본 발명에 따른 일 실시예 칩 저항기 단면도이고, 도 2는 본 발명에 따른 일 실시예 칩 저항기의 사시도이며, 도 3은 본 발명에 따른 일 실시예 칩 저항기 저면 사시도이고, 도 4와 도 5는 본 발명에 따른 일 실시예의 칩 저항기 평면도와 배면도이다.First, Figure 1 is a cross-sectional view of one embodiment chip resistor according to the present invention, Figure 2 is a perspective view of an embodiment chip resistor according to the present invention, Figure 3 is a bottom perspective view of an embodiment chip resistor according to the present invention, Figure 4 and 5 are a plan view and a rear view of a chip resistor of one embodiment according to the present invention.

도시된 바와 같이, 본 실시예에 의한 칩 저항기(100)는 양측면에 다수의 홈(111)이 형성된 기판(110)과, 기판(110)의 하면에 형성된 저항체(120) 및 저항체(120)와 전기적으로 연결된 다수의 하부전극(130)을 포함한다.As shown, the chip resistor 100 according to the present embodiment includes a substrate 110 having a plurality of grooves 111 formed on both sides thereof, a resistor 120 and a resistor 120 formed on the bottom surface of the substrate 110. A plurality of lower electrodes 130 are electrically connected.

상기 기판(110)은 직육면체의 형태를 가지는 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징되어 절연된 알루미나 재질로 형성될 수 있다. 또한, 기판(110)은 열전도도가 우수한 재질로 형성됨에 따라 칩 저항기(100)의 표면 실장시 저항체(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 하게 된다.The substrate 110 may be configured in a thin plate shape having a rectangular parallelepiped shape, and may be formed of an alumina material insulated from an anodized surface. In addition, since the substrate 110 is formed of a material having excellent thermal conductivity, the substrate 110 serves as a heat diffusion passage for dissipating heat generated by the resistor 120 to the outside when the surface of the chip resistor 100 is mounted.

상기 기판(110)의 하면에는 양측부에 소정 간격으로 다수의 하부전극(130)이 형성된다. 그리고, 하부전극(130) 내측의 기판(110) 하면 중앙부에는 주로 산화루테늄(RuO)을 주성분으로 하는 저항체(120)가 인쇄된다. 이때, 저항체(120)와 그 외측에 배치되는 다수의 하부전극(130)은 전기적으로 연결된다.A plurality of lower electrodes 130 are formed on both sides of the lower surface of the substrate 110 at predetermined intervals. In addition, a resistor 120 containing mainly ruthenium oxide (RuO) as a main component is printed at the center of the lower surface of the substrate 110 inside the lower electrode 130. In this case, the resistor 120 and the plurality of lower electrodes 130 disposed outside thereof are electrically connected to each other.

상기 하부전극(130)은 기판(110)의 양측면에 형성된 다수의 홈(111)이 형성된 부위에 형성될 수 있으며, 기판(110) 하면 양측부에 형성된 하부전극(130)의 내측에 저항체(120) 인쇄시 저항체(120)와 하부전극(130)의 안정된 전기적 연결을 위 하여 하부전극(130)의 일부가 복개되게 저항체(120)가 인쇄된다.The lower electrode 130 may be formed at a portion where a plurality of grooves 111 formed on both sides of the substrate 110 are formed, and the resistor 120 is formed inside the lower electrode 130 formed at both sides of the substrate 110. The resistor 120 is printed so that a portion of the lower electrode 130 is covered for stable electrical connection between the resistor 120 and the lower electrode 130 during printing.

또한, 상기 기판(110)은 양측부의 홈(111)이 형성된 위치의 상면, 즉 하부전극(130)이 형성된 위치와 대응되는 위치의 기판(110) 상면에 상부전극(140)이 형성될 수 있다. 이때, 상부전극(140)과 하부전극(130)은 기판(110) 양측면에 구비된 홈(111)을 따라 형성된 측면전극(150)을 통해 전기적으로 연결된다.In addition, the substrate 110 may have an upper electrode 140 formed on an upper surface of a position where the grooves 111 of both sides are formed, that is, an upper surface of the substrate 110 corresponding to a position where the lower electrode 130 is formed. . In this case, the upper electrode 140 and the lower electrode 130 are electrically connected through the side electrode 150 formed along the groove 111 provided on both sides of the substrate 110.

한편, 하부전극(130) 사이에 소정의 두께로 인쇄된 저항체(120) 상에는 저항체(120)를 외부 충격으로부터 보호하기 위한 보호층(160)이 복개된다. 이때 보호층(160)은 실리콘(SiO2)이나 글라스(glass) 재질로 구성됨이 바람직하며, 오버 코팅에 의해 보호층(160) 상에 형성될 수 있다.On the other hand, a protective layer 160 for protecting the resistor 120 from external impact is covered on the resistor 120 printed between the lower electrodes 130 to have a predetermined thickness. In this case, the protective layer 160 is preferably made of silicon (SiO 2 ) or glass (glass) material, and may be formed on the protective layer 160 by overcoating.

상기 보호층(160)은 저항체(120)의 보호 목적으로 저항체(120)의 노출된 전면(全面)에 형성되나, 저항체(120)의 완전한 밀봉을 위하여 저항체(120) 외측에 구비된 하부전극(130)의 내측 일부분도 동시에 복개되도록 함이 바람직하다.The protective layer 160 is formed on the exposed entire surface of the resistor 120 for the purpose of protecting the resistor 120, but the lower electrode provided outside the resistor 120 to completely seal the resistor 120. It is preferred that the inner portion of 130 also be covered at the same time.

상기 보호층(160)이 형성된 저항체(120)는 표면 실장 시 칩 저항기(100)를 통한 전류의 흐름을 방해하여 저항 특성이 구현되도록 하는 것으로, 적정한 용량값이 구현되어야 하며 보호층(160) 형성후 적정한 용량값이 구현 가능하도록 레이져를 통한 트리밍 공정의 수행에 의해 적정 용량의 저항값을 갖도록 할 수 있다.The resistor 120 on which the protective layer 160 is formed is to prevent the flow of current through the chip resistor 100 when the surface is mounted so that the resistance characteristics are realized. An appropriate capacitance value must be realized and the protective layer 160 is formed. Afterwards, it is possible to have the resistance value of the appropriate capacity by performing the trimming process through the laser so that the proper capacity value can be implemented.

즉, 칩 저항기(100)에서 구현 가능한 저항값이 100Ω이라면 저항체(120)의 인쇄시 정확히 100Ω을 갖는 저항체(120) 형성이 불가능하기 때문에 대략 80 내지 90Ω의 저항값이 구현 가능하게 저항체(120)를 형성하고 저항체(120)를 레이져로 트리밍하여 깍인 형상의 홈부를 형성함에 따라 저항값을 상승시켜 설계치의 100Ω 구현이 가능하도록 할 수 있다.That is, if the resistance value that can be implemented in the chip resistor 100 is 100 Ω, since the resistor 120 having exactly 100 Ω cannot be formed when the resistor 120 is printed, the resistor 120 may have a resistance value of about 80 to 90 Ω. And forming a recessed groove by trimming the resistor 120 with a laser to increase the resistance value so that 100 Ω of the design value can be realized.

이때, 저항체(120) 상에 보호층(160)을 형성하고 저항체(120)의 트리밍이 형성되는 이유는, 레이져를 통한 트리밍 공정시 보호체(160)에 의해 저항체(120)의 크랙이 방지되도록 하기 위함이다.At this time, the protective layer 160 is formed on the resistor 120 and the reason why the trimming of the resistor 120 is formed is such that the crack of the resistor 120 is prevented by the protector 160 during the trimming process through the laser. To do this.

저항체(120)를 복개하는 보호층(160)이 형성된 후에는 상기 하부전극(130)과 전기적으로 접촉하는 레벨링 전극(170)이 구비된다. 레벨링 전극(170)은 하부전극(130)과 하부전극(130)의 일부분을 덮고 있는 보호층(160)의 테두리부 상에 형성될 수 있으며, 하부전극(130)의 작아진 유효 면적을 확장시켜 안정적인 전극 접촉이 가능하도록 하는 역할을 한다.After the protective layer 160 covering the resistor 120 is formed, the leveling electrode 170 is in contact with the lower electrode 130. The leveling electrode 170 may be formed on an edge portion of the protective layer 160 covering the lower electrode 130 and a portion of the lower electrode 130, and extends the smaller effective area of the lower electrode 130. It serves to enable stable electrode contact.

또한, 레벨링 전극(170)은 하부전극(130) 상에 소정의 높이로 형성되는 데, 하부전극(130)에 추가적으로 레벨링 전극(170)을 형성하는 이유는 기판(110)의 하면에 인쇄된 저항체(120)와 보호층(160)을 비롯한 절연층(하기에서 설명함)의 높이보다 최종적인 전극의 높이를 높이기 위함이다.In addition, the leveling electrode 170 is formed at a predetermined height on the lower electrode 130. The reason for forming the leveling electrode 170 in addition to the lower electrode 130 is that a resistor printed on the bottom surface of the substrate 110 is provided. This is to increase the height of the final electrode rather than the height of the insulating layer (described below) including the 120 and the protective layer 160.

즉, 상기 레벨링 전극(170)은 기판(110) 하면 중앙부에 형성된 저항체(120)와 보호층(160)의 높이와 거의 동일한 높이로 전극의 높이를 맞추고, 저항체(120)와 보호층(160) 형성시 하부전극(130)의 작아진 유효 면적에 접촉되어 전극의 면적을 확장시켜 전극의 안정성 확보와 이 후의 도금층 형성이 용이하도록 하기 위한 것이다.That is, the leveling electrode 170 adjusts the height of the electrode to a height substantially equal to the height of the resistor 120 formed on the bottom surface of the substrate 110 and the protective layer 160, and the resistor 120 and the protective layer 160. When forming, it is in contact with the smaller effective area of the lower electrode 130 to expand the area of the electrode to ensure the stability of the electrode and to facilitate the subsequent formation of the plating layer.

한편, 상기 레벨링 전극(170) 상에는 최종적인 외부 전극 형성을 위한 도금 층(180)이 형성된다. 상기 도금층(180)은 니켈(Ni) 도금과 주석(Sn) 도금이 순차적으로 수행될 수 있으며, 도금층(180)은 전해 도금이나 무전해 도금을 통해 형성될 수 있다.On the other hand, the plating layer 180 for the final external electrode formation is formed on the leveling electrode 170. The plating layer 180 may be sequentially nickel (Ni) plating and tin (Sn) plating, the plating layer 180 may be formed through electrolytic plating or electroless plating.

이때, 니켈 도금층은 솔더링시 레벨링 전극(170)을 보호하기 위한 도금층이며, 주석 도금층은 솔더링시 용이한 솔더를 위해 형성된다.At this time, the nickel plating layer is a plating layer for protecting the leveling electrode 170 when soldering, the tin plating layer is formed for easy soldering when soldering.

이와 더불어, 본 실시예의 칩 저항기(100)는 상기 도금층(180)에 의한 외부 전극 형성시 보호층(160)의 전체를 복개되는 절연층(190)이 더 구비될 수 있다. 상기 절연층(190)은 보호층(160)과 마찬가지로 글라스 또는 폴리머 재질로 구성됨이 바람직하며, 최종적으로 저항체(120)를 보호하는 역할을 한다.In addition, the chip resistor 100 of the present exemplary embodiment may further include an insulating layer 190 covering the entirety of the protective layer 160 when the external electrode is formed by the plating layer 180. Like the protective layer 160, the insulating layer 190 is preferably made of glass or polymer material, and finally serves to protect the resistor 120.

또한, 상기 절연층(190)은 저항체(120)의 외부 노출을 철저히 차단시켜 외부 충격으로부터 저항체(120)를 보호하도록 함과 아울러 보호층(120)의 전면(全面)과 추가 전극인 레벨링 전극(170)의 일부를 복개함으로써, 외부 전극 형성을 위한 도금층(180) 형성시 도금액이 저항체(120)로 침투하는 것을 방지할 수 있도록 한다.In addition, the insulating layer 190 thoroughly blocks the external exposure of the resistor 120 to protect the resistor 120 from external shocks, and also the leveling electrode, which is an entire electrode and an additional electrode of the protective layer 120. By covering a portion of the 170, the plating liquid may be prevented from penetrating into the resistor 120 when the plating layer 180 for forming the external electrode is formed.

이때, 상기 절연층(190)의 양측부에 형성되는 도금층(180)은 절연층(190)의 중앙부 높이보다 높게 형성됨이 바람직하다. 절연층(190) 양측부의 도금층(180) 높이를 높게 형성하는 이유는 본 실시예에 따른 칩 저항기(100)의 메인기판(PCB) 실장시 안정적인 실장이 가능하도록 하기 위함이며, 좀 더 자세하게는 절연층(190)의 볼록한 중앙부가 도금층(180)보다 높게 형성될 경우에는 칩 저항기(110)의 솔더링시 중앙의 볼록한 부분에 의해 메인기판 상에서 칩 저항기(110)가 일측으로 기울어져 실장되는 Tombstone 불량이 발생되는 것을 방지하기 위함이다. At this time, the plating layer 180 formed on both sides of the insulating layer 190 is preferably formed higher than the height of the center portion of the insulating layer 190. The reason why the height of the plating layer 180 on both sides of the insulating layer 190 is high is to enable stable mounting when mounting the main board (PCB) of the chip resistor 100 according to the present embodiment. When the convex center portion of the layer 190 is formed higher than the plating layer 180, the tombstone defect in which the chip resistor 110 is inclined to one side and mounted on the main substrate by the convex portion of the center when soldering the chip resistor 110 is prevented. This is to prevent the occurrence.

다음, 도 6은 본 실시예에 따른 칩 저항기의 메인기판 실장시 단면도이다.Next, FIG. 6 is a cross-sectional view when the main board of the chip resistor according to the present embodiment is mounted.

도시된 바와 같이, 본 실시예의 칩 저항기(100)는 메인기판(PCB)에 실장시 하부전극(130) 및 저항체(120)를 감싸고 있는 절연층(190)과 도금층(180)이 메인기판(PCB)과 접하도록 하여 저항체(120)의 외부 노출이 방지되도록 실장된다.As shown, the chip resistor 100 according to the present embodiment has an insulating layer 190 and a plating layer 180 surrounding the lower electrode 130 and the resistor 120 when the chip resistor 100 is mounted on the main substrate PCB. ) Is mounted so as to be in contact with the resistor 120 to prevent external exposure of the resistor 120.

칩 저항기(100)의 실장 후 메인기판(PCB)과의 접합은 솔더링을 통해 이루어지게 되며, 칩 저항기(100)의 솔더링 접합시 용융된 솔더(S)는 칩 저항기(100)의 측면전극(150)과 상부전극(140)을 통해 도 6과 같은 형태로 접합된다.After the chip resistor 100 is mounted, the bonding with the main board PCB is performed through soldering. In the soldering bonding of the chip resistor 100, the molten solder S is formed on the side electrode 150 of the chip resistor 100. And the upper electrode 140 are bonded in the form as shown in FIG. 6.

이때, 솔더(S)가 칩 저항기(100)의 상부전극(140) 상에 접합되어 메인기판(PCB)과 칩 저항기(100)의 고착 강도를 향상시킬 수 있다.In this case, the solder S may be bonded on the upper electrode 140 of the chip resistor 100 to improve the bonding strength between the main board PCB and the chip resistor 100.

이와 같이, 칩 저항기(100)가 메인기판(PCB)에 접합될 때 상부전극(140)을 통한 쇼트를 방지하기 위해서 상부전극(140)의 외부 노출이 최소화되도록 한다.As such, when the chip resistor 100 is bonded to the main board PCB, the external exposure of the upper electrode 140 is minimized to prevent a short through the upper electrode 140.

상부전극(140)의 노출 최소화는 상부전극(140)의 상면 일부와 측면이 각각 상부 절연층(191)에 복개되어 상부전극(140)의 외부 노출이 최소화되도록 할 수 있다.Minimizing the exposure of the upper electrode 140 may be a portion of the upper surface and side surfaces of the upper electrode 140 are respectively covered by the upper insulating layer 191 to minimize the external exposure of the upper electrode 140.

이때, 상부 절연층(191)은 주로 폴리머 재질로 구성될 수 있으며, 상부 절연층(191)이 도 2의 사시도에서와 같이 상부전극(140) 사이까지 연장됨에 따라 상면전극(140)의 스크래치에 의한 전극 벗겨짐이 발생되더라도 솔더가 상부 절연층(191)에 의해 다른 전극과의 접촉이 방지됨에 따라 솔더링시의 쇼트가 방지될 수 있다.In this case, the upper insulating layer 191 may be mainly composed of a polymer material, and as the upper insulating layer 191 extends between the upper electrodes 140 as shown in the perspective view of FIG. 2, scratches of the upper electrode 140 may occur. Even though peeling of the electrode occurs, shorting during soldering may be prevented as the solder is prevented from contacting with another electrode by the upper insulating layer 191.

다음, 도 7 내지 도 11은 본 발명에 따른 칩 저항기의 다른 실시예에 관한 도면으로서, 도 7은 본 발명에 따른 다른 실시예 칩 저항기 단면도이고, 도 8은 본 발명에 따른 다른 실시예 칩 저항기의 사시도이며, 도 9는 본 발명에 따른 다른 실시예 칩 저항기 저면 사시도이고, 도 10과 도 11은 본 발명에 따른 다른 실시예의 칩 저항기 평면도와 배면도이다.Next, Figures 7 to 11 are views of another embodiment of a chip resistor according to the present invention, Figure 7 is a cross-sectional view of another embodiment chip resistor according to the present invention, Figure 8 is another embodiment chip resistor according to the present invention 9 is a bottom perspective view of another embodiment chip resistor according to the present invention, and FIGS. 10 and 11 are a plan view and a rear view of the chip resistor of another embodiment according to the present invention.

본 실시예의 구체적인 설명에 있어 앞서 설명된 실시예와 동일한 기술적 구성에 대해서는 중복되는 설명은 자제하였으며, 동일한 기술적 구성 요소에 대한 도면부호는 동일한 도면부호를 부여하였다. In the detailed description of the present embodiment, overlapping descriptions of the same technical configuration as the above-described embodiment are avoided, and the same reference numerals refer to the same technical components.

도시된 바와 같이, 본 실시예에 의한 칩 저항기(200)는 양측면에 다수의 홈(111)이 형성된 기판(110)과, 기판(110)의 하면에 형성된 저항체(120)와, 저항체(120)와 전기적으로 연결된 다수의 하부전극(130) 및 하부전극(130)으로부터 기판(110) 측면으로 연장된 측면전극(150)을 포함한다.As shown, the chip resistor 200 according to the present embodiment includes a substrate 110 having a plurality of grooves 111 formed on both sides thereof, a resistor 120 formed on the bottom surface of the substrate 110, and a resistor 120. And a plurality of lower electrodes 130 electrically connected to the side electrodes and side electrodes 150 extending from the lower electrode 130 to the side of the substrate 110.

상기 기판(110)은 직육면체의 형태를 가지는 얇은 판형으로 구성될 수 있으며, 하면에는 양측부에 소정 간격으로 다수의 하부전극(130)이 형성된다. The substrate 110 may be configured in a thin plate shape having a rectangular parallelepiped shape, and a plurality of lower electrodes 130 are formed on both sides at predetermined intervals.

그리고, 하부전극(130) 내측의 기판(110) 하면 중앙부에는 저항체(120)가 인쇄된다. 이때, 저항체(120)와 그 외측에 배치되는 다수의 하부전극(130)은 전기적으로 연결된다.In addition, the resistor 120 is printed on the center of the lower surface of the substrate 110 inside the lower electrode 130. In this case, the resistor 120 and the plurality of lower electrodes 130 disposed outside thereof are electrically connected to each other.

상기 하부전극(130)은 기판(110)의 양측면에 형성된 다수의 홈(111)이 형성된 부위에 형성될 수 있으며, 기판(110) 하면 양측부에 형성된 하부전극(130)의 내 측에 저항체(120) 인쇄시 저항체(120)와 하부전극(130)의 안정된 전기적 연결을 위하여 하부전극(130)의 일부가 복개되게 저항체(120)가 인쇄된다.The lower electrode 130 may be formed at a portion where a plurality of grooves 111 formed on both sides of the substrate 110 are formed, and a resistor is formed on the inner side of the lower electrode 130 formed at both sides of the substrate 110. 120. In the printing, the resistor 120 is printed so that a part of the lower electrode 130 is covered for stable electrical connection between the resistor 120 and the lower electrode 130.

상기 하부전극(130)은 기판(110) 측면의 홈(111)을 따라 연장되어 측면전극(150)을 형성하게 되며, 상기 측면전극(150)은 기판(110)의 측면 높이에 비하여 50 내지 100%의 전극 형성 높이를 가지도록 함이 바람직하다.The lower electrode 130 extends along the groove 111 of the side surface of the substrate 110 to form the side electrode 150, and the side electrode 150 is 50 to 100 relative to the side height of the substrate 110. It is desirable to have an electrode formation height of%.

즉, 측면전극(150)이 기판(110)의 측면 전체에 형성되지 않고 측면의 일부분까지 형성되도록 하여 칩 저항기(200)의 솔더링시 측면전극(150)에 접촉되는 솔더가 측면전극(150)이 형성된 부위까지만 위치하도록 한다.That is, the side electrode 150 is not formed on the entire side surface of the substrate 110 but is formed to a part of the side surface so that the solder contacting the side electrode 150 when soldering the chip resistor 200 is the side electrode 150. Position only up to the formed area.

또한, 본 실시예의 칩 저항기(200)는 측면전극(150)과 연결된 상부전극이 별도로 구비되지 않는다. 따라서, 기판(110)의 상면 노출 부위의 마찰에 의한 전극의 벗겨짐(스크래치)이 원천적으로 방지될 수 있다. In addition, the chip resistor 200 of the present embodiment is not provided with an upper electrode connected to the side electrode 150 separately. Therefore, peeling (scratch) of the electrode due to the friction of the exposed portion of the upper surface of the substrate 110 can be prevented at the source.

한편, 하부전극(130) 사이에 소정의 두께로 인쇄된 저항체(120) 상에는 저항체(120)를 외부 충격으로부터 보호하기 위한 보호층(160)이 복개된다. On the other hand, a protective layer 160 for protecting the resistor 120 from external impact is covered on the resistor 120 printed between the lower electrodes 130 to have a predetermined thickness.

상기 보호층(160)은 저항체(120)의 보호 목적으로 저항체(120)의 노출된 전면(全面)에 형성되나, 저항체(120)의 완전한 밀봉을 위하여 저항체(120) 외측에 구비된 하부전극(130)의 내측 일부분도 동시에 복개되도록 함이 바람직하다.The protective layer 160 is formed on the exposed entire surface of the resistor 120 for the purpose of protecting the resistor 120, but the lower electrode provided outside the resistor 120 to completely seal the resistor 120. It is preferred that the inner portion of 130 also be covered at the same time.

상기 보호층(160)이 형성된 저항체(120)는 표면 실장 시 칩 저항기(200)를 통한 전류의 흐름을 방해하여 저항 특성이 구현되도록 하는 것으로, 적정한 용량값이 구현되어야 하며 보호층(160) 형성후 적정한 용량값이 구현 가능하도록 레이져를 통한 트리밍 공정의 수행에 의해 적정 용량의 저항값을 갖도록 할 수 있다.The resistor 120 on which the protective layer 160 is formed is to prevent the flow of current through the chip resistor 200 when the surface is mounted so that the resistance characteristics are realized. An appropriate capacitance value must be realized and the protective layer 160 is formed. Afterwards, it is possible to have the resistance value of the appropriate capacity by performing the trimming process through the laser so that the proper capacity value can be implemented.

저항체(120)를 복개하는 보호층(160)이 형성된 후에는 상기 하부전극(130)과 전기적으로 접촉하는 레벨링 전극(170)이 구비된다. 레벨링 전극(170)은 하부전극(130)과 하부전극(130)의 일부분을 덮고 있는 보호층(160)의 테두리부 상에 형성될 수 있으며, 하부전극(130)의 작아진 유효 면적을 확장시켜 안정적인 전극 접촉이 가능하도록 하는 역할을 한다.After the protective layer 160 covering the resistor 120 is formed, the leveling electrode 170 is in contact with the lower electrode 130. The leveling electrode 170 may be formed on an edge portion of the protective layer 160 covering the lower electrode 130 and a portion of the lower electrode 130, and extends the smaller effective area of the lower electrode 130. It serves to enable stable electrode contact.

한편, 상기 레벨링 전극(170) 상에는 최종적인 외부 전극 형성을 위한 도금층(180)이 형성된다. 상기 도금층(180)은 니켈(Ni) 도금과 주석(Sn) 도금이 순차적으로 수행될 수 있으며, 도금층(180)은 전해 도금이나 무전해 도금을 통해 형성될 수 있다.On the other hand, the plating layer 180 for the final external electrode formation is formed on the leveling electrode 170. The plating layer 180 may be sequentially nickel (Ni) plating and tin (Sn) plating, the plating layer 180 may be formed through electrolytic plating or electroless plating.

이와 더불어, 본 실시예의 칩 저항기(200)는 상기 도금층(180)에 의한 외부 전극 형성시 보호층(160)의 전체를 복개되는 절연층(190)이 더 구비될 수 있다. 상기 절연층(190)은 보호층(160)과 마찬가지로 글라스 또는 폴리머 재질로 구성됨이 바람직하며, 최종적으로 저항체(120)를 보호하는 역할을 한다.In addition, the chip resistor 200 according to the present exemplary embodiment may further include an insulating layer 190 covering the entirety of the protective layer 160 when the external electrode is formed by the plating layer 180. Like the protective layer 160, the insulating layer 190 is preferably made of glass or polymer material, and finally serves to protect the resistor 120.

이때, 상기 절연층(190)의 양측부에 형성되는 도금층(180)은 절연층(190)의 중앙부 높이보다 높게 형성됨이 바람직하다. At this time, the plating layer 180 formed on both sides of the insulating layer 190 is preferably formed higher than the height of the center portion of the insulating layer 190.

다음, 도 12는 본 실시예에 따른 칩 저항기의 메인기판 실장시 단면도이다.Next, FIG. 12 is a cross-sectional view when the main board of the chip resistor according to the present embodiment is mounted.

도시된 바와 같이, 본 실시예의 칩 저항기(200)는 메인기판(PCB)에 실장시 하부전극(130) 및 저항체(120)를 감싸고 있는 절연층(190)과 도금층(180)이 메인기판(PCB)과 접하도록 하여 저항체(120)의 외부 노출이 방지되도록 실장된다.As shown, the chip resistor 200 according to the present embodiment has an insulating layer 190 and a plating layer 180 surrounding the lower electrode 130 and the resistor 120 when the chip resistor 200 is mounted on the main substrate PCB. ) Is mounted so as to be in contact with the resistor 120 to prevent external exposure of the resistor 120.

칩 저항기(200)의 실장 후 메인기판(PCB)과의 접합은 솔더링을 통해 이루어 지게 되며, 칩 저항기(200)의 솔더링 접합시 용융된 솔더(S)는 칩 저항기(200)의 측면전극(150)과 접촉하여 측면전극(150)이 형성된 지점까지 유동되어 도 12와 같은 형태로 접합된다.After the chip resistor 200 is mounted, the bonding with the main board PCB is performed through soldering. During the soldering bonding of the chip resistor 200, the molten solder S is formed on the side electrode 150 of the chip resistor 200. 12) flows to the point where the side electrode 150 is formed and is bonded in the form as shown in FIG. 12.

이때, 솔더(S)가 칩 저항기(200)의 상면까지 접촉되지는 않으나, 측면전극(150)의 솔더 접합만으로 메인기판(PCB)과 칩 저항기(200)의 충분한 고착 강도를 유지시킬 수 있다.At this time, the solder (S) is not in contact with the upper surface of the chip resistor 200, it is possible to maintain a sufficient bonding strength of the main substrate (PCB) and the chip resistor 200 only by solder bonding of the side electrode 150.

이와 같이, 본 실시예의 칩 저항기(200)가 메인기판(PCB)에 접합될 때 기판 상면 모서리부의 전극 벗겨짐(스크래치)이 미연에 차단될 수 있도록 하여 솔더링 작업시의 전극 간 쇼트가 방지될 수 있도록 한다.As such, when the chip resistor 200 of the present embodiment is bonded to the main board PCB, the electrode peeling (scratch) of the upper edge of the substrate may be blocked in advance so that short between electrodes during the soldering operation may be prevented. do.

이와 같이 구성된 본 발명의 칩 저항기(100)(200)는 저항체(120)가 기판(110)의 하면 중앙부에 배치됨에 따라 메인기판(PCB)의 실장시 저항체(120)가 외부로 노출되지 않도록 함으로써, 칩 저항기(100)(200)에 외부 충격이 가해지더라도 저항체(120)가 보호되어 파손되지 않도록 하고, 저항체(120)의 손상을 방지하여 고유의 저항 특성이 유지될 수 있도록 할 수 있다. The chip resistors 100 and 200 of the present invention configured as described above are disposed so that the resistor 120 is not exposed to the outside when the main board PCB is mounted as the resistor 120 is disposed at the center of the bottom surface of the substrate 110. In addition, even when an external shock is applied to the chip resistors 100 and 200, the resistor 120 may be protected and not damaged, and the resistance of the resistor 120 may be prevented from being damaged to maintain its inherent resistance characteristics.

이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It will be possible, but such substitutions, changes and the like should be regarded as belonging to the following claims.

도 1은 본 발명에 따른 일 실시예 칩 저항기 단면도.1 is a cross-sectional view of an embodiment chip resistor in accordance with the present invention;

도 2는 본 발명에 따른 일 실시예 칩 저항기의 사시도.2 is a perspective view of an embodiment chip resistor according to the present invention;

도 3은 본 발명에 따른 일 실시예 칩 저항기 저면 사시도.3 is a bottom perspective view of an embodiment of a chip resistor in accordance with the present invention;

도 4와 도 5는 본 발명에 따른 일 실시예의 칩 저항기 평면도와 배면도.4 and 5 are a plan view and a rear view of a chip resistor of one embodiment according to the present invention.

도 6은 본 발명의 일 실시예에 따른 칩 저항기의 메인기판 실장시 단면도.6 is a cross-sectional view of a main board when mounting a chip resistor according to an exemplary embodiment of the present invention.

도 7은 본 발명에 따른 다른 실시예 칩 저항기 단면도.7 is a cross-sectional view of another embodiment chip resistor in accordance with the present invention.

도 8은 본 발명에 따른 다른 실시예 칩 저항기의 사시도.8 is a perspective view of another embodiment chip resistor according to the present invention;

도 9는 본 발명에 따른 다른 실시예 칩 저항기 저면 사시도.9 is a bottom perspective view of another embodiment chip resistor in accordance with the present invention;

도 10과 도 11은 본 발명에 따른 다른 실시예의 칩 저항기 평면도와 배면도.10 and 11 are a plan view and a rear view of a chip resistor of another embodiment according to the present invention.

도 12는 본 발명의 다른 실시예에 따른 칩 저항기의 메인기판 실장시 단면도.12 is a cross-sectional view of a main board when mounting a chip resistor according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100,200. 칩 저항기 110. 기판100,200. Chip Resistor 110. Board

120. 저항체 130. 하부전극120. Resistor 130. Lower electrode

140. 상부전극 150. 측면전극140. Upper electrode 150. Side electrode

160. 보호층 170. 레벨링 전극160. Protective layer 170. Leveling electrode

180. 도금층 190. 절연층180. Plating layer 190. Insulating layer

191. 상부 절연층 S. 솔더191. Upper Insulation S. Solder

Claims (10)

양측면에 다수의 홈이 등간격으로 형성된 기판; A substrate having a plurality of grooves formed at equal intervals on both sides; 상기 기판의 하면 양측부에 형성된 하부전극; Lower electrodes formed on both sides of a lower surface of the substrate; 상기 하부전극과 전기적으로 연결되어 상기 기판의 측면 일부까지 연장 형성된 측면전극; A side electrode electrically connected to the lower electrode and extending to a part of a side surface of the substrate; 상기 기판 하면의 상기 하부전극 사이에 개재된 저항체; A resistor interposed between the lower electrodes on the lower surface of the substrate; 상기 저항체 상에 복개되되, 양측부가 상기 하부전극의 일부를 동시에 복개하는 보호층; A protective layer covered on the resistor and having both sides covering a portion of the lower electrode at the same time; 상기 보호층의 외측으로 노출된 상기 하부전극과 접촉되는 레벨링 전극; 및A leveling electrode in contact with the lower electrode exposed to the outside of the protective layer; And 상기 레벨링 전극 상에 형성된 도금층;을 포함하되,Including; plating layer formed on the leveling electrode, 상기 보호층의 외부를 덮는 절연층을 더 구비되고, 상기 하부전극과 측면전극 상기 기판의 양측부에 형성된 상기 다수의 홈 형성 부위에 형성되며, 상기 측면전극은 상기 기판의 측면 높이에 비해 낮은 전극 형성 높이를 갖는 어레이 타입 칩 저항기.An insulating layer is further provided to cover the outside of the protective layer, and the lower electrode and the side electrode are formed at the plurality of groove forming portions formed at both sides of the substrate, and the side electrode is lower than the side height of the substrate. Array type chip resistors with forming height. 제1항에 있어서,The method of claim 1, 상기 기판은, 직육면체로 구성될 수 있으며 알루미늄의 표면이 아노다이징된 절연 재질의 알루미나로 구성된 어레이 타입 칩 저항기.The substrate may comprise a rectangular parallelepiped and an array type chip resistor composed of alumina of an insulating material having an anodized surface of aluminum. 삭제delete 삭제delete 제1항에 있어서,The method of claim 1, 상기 보호층은, 실리콘 또는 글라스 재질로 구성될 수 있으며, 상기 저항체 양측부로 노출된 상기 하부전극의 내측 일부까지 복개되는 어레이 타입 칩 저항기.The protective layer may be formed of a silicon or glass material, the array type chip resistor is covered to the inner portion of the lower electrode exposed to both sides of the resistor. 제1항에 있어서,The method of claim 1, 상기 레벨링 전극은, 상기 하부전극의 유효 면적에 접촉되어 상기 하부전극의 일부분을 덮고 있는 상기 보호층의 테두리부 상에 형성된 어레이 타입 칩 저항기.And the leveling electrode is formed on an edge portion of the protective layer in contact with an effective area of the lower electrode and covering a portion of the lower electrode. 제1항에 있어서,The method of claim 1, 상기 도금층은, 상기 레벨링 전극 상에 니켈-주석의 도금층을 성장시켜 외부 전극을 형성하는 어레이 타입 칩 저항기.The plating layer is an array type chip resistor to form an external electrode by growing a plating layer of nickel-tin on the leveling electrode. 삭제delete 제1항에 있어서,The method of claim 1, 상기 절연층은, 폴리머로 구성된 어레이 타입 칩 저항기.The insulating layer is an array type chip resistor composed of a polymer. 제1항에 있어서,The method of claim 1, 상기 도금층은 그 도금 높이가 상기 절연층의 높이보다 높게 형성된 어레이 타입 칩 저항기.And the plating layer has a plating height higher than that of the insulating layer.
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