KR101049383B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
패드 영역 상에서의 퇴적물의 생성을 억제할 수 있는, 반도체 장치의 제조 방법을 제공한다.Provided is a method of manufacturing a semiconductor device, which can suppress generation of deposits on a pad region.
패드 영역을 갖는 배선층군 (配線層群) 을 형성하는 단계와, 상기 배선층군이 피복되도록 절연성 커버층을 형성하는 단계와, 상기 패드 영역이 노출되도록 상기 커버층을 플라즈마 에칭에 의해 제거하는 단계를 구비하고, 상기 패드 영역은, 알루미늄에 의해 형성되고, 상기 플라즈마 에칭에 의해 제거하는 단계는, 탄소 라디칼 및 불소 라디칼을 발생시키는 CF 계 가스를 사용하여 상기 패드 영역을 노출시키는 단계와, 상기 노출시키는 단계 후에, 염소 라디칼 또는 염소 이온을 발생시키는 Cl2 계 가스를 사용하여 상기 패드 영역의 표면에 생성된 퇴적물을 제거하는 단계를 구비한다.Forming a wiring layer group having a pad region, forming an insulating cover layer to cover the wiring layer group, and removing the cover layer by plasma etching so as to expose the pad region. And the pad region is formed of aluminum, and the step of removing by the plasma etching comprises exposing the pad region using a CF-based gas that generates carbon radicals and fluorine radicals; After the step, the step of removing the deposits generated on the surface of the pad region using Cl 2 based gas generating chlorine radicals or chlorine ions.
배선층군, 패드 영역, 폴리이미드, 플라즈마 에칭, 퇴적물 제거 Wiring layer group, pad area, polyimide, plasma etching, deposit removal
Description
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 알루미늄제의 패드 영역을 갖는 반도체 장치의 제조 방법에 관한 것이다.TECHNICAL FIELD This invention relates to the manufacturing method of a semiconductor device. Specifically, It is related with the manufacturing method of the semiconductor device which has the pad area | region made from aluminum.
기판 (예를 들어 실리콘 기판) 상에 반도체 집적 회로가 형성된 반도체 장치가 알려져 있다. 반도체 장치는, 반도체 칩으로서 제조된다. 반도체 장치를 제조하는 경우, 먼저 기판으로서 반도체 웨이퍼가 준비된다. 그리고, 그 반도체 웨이퍼 상에 반도체 집적 회로가 형성된다. 그 반도체 집적 회로는 배선층을 포함한다. 반도체 집적 회로가 형성된 후, 반도체 웨이퍼는 복수의 반도체 칩으로 절단되어서 분리된다.BACKGROUND Semiconductor devices in which semiconductor integrated circuits are formed on substrates (eg silicon substrates) are known. The semiconductor device is manufactured as a semiconductor chip. When manufacturing a semiconductor device, a semiconductor wafer is prepared first as a board | substrate. Then, a semiconductor integrated circuit is formed on the semiconductor wafer. The semiconductor integrated circuit includes a wiring layer. After the semiconductor integrated circuit is formed, the semiconductor wafer is cut into a plurality of semiconductor chips and separated.
도 1 에는, 반도체 웨이퍼를 나타내는 상면도와, 그 반도체 웨이퍼 상에 형성된 복수의 반도체 칩 중 1 개를 나타내는 확대도가 예시되어 있다.In FIG. 1, the top view which shows a semiconductor wafer, and the enlarged view which shows one of the some semiconductor chip formed on this semiconductor wafer are illustrated.
도 1 의 확대도에 도시되는 바와 같이, 복수의 반도체 칩 각각에는, 그 표면에 패드 영역이 형성된다. 패드 영역은, 배선층 중 일부이다. 패드 영역은, 각 칩의 배선층을 칩 밖의 장치 (이하, 외부 장치) 와 전기적으로 접속시키기 위해 형성된다.As shown in the enlarged view of FIG. 1, a pad region is formed on the surface of each of the plurality of semiconductor chips. The pad region is part of the wiring layer. The pad region is formed in order to electrically connect the wiring layer of each chip with a device outside the chip (hereinafter, an external device).
도 2 는, 각 칩의 표면 부분을 나타내는 단면도이다. 각 칩의 표면 부분에는, 패드 영역 이외에 커버층과 절연 수지층 (예를 들어, 폴리이미드) 이 형성되어 있다. 커버층으로는, 예를 들어, SiON 막 등의 산화실리콘계의 막 (산소 원자와 실리콘 원자를 함유하는 화합물로 이루어지는 막) 이 사용된다. 커버층 및 절연 수지층은, 각 칩 내의 반도체 집적 회로를 보호하기 위해 형성되어 있다. 각 칩의 표면 부분에 있어서, 패드 영역 이외의 부분은 커버층 및 절연 수지층에 의해 덮여져 있다. 한편, 패드 영역 상에서는, 커버층 및 절연 수지층에 개구가 형성되어 있어, 패드 영역이 노출되어 있다.2 is a cross-sectional view showing a surface portion of each chip. The cover layer and the insulated resin layer (for example, polyimide) are formed in the surface part of each chip other than a pad area | region. As the cover layer, for example, a silicon oxide film such as a SiON film (a film composed of a compound containing oxygen atoms and silicon atoms) is used. The cover layer and the insulating resin layer are formed in order to protect the semiconductor integrated circuit in each chip. In the surface portion of each chip, portions other than the pad region are covered by the cover layer and the insulating resin layer. On the other hand, an opening is formed in a cover layer and an insulated resin layer on the pad area | region, and the pad area | region is exposed.
도 2 에 나타낸 반도체 장치의 제조 방법에 대해 설명한다.The manufacturing method of the semiconductor device shown in FIG. 2 is demonstrated.
먼저, 기판 (도시 생략) 상에 패드 영역을 포함하는 배선층이 형성된다. 그 배선층을 피복하도록, 커버층, 폴리이미드 (절연 수지층) 및 레지스트가 이 순서로 적층된다. 또한, 패드 영역의 상부에 있어서, 레지스트에 개구가 형성된다. 그리고, 레지스트를 마스크로 하여 폴리이미드가 제거된다. 도 3a 에는 폴리이미드가 제거된 상태를 나타내는 단면도가 도시되어 있다. 또한, 도 3b 는 패드 영역의 상면도이다.First, a wiring layer including a pad region is formed on a substrate (not shown). A cover layer, a polyimide (insulating resin layer), and a resist are laminated in this order so as to cover the wiring layer. Further, in the upper portion of the pad region, an opening is formed in the resist. And polyimide is removed using a resist as a mask. 3A is a cross-sectional view showing a state in which a polyimide is removed. 3B is a top view of the pad region.
그 후, 폴리이미드를 마스크로 하여 패드 영역이 노출되도록, 커버층이 에칭된다. 커버층은, 통상적으로 플라즈마 에칭에 의해 에칭된다. 커버층으로서 산화실리콘계의 막이 사용되는 경우, 에칭 가스로는 CF 계 가스 (탄소 라디칼과 불소 라디칼을 발생시키는 가스) 가 사용된다.Thereafter, the cover layer is etched so that the pad region is exposed using the polyimide as a mask. The cover layer is usually etched by plasma etching. When a silicon oxide film is used as the cover layer, a CF gas (a gas for generating carbon radicals and fluorine radicals) is used as the etching gas.
도 4a 는 커버층이 에칭된 후의 상태를 나타내는 단면도이다. 또한, 도 4b 는 그 상면도이다. 커버층을 에칭한 후에, 패드 영역 상에 퇴적물 등이 남는 경우가 있다. 패드 영역 상에 퇴적물이 남아 있으면, 패드를 외부 장치와 양호한 신뢰성으로 접속시키는 것이 곤란해진다. 따라서, 패드 영역 상에 퇴적물이 남지 않도록, 커버층을 에칭하는 것이 요망된다.4A is a cross-sectional view showing a state after the cover layer is etched. 4B is a top view thereof. After etching the cover layer, deposits and the like may remain on the pad region. If deposits remain on the pad area, it becomes difficult to connect the pad with an external device with good reliability. Therefore, it is desirable to etch the cover layer so that deposits do not remain on the pad area.
관련 기술로서, 특허 문헌 1 (일본 공개특허공보 평9-115878 호) 을 들 수 있다. 특허 문헌 1 에는, 도전 재료층 상의 유기 고분자계 절연막에, 도전 재료층에 면하는 접속공을 개구시키는 플라즈마 에칭 방법에 있어서, 그 유기 고분자계 절연막을 CF 계 가스, 및 산화계 화학종을 발생시킬 수 있는 가스 중 적어도 1 종의 가스와, 염소계 화학종을 발생시킬 수 있는 가스를 함유하는 에칭 가스를 사용하여 패터닝하는 것을 특징으로 하는 플라즈마 에칭 방법이 기재되어 있다.As related art, patent document 1 (Unexamined-Japanese-Patent No. 9-115878) is mentioned. Patent Document 1 discloses a plasma etching method of opening a connection hole facing an conductive polymer layer on an organic polymer insulating film on a conductive material layer, wherein the organic polymer insulating film can generate a CF-based gas and an oxidizing chemical species. A plasma etching method is described by using an etching gas containing at least one kind of gas present and an etching gas containing a gas capable of generating chlorine species.
특허 문헌 1: 일본 공개특허공보 평9-115878 호Patent Document 1: Japanese Patent Application Laid-Open No. 9-115878
각 칩 내에 형성되는 배선층의 재료로서, 알루미늄이 채용되는 경우가 있다. 이 경우, 패드 영역에도 알루미늄이 사용된다.As a material of the wiring layer formed in each chip, aluminum may be adopted. In this case, aluminum is also used for the pad region.
알루미늄을 패드 영역에 사용한 경우, CF 계 가스를 사용하여 커버층을 에칭하면, 노출된 패드 영역의 알루미늄과 CF 계 가스 유래의 불소 라디칼이 반응하여 AlF3 이 생성된다. 즉, 퇴적물로서 AlF3 이 생성된다.When aluminum is used for the pad region, when the cover layer is etched using the CF system gas, aluminum in the exposed pad region and fluorine radicals derived from the CF system gas react to generate AlF 3 . That is, AlF 3 is produced as a deposit.
생성된 AlF3 은, 대기 중의 수분 (H2O) 등과 반응하여 수산화알루미늄 Al(OH)3 을 생성시키는 경우가 있다. 구체적으로는, 하기 식 1 에 의해 수산화알루미늄 Al(OH)3 가 생성된다.The produced AlF 3 may react with moisture (H 2 O) or the like in the air to produce aluminum hydroxide Al (OH) 3 . Specifically, aluminum hydroxide Al (OH) 3 is produced by the following formula (1).
(식 1) ; AlF3 ＋ 3H2O → Al(OH)3 ＋ 3HF(Formula 1); AlF 3 + 3H 2 O → Al (OH) 3 + 3HF
또한, 식 1 에 의해 부생성물 (副生成物) 로서 발생되는 HF 는, 하기 식 2 에 의해 다시 AlF3 을 생성시킨다.In addition, HF generated as a by-product by Equation 1 generates AlF 3 again by Equation 2 below.
(식 2) ; 3HF ＋ Al → AlF3 ＋ 3/2H2 (Formula 2); 3HF + Al → AlF 3 + 3 / 2H 2
식 2 에 의해 생성된 AlF3 은, 다시 식 1 의 반응을 촉진시킨다. 즉, Al(OH)3 의 생성이 촉진된다.AlF 3 produced by the formula 2 further promotes the reaction of the formula 1. That is, production of Al (OH) 3 is promoted.
패드 영역 상에 생성된 Al(OH)3 은, 패드 영역과 외부 장치의 전기적인 접속 을 방해한다.Al (OH) 3 generated on the pad region interferes with the electrical connection between the pad region and the external device.
또한, 생성된 Al(OH)3 은 패드 영역이 변색되는 원인도 되어, 외관 상으로도 바람직하지 않다. 반도체 장치의 제조 과정에서는, 커버층이 에칭된 후에 웨이퍼 테스트가 실시된다. 웨이퍼 테스트시에는, 각 칩의 전기적 특성을 조사하기 위해, 바늘이 패드 영역에 접촉된다. 이 때, 도 5a 및 도 5b 에 도시되는 바와 같이, 패드 영역 상에 바늘 자국이 남는다. Al(OH)3 의 생성이 촉진되면, 도 6a 및 도 6b 에 도시되는 바와 같이, 바늘 자국의 주위에 Al(OH)3 에 의한 변색부가 형성된다.In addition, the generated Al (OH) 3 may cause discoloration of the pad region, which is also undesirable in appearance. In the manufacturing process of the semiconductor device, a wafer test is performed after the cover layer is etched. During wafer testing, the needle is in contact with the pad area to examine the electrical properties of each chip. At this time, as shown in Figs. 5A and 5B, the needle marks remain on the pad area. When the production of Al (OH) 3 is accelerated, as shown in Figs. 6A and 6B, a discolored portion by Al (OH) 3 is formed around the needle mark.
AlF3 의 생성을 억제하기 위해, 커버층을 에칭한 후에 수세 (水洗) 공정이나 베이크 (가열) 공정을 실시하는 것을 생각할 수 있다. 그러나, 수세 공정을 실시한 경우, 수세 시간에 따라서는 패드 영역에서 알루미늄이 용출되는 경우가 있다. 또한, 베이크 공정을 실시한 경우, 베이크 시간에 따라서는 패드 영역 상에 알루미늄 산화막이 생성되는 경우가 있다.In order to suppress formation of AlF 3 , it is conceivable to carry out a water washing step or a baking step after the cover layer is etched. However, when the washing step is performed, aluminum may elute in the pad area depending on the washing time. In addition, in the case where the baking step is performed, an aluminum oxide film may be formed on the pad region depending on the baking time.
또한, Al(OH)3 의 생성을 억제하기 위해, 수분이 적은 환경하에서 반도체 장치 (칩 또는 웨이퍼) 를 보관하는 것을 생각할 수 있다. 수분이 적은 환경하에서 보관하기 위해, 반도체 장치를 포장하는 포장 부재로서 특별한 부재 (예를 들어, 프로토스 및 알루미늄 드라이 팩) 를 준비하는 것 등을 생각할 수 있다. 그러나, 특별한 부재를 준비하는 것은 제조 비용 증가의 원인이 된다.In addition, in order to suppress the production of Al (OH) 3 , it is conceivable to store the semiconductor device (chip or wafer) in an environment with low moisture. In order to store in an environment with low moisture, it is possible to prepare a special member (for example, a protoss and an aluminum dry pack) as a packaging member for packaging a semiconductor device. However, preparing a special member causes an increase in manufacturing cost.
따라서, 본 발명의 목적은, 패드 영역 상에서의 퇴적물의 생성을 억제할 수 있는, 반도체 장치의 제조 방법을 제공하는 것에 있다.It is therefore an object of the present invention to provide a method for manufacturing a semiconductor device, which can suppress generation of deposits on a pad region.
본 발명에 관련된 반도체 장치의 제조 방법은, 패드 영역을 갖는 배선층군을 형성하는 단계와, 그 배선층군을 피복하도록 절연성 커버층을 형성하는 단계와, 패드 영역이 노출되도록 커버층을 플라즈마 에칭에 의해 제거하는 단계를 구비한다. 패드 영역은, 알루미늄에 의해 형성된다. 플라즈마 에칭에 의해 제거하는 단계는, 탄소 라디칼 및 불소 라디칼을 발생시키는 CF 계 가스를 사용하여 패드 영역을 노출시키는 단계와, 그 노출시키는 단계 후에, 염소 라디칼 또는 염소 이온을 발생시키는 Cl2 계 가스를 사용하여 패드 영역의 표면에 생성된 퇴적물을 제거하는 단계를 구비한다.A method for manufacturing a semiconductor device according to the present invention includes the steps of forming a wiring layer group having a pad region, forming an insulating cover layer so as to cover the wiring layer group, and coating the cover layer by plasma etching so as to expose the pad region. Removing. The pad region is formed of aluminum. Removing by plasma etching includes exposing the pad region using a CF based gas that generates carbon radicals and fluorine radicals, and after exposing the Cl 2 based gas to generate chlorine radicals or chlorine ions. Using to remove deposits produced on the surface of the pad area.
이 발명에 의하면, CF 계 가스를 사용한 플라즈마 에칭에 의해 커버층을 양호한 정밀도로 에칭할 수 있다. CF 계 가스를 사용함으로써, 패드 영역이 노출되었을 때에, 패드 영역 상에 퇴적물로서 AlF3 이 생성된다. 생성된 AlF3 은, Cl2 계 가스를 사용함으로써 에칭된다. AlF3 이 Cl2 계 가스에 의해 제거되므로, Al(OH)3 이 생성되지도 않고, 패드 영역과 외부 장치의 전기적 접속이 방해받지도 않는다.According to this invention, the cover layer can be etched with good precision by plasma etching using a CF-based gas. By using the CF-based gas, when the pad region is exposed, AlF 3 is generated as a deposit on the pad region. The produced AlF 3 is etched by using a Cl 2 -based gas. Since AlF 3 is removed by the Cl 2 -based gas, neither Al (OH) 3 is produced nor the electrical connection between the pad region and the external device is disturbed.
본 발명에 의하면, 패드 영역 상에서의 퇴적물의 생성을 억제할 수 있는, 반 도체 장치의 제조 방법이 제공된다.According to this invention, the manufacturing method of the semiconductor device which can suppress generation | occurrence | production of the deposit on a pad area | region is provided.
이하에, 첨부 도면을 참조하여 본 발명의 실시형태에 관련된 반도체 장치의 제조 방법을 설명한다.EMBODIMENT OF THE INVENTION Below, the manufacturing method of the semiconductor device which concerns on embodiment of this invention with reference to an accompanying drawing is demonstrated.
(제 1 실시형태)(1st embodiment)
먼저, 반도체 웨이퍼를 준비한다. 반도체 웨이퍼 상에, 배선층군을 포함하는 반도체 집적 회로를 형성한다. 배선층군에는, 알루미늄에 의한 배선 패턴이 포함된다. 또한, 배선층군의 일부에는 패드 영역 (1) 이 형성된다. 그 후, 배선층군이 피복되도록 절연성 커버층 (2) 이 형성된다. 추가로, 커버층 (2) 상에 절연 수지층 (3) 으로서 폴리이미드막이 형성된다. 커버층 (2) 은, 산화실리콘계의 막 (산소 원자와 실리콘 원자를 함유하는 화합물로 이루어지는 막) 에 의해 형성되는 것으로 한다. 커버층 (2) 으로서, 구체적으로는 SiON 막을 들 수 있다. 그 후, 절연 수지층 (3) 을 패터닝하기 위해, 수지제의 레지스트 (4) 가 절연 수지층 (3) 상에 형성된다. 레지스트 (4) 를 마스크로 하여 패드 영역 (1) 상의 절연 수지층 (3) 이 패터닝된다.First, a semiconductor wafer is prepared. On the semiconductor wafer, a semiconductor integrated circuit including a wiring layer group is formed. The wiring layer group includes a wiring pattern made of aluminum. In addition, the pad region 1 is formed in a part of the wiring layer group. Thereafter, the insulating cover layer 2 is formed so as to cover the wiring layer group. Furthermore, a polyimide film is formed as the insulated resin layer 3 on the cover layer 2. The cover layer 2 is formed of a silicon oxide film (film composed of a compound containing oxygen atoms and silicon atoms). As the cover layer 2, a SiON film is mentioned specifically ,. Thereafter, in order to pattern the insulated resin layer 3, a resin resist 4 is formed on the insulated resin layer 3. The insulating resin layer 3 on the pad region 1 is patterned by using the resist 4 as a mask.
도 7a 에는, 절연 수지층 (3) 이 제거된 상태에 있어서의, 반도체 웨이퍼의 표면 부분의 단면도가 도시되어 있다. 또한, 도 7b 에는 도 7a 의 상태에 있어서의 상면도가 도시되어 있다. 절연 수지층 (3) 이 제거됨으로써, 패드 영역 (1) 의 커버층 (2) 이 노출된다.FIG. 7A is a cross-sectional view of the surface portion of the semiconductor wafer in the state where the insulating resin layer 3 is removed. 7B is a top view in the state of FIG. 7A. By removing the insulated resin layer 3, the cover layer 2 of the pad area | region 1 is exposed.
다음으로, 도 8a 에 도시되는 바와 같이, 절연 수지층 (3) 및 레지스트 (4) 를 마스크로 하여 커버층 (2) 을 에칭한다. 도 8b 는 패드 영역 (1) 부분의 상면도이다. 커버층 (2) 이 에칭됨으로써, 패드 영역 (1) 이 노출된다.Next, as shown in FIG. 8A, the cover layer 2 is etched using the insulating resin layer 3 and the resist 4 as a mask. 8B is a top view of the pad region 1 portion. As the cover layer 2 is etched, the pad region 1 is exposed.
커버층 (2) 은, 플라즈마 에칭에 의해 에칭된다. 에칭 가스로는, CF 계 가스가 사용된다.The cover layer 2 is etched by plasma etching. CF etching gas is used as an etching gas.
CF 계 가스는, 탄소 라디칼과 불소 라디칼을 발생시키는 가스이다. CF 계 가스로서, 구체적으로는 CF4, CHF3 및 N2 가스를 함유하는 혼합 가스가 예시된다. CF 계 가스는, 산화실리콘계의 막인 커버층 (2) 을 에칭할 때에 바람직하게 사용된다. CF 계 가스 유래의 탄소 라디칼은, 커버층 (2) 의 산소 원자와 반응한다. CF 계 가스 유래의 불소 라디칼은, 커버층 (2) 의 실리콘 원자와 반응한다. 이로써, 커버층 (2) 이 제거된다.CF system gas is gas which produces | generates a carbon radical and a fluorine radical. As the CF-based gas, specifically, a mixed gas containing CF 4 , CHF 3 and N 2 gas is exemplified. CF type gas is used suitably when etching the cover layer 2 which is a silicon oxide type film | membrane. The carbon radical derived from CF system gas reacts with the oxygen atom of the cover layer 2. The fluorine radical derived from CF system gas reacts with the silicon atom of the cover layer 2. As a result, the cover layer 2 is removed.
여기서, 노출된 패드 영역 (1) 은 CF 계 가스에 노출되게 된다. 이미 서술한 바와 같이, 노출된 패드 영역 (1) 의 알루미늄과 CF 계 가스 유래의 불소 라디칼이 반응하여, 퇴적물 (5) 로서 AlF3 이 생성된다.Here, the exposed pad region 1 is exposed to the CF-based gas. As described above, aluminum in the exposed pad region 1 and fluorine radicals derived from the CF-based gas react to form AlF 3 as the deposit 5.
CF 계 가스를 사용한 플라즈마 에칭이 종료된 후에, 퇴적물 (5) 을 제거하기 위해 Cl2 계 가스를 사용한 플라즈마 에칭이 실시된다.After the plasma etching using the CF system gas is finished, the plasma etching using the Cl 2 system gas is performed to remove the deposit 5.
Cl2 계 가스는, 염소 라디칼 또는 염소 이온을 발생시키는 가스이다. Cl2 계 가스 유래의 염소 라디칼 또는 염소 이온은, AlF3 과 반응하여 AlCl3 을 생성시킨다. AlCl3 은 승화성이 높아, 승화에 의해 패드 영역 (1) 표면으로부터 제거된다. 이로써, 패드 영역 (1) 상으로부터 퇴적물 (5) 이 제거된다. 도 9a 에는 퇴적물 (5) 이 제거된 후의 반도체 웨이퍼 표면 부분을 나타내는 단면도가 도시되어 있고, 도 9b 에는 그 상면도가 도시되어 있다.Cl 2 -based gas is a gas that generates chlorine radicals or chlorine ions. Chlorine radical or a chlorine ion of Cl 2 based gas is derived, by reacting with the AlF 3 to produce an AlCl 3. AlCl 3 is highly sublimable and is removed from the pad region 1 surface by sublimation. As a result, the deposit 5 is removed from the pad region 1. 9A is a cross-sectional view showing the semiconductor wafer surface portion after the deposit 5 is removed, and a top view thereof is shown in FIG. 9B.
Cl2 계 가스로서, 구체적으로는 Cl2 가스, BCl3 가스, SiCl4 가스 및 CCl4 가스로 이루어지는 집합에서 선택되는 적어도 1 종류의 가스가 예시된다.Specific examples of the Cl 2 -based gas include at least one gas selected from the group consisting of Cl 2 gas, BCl 3 gas, SiCl 4 gas, and CCl 4 gas.
계속해서, 도 10a 에 도시되는 바와 같이, 레지스트 (4) 가 제거된다. 도 10b 에 도시되는 바와 같이, 절연 수지층 (3) 이 노출된다.Subsequently, as shown in FIG. 10A, the resist 4 is removed. As shown in FIG. 10B, the insulating resin layer 3 is exposed.
그 후, 반도체 집적 회로의 전기적 특성을 검사하기 위해, 웨이퍼 테스트가 실시된다. 웨이퍼 테스트시에는, 프로브 (바늘) 를 패드 영역 (1) 에 접촉시킴으로써 반도체 집적 회로의 전기적 특성이 측정된다. 도 11a 는 웨이퍼 테스트 후의 반도체 웨이퍼 표면 부분의 단면도이며, 도 11b 는 그 상면도이다. 웨이퍼 테스트 후에는, 프로브 (바늘) 자국 (6) 이 패드 영역 (1) 상에 남는다. 이 때, 패드 영역 (1) 상으로부터 AlF3 (퇴적물 (5)) 이 제거되었기 때문에, Al(OH)3 이 생성되지도 않고, 바늘 자국 (6) 의 주위가 변색되지 않는다.Thereafter, a wafer test is performed to check the electrical characteristics of the semiconductor integrated circuit. In wafer testing, the electrical characteristics of the semiconductor integrated circuit are measured by bringing a probe (needle) into contact with the pad region 1. FIG. 11A is a cross-sectional view of the semiconductor wafer surface portion after the wafer test, and FIG. 11B is a top view thereof. After the wafer test, probe (needle) marks 6 remain on the pad region 1. At this time, since AlF 3 (deposit 5) was removed from the pad region 1, Al (OH) 3 was not produced and the periphery of the needle trace 6 was not discolored.
그 후, 반도체 웨이퍼가 복수의 반도체 칩으로 절단되어서 분리된다. 복수의 칩 각각은, 패드 영역 (1) 에서 외부 장치와 전기적으로 접속된다. 이 때, 패드 영역 (1) 상에 Al(OH)3 등의 잔류물이 존재하지 않기 때문에, 양호한 신뢰성으로 외부 장치와 접속시킬 수 있다.Thereafter, the semiconductor wafer is cut into a plurality of semiconductor chips and separated. Each of the plurality of chips is electrically connected to an external device in the pad region 1. At this time, since no residue such as Al (OH) 3 exists on the pad region 1, it can be connected to an external device with good reliability.
이상 설명한 바와 같이, 본 실시형태에 의하면, CF 계 가스를 사용하여 커버 층이 에칭된 후에, Cl2 계 가스를 사용하여 AlF3 (퇴적물 (5)) 이 에칭된다. CF 계 가스에 의한 에칭에 의해 AlF3 이 생성된다 하더라도, Cl2 계 가스에 의한 에칭에 의해 AlF3 이 제거되므로, 패드 영역 (1) 상에 Al(OH)3 이 생성되지 않는다. 이로써, 외부 장치와 각 반도체 칩을 양호한 신뢰성으로 접속시킬 수 있다.As described above, according to the present embodiment, after the cover layer is etched using the CF system gas, AlF 3 (deposit 5) is etched using the Cl 2 system gas. Even if AlF 3 is produced by etching with CF-based gas, Al (OH) 3 is not generated on the pad region 1 because AlF 3 is removed by etching with Cl 2 -based gas. Thereby, the external device and each semiconductor chip can be connected with good reliability.
또한, 반도체 웨이퍼는, 웨이퍼 테스트의 종료 후에 장기간에 걸쳐 보관되는 경우가 있다. 본 실시형태에서는, AlF3 이 패드 영역 (1) 상으로부터 제거되었기 때문에, Al(OH)3 의 생성이 억제된다. 따라서, 장기간에 걸친 보관시에 있어서도, 특별한 포장 부재 (예를 들어, 프로토스 및 알루미늄 드라이 팩) 등을 준비할 필요가 없어, 보관시에 필요로 하는 비용을 저감시킬 수 있다.In addition, the semiconductor wafer may be stored for a long time after the end of the wafer test. In the present embodiment, since AlF 3 is removed from the pad region 1, the generation of Al (OH) 3 is suppressed. Therefore, even during long-term storage, it is not necessary to prepare special packaging members (for example, protoss and aluminum dry packs) and the like, and the cost required for storage can be reduced.
또한, 본 실시형태에 의하면, AlF3 을 제거하기 위해 수세 공정이나 베이크 공정을 마련할 필요가 없어, 제조 공정을 단축시킬 수 있다.According to the present embodiment, it is not necessary to provide the washing step and the baking step in order to remove the AlF 3, it is possible to shorten the manufacturing process.
(제 2 실시형태)(2nd embodiment)
계속해서, 본 발명의 제 2 실시형태에 대해 설명한다. 도 12 는 본 실시형태에 관련된 반도체 장치의 표면 부분을 나타내는 단면도이다. 본 실시형태에서는, 배선층군에 퓨즈 소자 (7) (하층 노출부) 가 추가되어 있다. 퓨즈 소자 (7) 는, 패드 영역 (1) 보다 깊은 위치에 형성되어 있다. 즉, 배선층군은 복수 층의 배선층 (하부 배선층과 상부 배선층) 을 구비하고 있으며, 하부 배선층에 퓨즈 소자 (7) 가 형성되어 있고, 상부 배선층에 패드 영역 (1) 이 형성되어 있 다. 하부 배선층과 상부 배선층은, 층간 절연막을 개재하여 적층되어 있다. 층간 절연막으로는, 커버층 (2) 과 동일한 재료 (예를 들어 산화실리콘계의 막) 가 사용된다.Then, 2nd Embodiment of this invention is described. 12 is a cross-sectional view showing a surface portion of a semiconductor device according to the present embodiment. In this embodiment, the fuse element 7 (lower layer exposed part) is added to the wiring layer group. The fuse element 7 is formed at a position deeper than the pad region 1. That is, the wiring layer group is provided with the wiring layer (lower wiring layer and upper wiring layer) of several layers, the fuse element 7 is formed in the lower wiring layer, and the pad area | region 1 is formed in the upper wiring layer. The lower wiring layer and the upper wiring layer are laminated via the interlayer insulating film. As the interlayer insulating film, the same material as the cover layer 2 (for example, a silicon oxide film) is used.
제 1 실시형태와 동일하게, 패드 영역 (1) 상에는 개구가 형성되어 있다. 이로써, 패드 영역 (1) 은 노출되어 있다.As in the first embodiment, an opening is formed on the pad region 1. As a result, the pad region 1 is exposed.
또한, 퓨즈 소자 (7) 상에도 약간 층간 절연막을 남기고, 개구가 형성되어 있다. 이로써, 퓨즈 소자 (7) 는 실질적으로 노출되어 있다.In addition, an opening is formed on the fuse element 7 with the interlayer insulating film slightly left. As a result, the fuse element 7 is substantially exposed.
본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명한다.The manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated.
먼저, 기판 (도시 생략) 상에 퓨즈 소자 (7) 를 갖는 하부 배선층을 형성한다. 그 후, 층간 절연막을 개재하여 패드 영역 (1) 을 갖는 상부 배선층을 적층시킨다. 그 후, 제 1 실시형태와 동일하게, 상부 배선층 상에 커버층 (2), 폴리이미드 (3) 및 레지스트 (4) 를 이 순서로 적층시킨다. 그 후, 패드 영역 (1) 및 퓨즈 소자 (7) 의 상방에 해당하는 위치에 있어서, 폴리이미드 (3) 에 개구를 형성한다. 폴리이미드 (3) 에 개구가 형성된 후의 상태가 도 13 에 도시되어 있다.First, a lower wiring layer having a fuse element 7 is formed on a substrate (not shown). Thereafter, the upper wiring layer having the pad region 1 is laminated through the interlayer insulating film. Then, the cover layer 2, the polyimide 3, and the resist 4 are laminated | stacked in this order on the upper wiring layer similarly to 1st Embodiment. Thereafter, openings are formed in the polyimide 3 at positions corresponding to the pad region 1 and the fuse element 7. The state after the opening is formed in the polyimide 3 is shown in FIG.
계속해서, 커버층 (2) 및 층간 절연막을 에칭하여, 패드 영역 (1) 에 이르는 개구 및 퓨즈 소자 (7) 에 이르는 개구를 동시에 형성한다. 이 때, CF 계 가스를 사용한 플라즈마 에칭에 의해 커버층 (2) 및 층간 절연막을 제거한다.Subsequently, the cover layer 2 and the interlayer insulating film are etched to simultaneously form an opening leading to the pad region 1 and an opening leading to the fuse element 7. At this time, the cover layer 2 and the interlayer insulating film are removed by plasma etching using a CF-based gas.
여기서, 패드 영역 (1) 은 상부 배선층에 형성되어 있다. 한편, 퓨즈 소자 (7) 는 하부 배선층에 형성되어 있다. 퓨즈 소자 (7) 에 이르는 개구를 형 성하기 위해서는, 패드 영역 (1) 에 이르는 개구를 형성하는 경우보다 장시간 에칭을 실시해야만 한다. 즉, 패드 영역 (1) 상에서는, 도 12 중에서 높이 h 로 도시되는 양만큼 여분으로 에칭이 실시된다. 이 때, 패드 영역 (1) 은 노출되고 나서도 장시간 CF 계 가스에 노출되게 된다.Here, the pad region 1 is formed in the upper wiring layer. On the other hand, the fuse element 7 is formed in the lower wiring layer. In order to form the opening to the fuse element 7, the etching must be performed for a longer time than the case of forming the opening to the pad region 1. That is, on the pad region 1, etching is performed extra by the amount shown by the height h in FIG. At this time, even after the pad region 1 is exposed, the pad region 1 is exposed to the CF-based gas for a long time.
CF 계 가스를 사용한 플라즈마 에칭의 종료 후, 제 1 실시형태와 동일하게, Cl2 계 가스를 사용하여 패드 영역 (1) 상의 퇴적물 (5) 을 에칭한다. 그 이후의 처리도, 제 1 실시형태와 동일하다.After completion of the plasma etching using the CF system gas, similarly to the first embodiment, the deposit 5 on the pad region 1 is etched using the Cl 2 system gas. Processing after that is also the same as in the first embodiment.
패드 영역 (1) 에서는, 노출된 상태에서 CF 계 가스에 노출된 시간이 길어질수록, AlF3 이 생성되기 쉬워진다. 즉, 본 실시형태와 같이, 하부 배선층에 형성된 하층 노출부와 상부 배선층에 형성된 패드 영역 (1) 을 동시에 노출시키는 경우, 패드 영역 (1) 상에 퇴적물 (5) 이 생성되기 쉽다.In the pad region 1, the longer the time exposed to the CF-based gas in the exposed state, the easier AlF 3 is to be produced. That is, like this embodiment, when exposing the lower layer exposed part formed in the lower wiring layer and the pad area | region 1 formed in the upper wiring layer simultaneously, it is easy to produce the deposit 5 on the pad area | region 1. FIG.
그러나, 본 실시형태에서는, Cl2 계 가스에 의해 패드 영역 (1) 상의 퇴적물 (5) 이 제거된다. 즉, 본 실시형태에 의하면, 하층 노출부와 패드 영역 (1) 을 동시에 노출시키는 경우에도, 패드 영역 (1) 상을 클리어한 상태로 유지할 수 있다. 이로써, 패드 영역 (1) 에 있어서의 전기적 신뢰성을 높일 수 있다. 또한, 패드 영역 (1) 의 변색을 방지할 수 있다.However, in this embodiment, the deposit 5 on the pad region 1 is removed by Cl 2 system gas. That is, according to this embodiment, even when the lower layer exposed part and the pad area | region 1 are exposed simultaneously, the pad area | region 1 top can be kept clear. Thereby, the electrical reliability in the pad area | region 1 can be improved. In addition, discoloration of the pad region 1 can be prevented.
도 1 은 반도체 웨이퍼를 나타내는 평면도이다.1 is a plan view illustrating a semiconductor wafer.
도 2 는 반도체 웨이퍼의 표면 부분을 나타내는 단면도이다.2 is a cross-sectional view showing a surface portion of a semiconductor wafer.
도 3a 는 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.3A is a cross-sectional view illustrating the process of manufacturing the semiconductor device.
도 3b 는 반도체 장치의 제조 공정을 나타내는 평면도이다.3B is a plan view illustrating the process of manufacturing the semiconductor device.
도 4a 는 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.4A is a cross-sectional view illustrating the process of manufacturing the semiconductor device.
도 4b 는 반도체 장치의 제조 공정을 나타내는 평면도이다.4B is a plan view illustrating the process of manufacturing the semiconductor device.
도 5a 는 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.5A is a cross-sectional view illustrating the process of manufacturing the semiconductor device.
도 5b 는 반도체 장치의 제조 공정을 나타내는 평면도이다.5B is a plan view illustrating the process of manufacturing the semiconductor device.
도 6a 는 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.6A is a cross-sectional view illustrating the process of manufacturing the semiconductor device.
도 6b 는 반도체 장치의 제조 공정을 나타내는 평면도이다.6B is a plan view illustrating the process of manufacturing the semiconductor device.
도 7a 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.7A is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 7b 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 평면도이다.7B is a plan view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 8a 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.8A is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 8b 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 평면도이다.8B is a plan view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 9a 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.9A is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 9b 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 평면도이다.9B is a plan view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 10a 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.10A is a cross-sectional view illustrating the manufacturing process of the semiconductor device according to the first embodiment.
도 10b 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 평면도이다.10B is a plan view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 11a 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.11A is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 11b 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 평면도이다.11B is a plan view illustrating the process of manufacturing the semiconductor device according to the first embodiment.
도 12 는 제 2 실시형태에 관련된 반도체 장치를 나타내는 단면도이다.12 is a cross-sectional view illustrating a semiconductor device according to the second embodiment.
도 13 은 제 2 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 단면도이다.It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 패드 영역1: Pad Area
2 : 커버층2: cover layer
3 : 폴리이미드 (절연 수지층) 3: polyimide (insulation resin layer)
4 : 레지스트4: resist
5 : 퇴적물5: sediment
6 : 웨이퍼 테스트 바늘 자국6: wafer test needle marks
7 : 퓨즈 소자 (하층 노출부)7: fuse element (lower exposed part)
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