KR101047006B1 - Internal command generation circuit - Google Patents

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KR101047006B1
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이상권
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주식회사 하이닉스반도체
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Abstract

PURPOSE: An internal command generation circuit is provided to generate a mode register write command, an auto refresh command, and a read command by synchronizing a chip selection signal with an internal command. CONSTITUTION: A first synchronization signal generating unit(110) synchronizes the external command in the internal clock. A first synchronization signal generating unit outputs a synchronization signal. A second synchronization signal generating unit(120) synchronizes an external command with an internal clock. The second synchronization signal generating unit outputs an inversion synchronization signal. A decoding unit(200) decodes the synchronization signal and the inversion synchronization signal. The decoding unit outputs the internal command. The phase of synchronization signal and the phase of inversion synchronization signal are opposite to each other. The transition point of the inversion synchronization signal and the synchronization signal is identical.

Description

내부커맨드 생성회로{INTERNAL COMMAND GENERATION CIRCUIT}Internal command generation circuit {INTERNAL COMMAND GENERATION CIRCUIT}

본 발명은 내부커맨드 생성회로에 관한 것이다. The present invention relates to an internal command generation circuit.

반도체 장치는 칩셋(chipset)으로부터 외부커맨드와 외부어드레스를 전달받아 내부동작을 수행한다. 이때, 반도체 장치와 칩셋은 안정적인 외부커맨드와 외부어드레스의 수신과 송신을 위해서 외부클록에 동기된다.The semiconductor device receives an external command and an external address from a chipset and performs an internal operation. At this time, the semiconductor device and the chipset are synchronized to the external clock for receiving and transmitting the stable external command and external address.

외부클록에 동기되어 반도체 장치에 전달된 외부커맨드와 외부어드레스는 반도체 장치 내에 구비된 내부커맨드 생성회로에서 디코딩되어 내부커맨드로 전환된다. 이때, 내부커맨드는 반도체 장치 내에 구비된 회로들의 동작을 제어하기 위한 신호이기 때문에 내부클록에 동기될 필요성이 있다. 이는, 내부커맨드를 수신하는 회로들이 내부클록에 동기하여 동작하기 때문이다.
The external command and the external address delivered to the semiconductor device in synchronization with the external clock are decoded by the internal command generation circuit provided in the semiconductor device and converted into the internal command. At this time, since the internal command is a signal for controlling the operation of the circuits provided in the semiconductor device, it is necessary to be synchronized with the internal clock. This is because circuits that receive internal commands operate in synchronization with the internal clock.

본 발명은 외부커맨드를 내부클록에 동기시켜 내부커맨드로 출력하는 내부커맨드 생성회로를 개시한다.The present invention discloses an internal command generation circuit that outputs an external command to the internal command in synchronization with the internal clock.

이를 위해, 본 발명은 외부커맨드를 내부클록에 동기하여 동기화신호로 출력하는 제1 동기화신호 생성부와 상기 외부커맨드를 상기 내부클록에 동기하여 반전동기화신호로 출력하는 제2 동기화신호 생성부 및 상기 동기화신호 및 상기 반전동기화신호를 디코딩하여 내부커맨드로 출력하는 디코딩부를 포함하는 내부커맨드 생성회로를 제공한다.
To this end, the present invention is a first synchronization signal generation unit for outputting an external command as a synchronization signal in synchronization with the internal clock and a second synchronization signal generation unit for outputting the external command as an inverse synchronization signal in synchronization with the internal clock and the An internal command generation circuit including a decoding unit for decoding a synchronization signal and the inverse synchronization signal and outputting the same as an internal command.

도 1은 본 발명의 일 실시예에 따른 내부커맨드 생성회로를 나타낸 회로도이다.
도 2는 도 1의 제1 동기화신호 생성부를 나타낸 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 내부커맨드 생성회로를 나타낸 회로도이다.
도 4는 도 3의 제1 동기화신호 생성부를 나타낸 회로도이다.1 is a circuit diagram illustrating an internal command generation circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating a first synchronization signal generator of FIG. 1.
3 is a circuit diagram illustrating an internal command generation circuit according to another embodiment of the present invention.
4 is a circuit diagram illustrating a first synchronization signal generator of FIG. 3.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 일 실시예에 따른 내부커맨드 생성회로를 나타낸 회로도이다.1 is a circuit diagram illustrating an internal command generation circuit according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 내부커맨드 생성회로는 동기화신호 생성부(1), 디코딩전치신호 생성부(2) 및 디코딩부(3)로 구성된다.As shown in FIG. 1, the internal command generation circuit is composed of a synchronization signal generation unit 1, a decoding pre-signal generation unit 2, and a decoding unit 3.

동기화신호 생성부(1)는 제1 내지 제4 단위 동기화신호 생성부(11~14)로 구성된다.The synchronization signal generator 1 includes first to fourth unit synchronization signal generators 11 to 14.

제1 내지 제4 단위 동기화신호 생성부(11~14) 중 제1 단위 동기화신호 생성부(11)는, 도 2에 도시된 바와 같이, 내부클록(CLK)의 인에이블 구간 내에서 칩선택신호(CSB)의 레벨에 응답하여 제1 풀업신호(PU1) 및 제1 풀다운신호(PD1)를 생성하는 제1 크로스 커플드 래치회로(15)와 제1 풀업신호(PU1) 및 제1 풀다운신호(PD1)에 응답하여 제1 노드(nd1)를 구동하기 위한 제1 구동부(16) 및 제1 노드(nd1)의 출력을 래치하여 제1 동기화신호(SYNC<1>)로 출력하는 제1 래치부(17)로 구성된다. 제1 구동부(16)는 제1 풀업신호(PU1)에 응답하여 제1 노드(nd1)를 풀업구동하기 위한 풀업소자로 동작하는 제1 PMOS 트랜지스터(P1)와 제1 풀다운신호(PD1)에 응답하여 제1 노드(nd1)를 풀다운구동하기 위한 풀다운소자로 동작하는 제1 NMOS 트랜지스터(N1)로 구성된다.As shown in FIG. 2, the first unit synchronization signal generator 11 of the first to fourth unit synchronization signal generators 11 to 14 may have a chip select signal within an enable period of the internal clock CLK. The first cross-coupled latch circuit 15 and the first pull-up signal PU1 and the first pull-down signal, which generate the first pull-up signal PU1 and the first pull-down signal PD1 in response to the level of the CSB. A first latch unit for latching the output of the first driver 16 for driving the first node nd1 and the first node nd1 and outputting the first synchronization signal SYNC <1> in response to the PD1. It consists of (17). The first driver 16 responds to the first PMOS transistor P1 and the first pull-down signal PD1 that operate as pull-up devices for pulling up the first node nd1 in response to the first pull-up signal PU1. The first NMOS transistor N1 operates as a pull-down device for pulling down the first node nd1.

나머지 제2 내지 제4 단위 동기화신호 생성부(12~14)도 칩선택신호(CSB)가 아닌 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 각각 입력받는 것을 제외하고는, 제1 단위 동기화신호 생성부(11)와 동일한 회로들로 구성된다.The first unit except that the remaining second to fourth unit synchronization signal generators 12 to 14 respectively receive the first to third column address signals CA1 to CA3 instead of the chip select signal CSB. It is composed of the same circuits as the synchronization signal generator 11.

이와 같은 구성의 동기화신호 생성부(1)는 외부커맨드인 칩선택신호(CSB)와 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 내부클록(CLK)에 동기시켜 제1 내지 제4 동기화신호(SYNC<1:4>)로 출력한다.The synchronization signal generation unit 1 having such a configuration synchronizes the chip selection signal CSB, which is an external command, and the first to third column address signals CA1 to CA3 with the internal clock CLK to synchronize the first to fourth synchronization. Output as signal SYNC <1: 4>.

디코딩전치신호 생성(2)는 제1 내지 제4 단위 디코딩전치신호 생성부(21~24)로 구성된다.The decoding pre-signal generator 2 includes first to fourth unit decoding pre-signal generators 21 to 24.

제1 단위 디코딩전치신호 생성부(21)는 제1 동기화신호(SYNC<1>)를 지연하여 제1 디코딩전치신호(CSBT)로 출력하는 제1 및 제2 인버터(IN1, IN2)와 제1 동기화신호(SYNC<1>)를 반전하여 제1 반전디코딩전치신호(CSBB)로 출력하는 제1 전송게이트(T1) 및 제3 인버터(IN3)로 구성된다. 이때, 제1 및 제2 인버터(IN1, IN2)의 지연구간과 제1 전송게이트(T1) 및 제3 인버터(IN3)의 지연구간은 동일하다. 따라서, 제1 디코딩전치신호(CSBT)와 제1 반전디코딩전치신호(CSBB)는 위상만 반대일뿐 동일한 시점에 천이한다.The first unit decoding pre-signal generator 21 delays the first synchronization signal SYNC <1> and outputs the first and second inverters IN1 and IN2 to output the first decoding pre-signal CSBT. And a first transfer gate T1 and a third inverter IN3 that invert the synchronization signal SYNC <1> and output the inverted synchronization signal CSBB. In this case, the delay periods of the first and second inverters IN1 and IN2 and the delay periods of the first transfer gate T1 and the third inverter IN3 are the same. Therefore, the first decoding pre-signal CSBT and the first inverted decoding pre-signal CSBB transition only at the same time with only opposite phases.

제2 단위 디코딩전치신호 생성부(22)는 제2 동기화신호(SYNC<2>)를 지연하여 제2 디코딩전치신호(CA1T)로 출력하는 제4 및 제5 인버터(IN4, IN5)와 제2 동기화신호(SYNC<2>)를 반전하여 제2 반전디코딩전치신호(CA1B)로 출력하는 제2 전송게이트(T2) 및 제6 인버터(IN6)로 구성된다. 이때, 제4 및 제5 인버터(IN4, IN5)의 지연구간과 제2 전송게이트(T2) 및 제6 인버터(IN6)의 지연구간은 동일하다. 따라서, 제2 디코딩전치신호(CA1T)와 제2 반전디코딩전치신호(CA1B)는 위상만 반대일뿐 동일한 시점에 천이한다.The second unit decoding pre-signal generation unit 22 delays the second synchronization signal SYNC <2> and outputs the fourth and fifth inverters IN4 and IN5 to delay and output the second synchronization predicate signal CA1T. A second transfer gate T2 and a sixth inverter IN6 which invert the synchronization signal SYNC <2> and output the second synchronization decoding pre-signal CA1B. In this case, the delay periods of the fourth and fifth inverters IN4 and IN5 and the delay periods of the second transfer gate T2 and the sixth inverter IN6 are the same. Therefore, the second decoding pre-signal CA1T and the second inverted decoding pre-signal CA1B only transition opposite phases at the same time.

제3 단위 디코딩전치신호 생성부(23)는 제3 동기화신호(SYNC<3>)를 지연하여 제3 디코딩전치신호(CA2T)로 출력하는 제7 및 제8 인버터(IN7, IN8)와 제3 동기화신호(SYNC<3>)를 반전하여 제3 반전디코딩전치신호(CA3B)로 출력하는 제3 전송게이트(T3) 및 제9 인버터(IN9)로 구성된다. 이때, 제7 및 제8 인버터(IN7, IN8)의 지연구간과 제3 전송게이트(T3) 및 제9 인버터(IN9)의 지연구간은 동일하다. 따라서, 제3 디코딩전치신호(CA2T)와 제3 반전디코딩전치신호(CA3B)는 위상만 반대일뿐 동일한 시점에 천이한다.The third unit decoding pre-signal generation unit 23 delays the third synchronization signal SYNC <3> and outputs the seventh and eighth inverters IN7 and IN8 to output the third decoding pre-signal CA2T. And a third transfer gate T3 and a ninth inverter IN9 for inverting the synchronization signal SYNC <3> and outputting the synchronization signal SYNC <3> as the third inversion decoding pre-signal CA3B. In this case, the delay periods of the seventh and eighth inverters IN7 and IN8 and the delay periods of the third transfer gate T3 and the ninth inverter IN9 are the same. Therefore, the third decoding pre-signal CA2T and the third inverted decoding pre-signal CA3B only shift in phase but at the same time.

제4 단위 디코딩전치신호 생성부(24)는 제4 동기화신호(SYNC<4>)를 지연하여 제4 디코딩전치신호(CA3T)로 출력하는 제10 및 제11 인버터(IN10, IN11)와 제4 동기화신호(SYNC<4>)를 반전하여 제4 반전디코딩전치신호(CA3B)로 출력하는 제4 전송게이트(T4) 및 제12 인버터(IN12)로 구성된다. 이때, 제10 및 제11 인버터(IN10, IN11)의 지연구간과 제4 전송게이트(T4) 및 제12 인버터(IN12)의 지연구간은 동일하다. 따라서, 제4 디코딩전치신호(CA3T)와 제4 반전디코딩전치신호(CA3B)는 위상만 반대일뿐 동일한 시점에 천이한다.The fourth unit decoding pre-signal generation unit 24 delays the fourth synchronization signal SYNC <4> and outputs the fourth and second inverters IN10 and IN11 to output the fourth decoding pre-signal CA3T. And a fourth transfer gate T4 and a twelfth inverter IN12 that invert the synchronization signal SYNC <4> to output the fourth inverted decoding pre-signal CA3B. In this case, the delay periods of the tenth and eleventh inverters IN10 and IN11 and the delay periods of the fourth transfer gate T4 and the twelfth inverter IN12 are the same. Therefore, the fourth decoding pre-signal CA3T and the fourth inverted decoding pre-signal CA3B only shift in phase but at the same time.

이와 같이 구성된 디코딩전치신호 생성부(2)는 제1 내지 제4 동기화신호(SYNC<1:4>)에 응답하여 위상이 반대이고 동일한 시점에 천이하는 제1 내지 제4 디코딩전치신호(CSBT, CA1T~CA3T)와 제1 내지 제4 반전디코딩전치신호(CSBB, CA1B~CA3B)를 생성한다.The decoding pre-signal generation unit 2 configured as described above has the first to fourth decoding pre-signals CSBT, which are in opposite phases and transition at the same time in response to the first to fourth synchronization signals SYNC <1: 4>. CA1T to CA3T and first to fourth inverted decoding pre-signals CSBB and CA1B to CA3B are generated.

디코딩부(3)는 모드레지스터 라이트커맨드 생성부(31)와 오토리프레쉬 커맨드 생성부(32) 및 모드레지스터 리드커맨드 생성부(33)로 구성된다.The decoding unit 3 is composed of a mode register write command generator 31, an auto refresh command generator 32, and a mode register lead command generator 33.

모드레지스터 라이트커맨드 생성부(31)는 제1 및 제2 반전디코딩전치신호(CSBB, CA1B)를 부정논리곱하는 제1 낸드게이트(ND1)와 제3 및 제4 반전디코딩전치신호(CA2B, CA3B)를 부정논리곱하는 제2 낸드게이트(ND2)와 제1 및 제2 낸드게이트(ND1, ND2)의 출력을 부정논리합하여 모드레지스터 라이트커맨드(MRWP)로 출력하는 제1 노어게이트(NR1)로 구성된다.The mode register write command generation unit 31 performs a first NAND gate ND1 and a third and fourth inversion decoding pre-signals CA2B and CA3B, which are the negative logic of the first and second inversion decoding pre-signals CSBB and CA1B. Is composed of a second NAND gate ND2 that performs a negative logic multiplication, and a first NOR gate NR1 that performs a negative logic sum on the outputs of the first and second NAND gates ND1 and ND2 and outputs the result to the mode register write command MRWP. .

오토리프레쉬 커맨드 생성부(32)는 제1 및 제2 반전디코딩전치신호(CSBB, CA1B)를 부정논리곱하는 제3 낸드게이트(ND3)와 제3 및 제4 디코딩전치신호(CA2T, CA3T)를 부정논리곱하는 제4 낸드게이트(ND4)와 제3 및 제4 낸드게이트(ND3, ND4)의 출력을 부정논리합하여 오토리프레쉬 커맨드(AREFP)로 출력하는 제2 노어게이트(NR2)로 구성된다.The auto refresh command generator 32 negates the third NAND gate ND3 and the third and fourth decoding prefix signals CA2T and CA3T, which are negatively logically multiplied by the first and second inverted decoding prefix signals CSBB and CA1B. The second NOR gate NR2 outputs the fourth NAND gate ND4 multiplied by the AND and the outputs of the third and fourth NAND gates ND3 and ND4 to the auto refresh command AREFP.

이와 같은 구성의 디코딩부(3)는 제1 내지 제4 디코딩전치신호(CSBT, CA1T~CA3T)와 제1 내지 제4 반전디코딩전치신호(CSBB, CA1B~CA3B)를 디코딩하여 모드레지스터 라이트커맨드(MRWP)와 오토리프레쉬 커맨드(AREFP) 및 모드레지스터 리드커맨드(MRRP)를 생성한다.The decoding unit 3 having such a configuration decodes the first to fourth decoding pre-signals CSBT, CA1T to CA3T and the first to fourth inverted decoding pre-signals CSBB, CA1B to CA3B. MRWP), an auto refresh command (AREFP), and a mode register read command (MRRP).

이상과 같은 내부커맨드 생성회로의 동작을 설명하면 다음과 같다.The operation of the internal command generation circuit as described above is as follows.

칩선택신호(CSB)와 제1 내지 제3 컬럼어드레스신호(CA1~CA3)가 정해진 시점에 인에이블되어 동기화신호 생성부(1)에 입력되면, 동기화신호 생성부(1)는 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 내부클록(CLK)에 동기시켜 제1 내지 제4 동기화신호(SYNC<1:4>)를 생성한다.When the chip select signal CSB and the first to third column address signals CA1 to CA3 are enabled at a predetermined time point and input to the synchronization signal generator 1, the synchronization signal generator 1 may be configured to include the first to third signals. The three column address signals CA1 to CA3 are synchronized with the internal clock CLK to generate the first to fourth synchronization signals SYNC <1: 4>.

제1 내지 제4 동기화신호(SYNC<1:4>)가 출력되면, 디코딩전치신호 생성부(2)는 위상이 반대이되 천이시점은 동일한 제1 내지 제4 디코딩전치신호(CSBT, CA1T~CA3T)와 제1 내지 제4 반전디코딩전치신호(CSBB, CA1B~CA3B)를 생성한다.When the first to fourth synchronization signals SYNC <1: 4> are output, the first and fourth decoding preamble signals CSBT and CA1T to CA3T are opposite in phase but having the same transition time. ) And first to fourth inverted decoding pre-signals CSBB and CA1B to CA3B.

제1 내지 제4 디코딩전치신호(CSBT, CA1T~CA3T)와 제1 내지 제4 디코딩전치신호(CSBB, CA1B~CA3B)가 생성되면, 디코딩부(3)는 제1 내지 제4 디코딩전치신호(CSBT, CA1T~CA3T)와 제1 내지 제4 디코딩전치신호(CSBB, CA1B~CA3B)를 디코딩하여 내부커맨드인 모드레지스터 라이트커맨드(MRWP)와 오토리프레쉬 커맨드(AREFP) 및 모드레지스터 리드커맨드(MRRP)를 생성한다.When the first to fourth decoding pre-signals CSBT, CA1T to CA3T and the first to fourth decoding pre-signals CSBB, CA1B to CA3B are generated, the decoding unit 3 generates the first to fourth decoding pre-signals ( Decode CSBT, CA1T ~ CA3T and the first to fourth decoding pre-signal signals CSBB, CA1B to CA3B to decode the internal commands, the mode register write command (MRWP), the auto refresh command (AREFP), and the mode register read command (MRRP). Create

정리해 보면, 본 발명의 일 실시예에 따른 내부커맨드 생성회로는 외부커맨드인 칩선택신호(CSB)와 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 내부클록(CLK)에 동기시켜 내부커맨드인 모드레지스터 라이트커맨드(MRWP)와 오토리프레쉬 커맨드(AREFP) 및 모드레지스터 리드커맨드(MRRP)를 생성한다. 따라서, 상술한 내부커맨드 생성회로를 구비하는 반도체 장치는 외부커맨드에 대응하여 바람직한 내부동작을 수행할 수 있다.In summary, the internal command generation circuit according to an embodiment of the present invention synchronizes the chip selection signal CSB, which is an external command, and the first to third column address signals CA1 to CA3 with the internal clock CLK. The in-mode register write command MRWP, the auto refresh command AREFP, and the mode register read command MRRP are generated. Therefore, the semiconductor device including the internal command generation circuit described above can perform a preferable internal operation corresponding to the external command.

도 3은 본 발명의 다른 실시예에 따른 내부커맨드 생성회로를 나타낸 회로도이다.3 is a circuit diagram illustrating an internal command generation circuit according to another embodiment of the present invention.

도 3에 도시된 바와 같이, 내부커맨드 생성회로는 동기화신호 생성부(100) 및 디코딩부(200)로 구성된다.As shown in FIG. 3, the internal command generation circuit includes a synchronization signal generation unit 100 and a decoding unit 200.

동기화신호 생성부(100)는 제1 내지 제4 동기화신호 생성부(110~140)로 구성된다.The synchronization signal generator 100 includes first to fourth synchronization signal generators 110 to 140.

제1 동기화신호 생성부(110)는, 도 4에 도시된 바와 같이, 지연/반전신호 생성부(111)와 제1 단위 동기화신호 생성부(112) 및 제2 단위 동기화신호 생성부(113)로 구성된다.As illustrated in FIG. 4, the first synchronization signal generator 110 may include a delay / inversion signal generator 111, a first unit synchronization signal generator 112, and a second unit synchronization signal generator 113. It consists of.

지연/반전신호 생성부(111)는 칩선택신호(CSB)를 지연하여 지연신호(CSBT)로 출력하기 위한 지연소자로 동작하는 제1 및 제2 인버터(IN21, IN22)와 칩선택신호(CSB)를 반전하여 반전신호(CABB)로 출력하기 위한 반전소자로 동작하는 제1 전송게이트(T11)와 제3 인버터(IN23)로 구성된다. 이때, 제1 및 제2 인버터(IN21, IN22)의 신호처리 시간과 제1 전송게이트(T11) 및 제3 인버터(IN23)의 신호처리 시간은 동일하다. 따라서, 지연신호(CSBT)와 반전신호(CSBB)는 위상만 반대일뿐 동일한 시점에 천이한다.The delay / inversion signal generator 111 may delay the chip select signal CSB and output the delay signal CSBT to the first and second inverters IN21 and IN22 and the chip select signal CSB. ) Is composed of a first transfer gate T11 and a third inverter IN23 operating as an inverting element for inverting and outputting the inverted signal CABB. In this case, the signal processing time of the first and second inverters IN21 and IN22 and the signal processing time of the first transfer gate T11 and the third inverter IN23 are the same. Therefore, the delay signal CSBT and the inverted signal CSBB only transition in phase at the same time as being opposite in phase.

제1 단위 동기화신호 생성부(112)는 내부클록(CLK)의 인에이블 구간 내에서 지연신호(CSBT)와 반전신호(CSBB)의 레벨에 응답하여 제1 풀업신호(PU11) 및 제1 풀다운신호(PD11)를 생성하는 제1 크로스 커플드 래치회로(1120)와 제1 풀업신호(PU11) 및 제1 풀다운신호(PD11)에 응답하여 제1 노드(nd11)를 구동하기 위한 제1 구동부(1121) 및 제1 노드(nd11)의 출력을 래치하여 제1 동기화신호(SYNCT1)로 출력하는 제1 래치부(1122)로 구성된다. 제1 구동부(1121)는 제1 풀업신호(PU11)에 응답하여 제1 노드(nd11)를 풀업구동하기 위한 풀업소자로 동작하는 제1 PMOS 트랜지스터(P11)와 제1 풀다운신호(PD11)에 응답하여 제1 노드(nd11)를 풀다운구동하기 위한 풀다운소자로 동작하는 제1 NMOS 트랜지스터(N11)로 구성된다.The first unit synchronization signal generator 112 may generate the first pull-up signal PU11 and the first pull-down signal in response to the levels of the delay signal CSBT and the inversion signal CSBB within the enable period of the internal clock CLK. First driver 1121 for driving the first node nd11 in response to the first cross coupled latch circuit 1120 and the first pull-up signal PU11 and the first pull-down signal PD11 that generate the PD11. ) And a first latch portion 1122 for latching an output of the first node nd11 and outputting the first synchronization signal SYNCT1. The first driver 1121 responds to the first PMOS transistor P11 and the first pull-down signal PD11 that operate as pull-up devices for pulling up the first node nd11 in response to the first pull-up signal PU11. The first NMOS transistor N11 acts as a pull-down device for driving down the first node nd11.

제2 단위 동기화신호 생성부(113)는 내부클록(CLK)의 인에이블 구간 내에서 지연신호(CSBT)와 반전신호(CSBB)의 레벨에 응답하여 제2 풀업신호(PU21) 및 제2 풀다운신호(PD22)를 생성하는 제2 크로스 커플드 래치회로(1130)와 제2 풀업신호(PU21) 및 제2 풀다운신호(PD22)에 응답하여 제2 노드(nd12)를 구동하기 위한 제2 구동부(1131) 및 제2 노드(nd12)의 출력을 래치하여 제1 반전동기화신호(SYNCB1)로 출력하는 제2 래치부(1132)로 구성된다. 제1 구동부(1131)는 제2 풀업신호(PU21)에 응답하여 제2 노드(nd12)를 풀업구동하기 위한 풀업소자로 동작하는 제2 PMOS 트랜지스터(P12)와 제2 풀다운신호(PD22)에 응답하여 제2 노드(nd12)를 풀다운구동하기 위한 풀다운소자로 동작하는 제2 NMOS 트랜지스터(N12)로 구성된다.The second unit synchronization signal generator 113 may respond to the second pull-up signal PU21 and the second pull-down signal in response to the level of the delay signal CSBT and the inversion signal CSBB within the enable period of the internal clock CLK. A second driver 1131 for driving the second node nd12 in response to the second cross coupled latch circuit 1130 and the second pull-up signal PU21 and the second pull-down signal PD22 generating the PD22. ) And a second latch unit 1132 for latching the output of the second node nd12 and outputting the first inverted synchronization signal SYNCB1. The first driver 1131 responds to the second PMOS transistor P12 and the second pull-down signal PD22 that operate as pull-up devices for pulling up the second node nd12 in response to the second pull-up signal PU21. 2nd NMOS transistor N12 which acts as a pull-down element for pulling down the 2nd node nd12.

나머지 제2 내지 제4 동기화신호 생성부(120~140)도 칩선택신호(CSB)가 아닌 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 각각 입력받는다는 것을 제외하고는, 제1 동기화신호 생성부(110)와 동일한 회로들로 구성된다.The first synchronization signal except that the remaining second to fourth synchronization signal generators 120 to 140 respectively receive the first to third column address signals CA1 to CA3 instead of the chip select signal CSB. It is composed of the same circuit as the generator 110.

이와 같은 구성의 동기화신호 생성부(100)는 외부커맨드인 칩선택신호(CSB)와 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 내부클록(CLK)에 동기시켜 제1 내지 제4 동기화신호(SYNCT1~SYNCT4)와 제1 내지 제4 반전동기화신호(SYNCB1~SYNCB4)를 생성한다.The synchronization signal generator 100 having such a configuration synchronizes the chip selection signal CSB, which is an external command, and the first to third column address signals CA1 to CA3 with the internal clock CLK to synchronize the first to fourth synchronization. The signals SYNCT1 to SYNCT4 and the first to fourth inverted synchronization signals SYNCB1 to SYNCTB4 are generated.

디코딩부(200)는 모드레지스터 라이트커맨드 생성부(210)와 오토리프레쉬 커맨드 생성부(220) 및 모드레지스터 리드커맨드 생성부(230)로 구성된다.The decoding unit 200 includes a mode register write command generating unit 210, an auto refresh command generating unit 220, and a mode register read command generating unit 230.

모드레지스터 라이트커맨드 생성부(210)는 제1 및 제2 반전동기화신호(SYNCB1, SYNCB2)를 부정논리곱하는 제1 낸드게이트(ND11)와 제3 및 제4 반전동기화신호(SYNCB3, SYNCB4)를 부정논리곱하는 제2 낸드게이트(ND12)와 제1 및 제2 낸드게이트(ND11, ND12)의 출력을 부정논리합하여 모드레지스터 라이트커맨드(MRWP)로 출력하는 제1 노어게이트(NR11)로 구성된다.The mode register write command generator 210 negates the first NAND gate ND11 and the third and fourth inverted synchronization signals SYNCB3 and SYNCB4, which are negatively multiplied by the first and second inverted synchronization signals SYNCB1 and SYNCB2. The first NOR gate NR11 outputs the second NAND gate ND12 to be ANDed and the outputs of the first and second NAND gates ND11 and ND12 to the mode register write command MRWP.

오토리프레쉬 커맨드 생성부(220)는 제1 및 제2 반전동기화신호(SYNCB1, SYNCB2)를 부정논리곱하는 제3 낸드게이트(ND13)와 제3 및 제4 동기화신호(SYNCT3, SYNCT4)를 부정논리곱하는 제4 낸드게이트(ND14)와 제3 및 제4 낸드게이트(ND13, ND14)의 출력을 부정논리합하여 오토리프레쉬 커맨드(AREFP)로 출력하는 제2 노어게이트(NR12)로 구성된다.The auto refresh command generation unit 220 negatively multiplies the third and fourth synchronization signals SYNCT3 and SYNCT4 with the third NAND gate ND13 that negatively multiplies the first and second inverted synchronization signals SYNCB1 and SYNCB2. The second NOR gate NR12 outputs the fourth NAND gate ND14 and the outputs of the third and fourth NAND gates ND13 and ND14 as an auto refresh command AREFP.

이와 같은 구성의 디코딩부(200)는 제1 내지 제4 동기화신호(SYNCT1~SYNCT4)와 제1 내지 제4 반전동기화신호(SYNCB1~SYNCB3)를 디코딩하여 모드레지스터 라이트커맨드(MRWP)와 오토리프레쉬 커맨드(AREFP) 및 모드레지스터 리드커맨드(MRRP)를 생성한다.The decoding unit 200 having such a configuration decodes the first to fourth synchronization signals SYNCT1 to SYNCT4 and the first to fourth inverted synchronization signals SYNCB1 to SYNNCB3 to decode the mode register write command MRWP and the auto refresh command. (AREFP) and Mode Register Lead Command (MRRP).

이상과 같은 내부커맨드 생성회로의 동작을 설명하면 다음과 같다.The operation of the internal command generation circuit as described above is as follows.

칩선택신호(CSB)와 제1 내지 제3 컬럼어드레스신호(CA1~CA3)가 정해진 시점에 인에이블되어 동기화신호 생성부(100)에 입력되면, 동기화신호 생성부(100)는 내부클록(CLK)에 동기시켜 제1 내지 제4 동기화신호(SYNCT1~SYNCT4)와 제1 내지 제4 반전동기화신호(SYNCB1~SYNCB4)를 출력한다.When the chip select signal CSB and the first to third column address signals CA1 to CA3 are enabled at a predetermined time point and input to the synchronization signal generator 100, the synchronization signal generator 100 is an internal clock CLK. ), The first through fourth synchronization signals SYNCT1 through SYNCT4 and the first through fourth inverted synchronization signals SYNCB1 through SYNCB4 are output.

제1 내지 제4 동기화신호(SYNCT1~SYNCT4)와 제1 내지 제4 반전동기화신호(SYNCB1~SYNCB4)가 생성되면, 디코딩부(200)는 제1 내지 제4 동기화신호(SYNCT1~SYNCT4)와 제1 내지 제4 반전동기화신호(SYNCB1~SYNCB4)를 디코딩하여 내부커맨드인 모드레지스터 라이트커맨드(MRWP)와 오토리프레쉬 커맨드(AREFP) 및 모드레지스터 리드커맨드(MRRP)를 생성한다.When the first to fourth synchronization signals SYNCT1 to SYNCT4 and the first to fourth inverted synchronization signals SYNCB1 to SYNNCB4 are generated, the decoding unit 200 and the first to fourth synchronization signals SYNCT1 to SYNCT4 are generated. The first to fourth inverted synchronization signals SYNCB1 to SYNCB4 are decoded to generate an internal command mode register write command MRWP, an auto refresh command AREFP, and a mode register read command MRRP.

정리해 보면, 본 발명의 다른 실시예에 따른 내부커맨드 생성회로는 외부커맨드인 칩선택신호(CSB)와 제1 내지 제3 컬럼어드레스신호(CA1~CA3)를 내부클록(CLK)에 동기시켜 내부커맨드인 모드레지스터 라이트커맨드(MRWP)와 오토리프레쉬 커맨드(AREFP) 및 모드레지스터 리드커맨드(MRRP)를 생성한다. 따라서, 상술한 내부커맨드 생성회로를 구비하는 반도체 장치는 외부커맨드에 대응하여 바람직한 내부동작을 수행할 수 있다.
In summary, the internal command generation circuit according to another embodiment of the present invention synchronizes the chip selection signal CSB, which is an external command, and the first to third column address signals CA1 to CA3 with the internal clock CLK. The in-mode register write command MRWP, the auto refresh command AREFP, and the mode register read command MRRP are generated. Therefore, the semiconductor device including the internal command generation circuit described above can perform a preferable internal operation corresponding to the external command.

100 : 동기화신호 생성부 200 : 디코딩부
110~140 : 제1 내지 제4 동기화신호 생성부
210 : 모드레지스터 라이트커맨드 생성부
220 : 오토리프레쉬 커맨드 생성부
230 : 모드레지스터 리드커맨드 생성부100: synchronization signal generation unit 200: decoding unit
110 to 140: first to fourth synchronization signal generator
210: the mode register light command generation unit
220: auto refresh command generation unit
230: mode register lead command generation unit

Claims (6)

삭제delete 외부커맨드를 내부클록에 동기하여 동기화신호로 출력하는 제1 동기화신호 생성부;
상기 외부커맨드를 상기 내부클록에 동기하여 반전동기화신호로 출력하는 제2 동기화신호 생성부; 및
상기 동기화신호 및 상기 반전동기화신호를 디코딩하여 내부커맨드로 출력하는 디코딩부를 포함하되,
상기 동기화신호와 상기 반전동기화신호는 위상이 반대이고, 천이시점이 동일한 내부커맨드 생성회로.
A first synchronization signal generator for outputting an external command as a synchronization signal in synchronization with an internal clock;
A second synchronization signal generator for outputting the external command as an inverse synchronization signal in synchronization with the internal clock; And
A decoding unit for decoding the synchronization signal and the inverse synchronization signal output to the internal command,
An internal command generation circuit having a phase opposite to that of the synchronization signal and the inversion synchronization signal;
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 2 항에 있어서, 상기 제1 동기화신호 생성부는
상기 내부클록의 인에이블 구간에서 상기 외부커맨드의 레벨에 응답하여 제1 풀업신호 및 제1 풀다운신호를 출력하는 제1 크로스 커플드 래치회로; 및
상기 제1 풀업신호 및 상기 제1 풀다운신호에 응답하여 제1 노드를 구동하여 상기 동기화신호를 출력하는 제1 구동부를 포함하는 내부커맨드 생성회로.
The method of claim 2, wherein the first synchronization signal generation unit
A first cross coupled latch circuit outputting a first pull-up signal and a first pull-down signal in response to the level of the external command in an enable period of the internal clock; And
And a first driver configured to drive a first node and output the synchronization signal in response to the first pull-up signal and the first pull-down signal.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3 항에 있어서, 상기 제1 동기화신호 생성부는 상기 제1 노드의 신호를 래치하는 제1 래치부를 더 포함하는 내부커맨드 생성회로.
The internal command generation circuit of claim 3, wherein the first synchronization signal generation unit further comprises a first latch unit to latch a signal of the first node.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 2 항에 있어서, 상기 제2 동기화신호 생성부는
상기 내부클록의 인에이블 구간에서 상기 외부커맨드의 레벨에 응답하여 제2 풀업신호 및 제2 풀다운신호를 출력하는 제2 크로스 커플드 래치회로; 및
상기 제2 풀업신호 및 상기 제2 풀다운신호에 응답하여 제2 노드를 구동하여 상기 반전동기화신호를 출력하는 제2 구동부를 포함하는 내부커맨드 생성회로.
The method of claim 2, wherein the second synchronization signal generator
A second cross coupled latch circuit outputting a second pull-up signal and a second pull-down signal in response to the level of the external command in an enable period of the internal clock; And
And a second driver configured to drive a second node and output the inverted synchronization signal in response to the second pull-up signal and the second pull-down signal.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 5 항에 있어서, 상기 제2 동기화신호 생성부는 상기 제2 노드의 신호를 래치하는 제2 래치부를 더 포함하는 내부커맨드 생성회로.
The internal command generation circuit of claim 5, wherein the second synchronization signal generation unit further comprises a second latch unit configured to latch a signal of the second node.
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