KR20060069026A - Command input device of semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 커맨드 입력장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치의 커맨드 입력장치는 복수개의 플립플롭들과 커맨드 디코더를 포함한다. 상기 복수개의 플립플롭들은 복수개의 외부 커맨드 신호들을 각각 입력받는다. 상기 복수개의 플립플롭들 각각은 내부 클럭의 제 1 천이에 동기되어 제 1 신호를 발생하고 상기 제 1 천이보다 늦은 제 2 천이에 동기되어 제 2 신호를 발생한다. 상기 커맨드 디코더는 상기 복수개의 플립플롭들에서 발생된 제 1 및 제 2 신호에 응답하여 내부 커맨드 신호를 출력한다. 여기에서 상기 제 1 신호들의 조합은 무효한 내부 커맨드 신호가 발생되는 것을 방지하는 것을 특징으로 한다. 본 발명에 의하면, 무효한 내부 커맨드 신호의 발생을 방지하기 위해 내부 클럭을 지연시키기 않아도 되기 때문에 반도체 메모리 장치의 동작 속도를 빠르게 할 수 있다.The present invention relates to a command input device of a semiconductor memory device. The command input device of the semiconductor memory device according to the present invention includes a plurality of flip-flops and a command decoder. The plurality of flip-flops receive a plurality of external command signals, respectively. Each of the plurality of flip-flops generates a first signal in synchronization with a first transition of an internal clock and generates a second signal in synchronization with a second transition later than the first transition. The command decoder outputs an internal command signal in response to the first and second signals generated in the plurality of flip-flops. Herein, the combination of the first signals may prevent an invalid internal command signal from being generated. According to the present invention, since the internal clock does not have to be delayed to prevent the generation of an invalid internal command signal, the operation speed of the semiconductor memory device can be increased.
Description
도 1은 종래 기술에 따른 커맨드 입력장치를 보여주는 블록도이다.1 is a block diagram showing a command input device according to the prior art.
도 2는 도 1에 도시된 커맨드 입력장치의 동작을 설명하는 타이밍도이다.FIG. 2 is a timing diagram illustrating the operation of the command input device shown in FIG. 1.
도 3은 도 1에 도시된 커맨드 입력장치에서 내부 클럭을 지연시키는 동작을 보여주는 타이밍도이다.FIG. 3 is a timing diagram illustrating an operation of delaying an internal clock in the command input device shown in FIG. 1.
도 4는 본 발명의 바람직한 실시예에 따른 커맨드 입력장치를 보여주는 블록도이다.4 is a block diagram showing a command input device according to a preferred embodiment of the present invention.
도 5는 도 4에 도시된 플립플롭의 내부 구성을 보여주는 회로도이다. FIG. 5 is a circuit diagram illustrating an internal configuration of the flip flop illustrated in FIG. 4.
도 6은 도 4에 도시된 커맨드 입력장치의 동작을 설명하는 타이밍도이다.FIG. 6 is a timing diagram illustrating an operation of the command input device shown in FIG. 4.
도 7은 정상적인 유효한 내부 커맨드 신호를 발생하는 동작을 보여주는 타이밍도이다.7 is a timing diagram illustrating an operation of generating a normal valid internal command signal.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1, 4 : 커맨드 입력장치 100, 400 : 커맨드 디코더1, 4:
110, 410 : 클럭 버퍼 120, 130, 420, 430 : 커맨드 버퍼 110, 410:
140, 440 : 지연회로 150, 160, 450, 460 : 플립플롭140, 440:
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 커맨드 입력장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a command input device of a semiconductor memory device.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 커맨드 입력장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등을 포함한다.A semiconductor memory device is a memory device that stores data and can be read out when needed. Command input devices can be largely divided into random access memory (RAM) and read only memory (ROM). RAM is volatile memory that loses its stored data when power is lost. ROM is a nonvolatile memory in which stored data is not destroyed even when a power supply is cut off. RAM includes Dynamic RAM (DRAM), Static RAM (SRAM), and the like. The ROM includes a programmable ROM (PROM), an erasable PROM (EPROM), an electrically EPROM (EPROM), a flash memory, and the like.
DRAM과 같은 반도체 메모리 장치에서는 여러 외부 커맨드 신호를 입력받고 해당되는 내부 커맨드 신호를 발생시키는 커맨드 디코더가 요구된다. 특히, SDRAM(Synchronous DRAM)에서는 모든 외부 커맨드 신호들이 외부 클럭에 동기되어 입력된다. 외부 커맨드 신호가 입력되는 시점부터 내부 커맨드 신호가 입력되는 시점까지 지연시간이 적으면 그만큼 SDRAM의 동작이 빨라지게 된다. 즉, 지연시간은 DRAM AC 파라미터(예를 들면, tAA; 독출 커맨드 신호로부터 최초 유효 데이터 출력까지 걸리는 액세스 시간)에 영향을 미치게 되므로, 지연시간을 줄이는 것이 고속 동작 DRAM에 반드시 필요하다. 종래의 커맨드 입력장치는 커맨드 디코더를 스태틱 컴비네이션 로직(static combination logic)으로 구성하기 때문에 외부 커맨드 신호로부터 내부 커맨드 신호까지의 지연시간이 커지는 문제점이 있다.In a semiconductor memory device such as a DRAM, a command decoder that receives various external command signals and generates corresponding internal command signals is required. In particular, in SDRAM (Synchronous DRAM), all external command signals are input in synchronization with an external clock. If the delay time is short from the time when the external command signal is input to the time when the internal command signal is input, the operation of the SDRAM will be faster. That is, since the delay time affects the DRAM AC parameters (e.g., tAA; access time from the read command signal to the first valid data output), it is necessary to reduce the delay time for the high speed operation DRAM. The conventional command input device has a problem in that a delay time from an external command signal to an internal command signal is increased because the command decoder is configured with static combination logic.
일반적으로 디램은 칩 선택신호(Chip Select; CS), 쓰기 인에이블 신호(Write Enable; WE), 라스신호(Row Address Strobe; RAS), 그리고 카스신호(Column Address Strobe; CAS) 4가지의 외부 커맨드 신호를 가지고 있다. 상기 외부 커맨드 신호들의 조합에 의해 여러 가지 내부 커맨드 신호가 만들어진다. 예를 들면 액티브 커맨드 신호는 CS는 하이(이하, H), WE는 로우(이하, L), RAS는 H, 그리고 CAS는 L인 경우이다. 읽기 커맨드 신호는 CS는 H, WE는 L, RAS는 L, 그리고 CAS는 H인 경우이다.Generally, the DRAM includes four external commands: a chip select signal (CS), a write enable signal (WE), a low address strobe (RAS), and a column address strobe (CAS). Has a signal. Various internal command signals are generated by the combination of the external command signals. For example, the active command signal is a case where CS is high (hereinafter, H), WE is low (hereafter, L), RAS is H, and CAS is L. The read command signal is H for CS, L for WE, L for RAS, and H for CAS.
도 1은 종래 기술에 따른 커맨드 입력장치를 보여주는 블록도이다. 도 1을 참조하면, 상기 커맨드 입력장치(1)는 외부 클럭(ECLK)을 입력받아 버퍼링(buffering)하고 내부 클럭(ICLK)을 발생하는 클럭 버퍼(110)를 포함한다. 상기 클럭 버퍼(110)에서 발생된 내부 클럭(ICLK)은 지연회로(140)를 거치면서 소정의 시간 동안 지연된다. 제 1 커맨드 버퍼(120)는 제 1 외부 커맨드 신호(ECMD1)를 입력받아 버퍼링하고 버퍼링된 신호를 제 1 플립플롭(150)에 제공한다. 제 2 커맨드 버퍼(130)는 제 2 외부 커맨드 신호(ECMD2)를 입력받아 버퍼링하고 버퍼링된 신호를 제 2 플립플롭(160)에 제공한다. 상기 제 1 및 제 2 플립플롭(150, 160)은 상기 클럭 버퍼(110)에서 발생된 내부 클럭(ICLK)에 동기되어 상기 제 1 및 제 2 커맨드 버퍼(120, 130)에서 제공된 신호를 입력받는다. 커맨드 디코더(100)는 상기 지연회로(140)에서 제공된 내부 클럭(ICLK)과 상기 제 1 및 제 2 플립플롭(150, 160)에서 제공된 신호(A, B)에 응답하여 내부 커맨드 신호(ICMD)를 발생한다.1 is a block diagram showing a command input device according to the prior art. Referring to FIG. 1, the
상기 커맨드 디코더(100)는 PMOS 트랜지스터(MP1), NMOS 트랜지스터들(MN1, MN2, MN3), NOR 게이트(101), 그리고 인버터(102)를 포함한다. 상기 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터들(MN1, MN2, MN3)은 직렬로 연결된다. 내부 클럭(ICLK)은 상기 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1)의 게이트에 동시에 입력된다. 상기 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1)의 드레인은 상기 인버터(102)에 연결되어 있다. 상기 인버터(102)는 내부 커맨드 신호(ICMD)를 출력한다. 제 2 NMOS 트랜지스터(MN2)의 게이트는 상기 제 1 플립플롭(150)에서 제공된 A 신호를 입력받는다. 상기 NOR 게이트(101)는 상기 제 2 플립플롭(160)에서 제공된 B 신호를 입력받는 제 1 입력단과 접지전압에 연결되는 제 2 입력단을 갖는다. 제 3 NMOS 트랜지스터(MN3)의 게이트는 상기 NOR 게이트(101)에서 제공된 C 신호를 입력받는다. The
도 2는 도 1에 도시된 커맨드 입력장치의 동작을 설명하는 타이밍도이다. 도 2를 참조하면, 외부 클럭(ECLK) 및 외부 커맨드 신호들(ECMD1, ECMD2)이 입력된다. 예로서, 상기 외부 커맨드 신호들(ECMD1, ECMD2)의 조합은 쓰기 동작(WRITE operation)을 의미한다고 가정한다. 그리고 외부 클럭(ECLK)은 지연회로(140)에서 지연되지 않는다고 가정한다.FIG. 2 is a timing diagram illustrating the operation of the command input device shown in FIG. 1. Referring to FIG. 2, an external clock ECLK and external command signals ECMD1 and ECMD2 are input. For example, it is assumed that the combination of the external command signals ECMD1 and ECMD2 means a write operation. In addition, it is assumed that the external clock ECLK is not delayed in the
제 1 및 제 2 플립플롭(150, 160)은 각각 제 1 및 제 2 외부 커맨드 신호(ECMD1, ECMD2)를 입력받고 외부 클럭(ECLK)에 동기되어 각각 A 신호 및 B 신호를 발생한다. B 신호는 NOR 게이트(101)에 의해 t1 만큼 지연되고 반전되어 C 신호로 된다. The first and second flip-
도 2를 참조하면, 내부 클럭(ICLK)이 L에서 H로 천이할 때 A 신호 및 C 신호가 모두 H 상태에 있으므로 NMOS 트랜지스터들(MN1, MN2, MN3)은 모두 턴 온 된다. 따라서 도 2와 같이 오동작을 유발하는 내부 커맨드 신호, 즉 무효한 내부 커맨드 신호(Invalid ICMD)가 발생된다.Referring to FIG. 2, when the internal clock ICLK transitions from L to H, since both the A signal and the C signal are in the H state, the NMOS transistors MN1, MN2, and MN3 are all turned on. Therefore, as shown in FIG. 2, an internal command signal that causes a malfunction, that is, an invalid internal command signal Invalid ICMD is generated.
도 3은 도 2에서 발생된 무효한 내부 커맨드 신호를 없애기 위해 내부 클럭을 지연시킨 것을 보여주는 타이밍도이다. 지연회로(140)는 내부 클럭(ICLK)을 소정의 시간 동안 지연시킨다. 지연된 내부 클럭은 NMOS 트랜지스터들(MN2, MN3)에 가장 늦게 입력되는 C 신호의 입력 시점보다 소정의 시간(t2) 만큼 지연된 뒤에 입력된다. 따라서 A 신호 및 C 신호가 H 상태일 때 내부 클럭(ICLK)은 L 상태에 있기 때문에, 도 3에서 보는 바와 같이 무효한 내부 커맨드 신호가 발생되지 않는다. FIG. 3 is a timing diagram illustrating a delay of an internal clock to eliminate an invalid internal command signal generated in FIG. 2. The
그러나 내부 클럭(ICLK)의 입력이 지연되기 때문에 내부 커맨드 신호의 생성이 늦어져서, tAA 등 반도체 메모리 장치의 전반적인 동작 속도가 늦어지는 문제점이 있다.However, since the input of the internal clock ICLK is delayed, the generation of the internal command signal is delayed, and thus, the overall operation speed of the semiconductor memory device such as tAA is slowed.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 무효한 내부 커맨드 신호를 발생시키지 않으면서, 반도체 메모리 장치의 동작 속도를 빠르게 할 수 있는 커맨드 입력장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a command input device capable of speeding up the operation speed of a semiconductor memory device without generating an invalid internal command signal.
본 발명에 따른 반도체 메모리 장치의 커맨드 입력장치는 복수개의 플립플롭 들과 커맨드 디코더를 포함한다. 상기 복수개의 플립플롭들은 복수개의 외부 커맨드 신호들을 각각 입력받는다. 상기 복수개의 플립플롭들 각각은 내부 클럭의 제 1 천이에 동기되어 제 1 신호를 발생하고 상기 제 1 천이보다 늦은 제 2 천이에 동기되어 제 2 신호를 발생한다. 상기 커맨드 디코더는 상기 복수개의 플립플롭들에서 발생된 제 1 및 제 2 신호에 응답하여 내부 커맨드 신호를 출력한다. 여기에서 상기 제 1 신호들의 조합은 무효한 내부 커맨드 신호가 발생되는 것을 방지하는 것을 특징으로 한다.The command input device of the semiconductor memory device according to the present invention includes a plurality of flip-flops and a command decoder. The plurality of flip-flops receive a plurality of external command signals, respectively. Each of the plurality of flip-flops generates a first signal in synchronization with a first transition of an internal clock and generates a second signal in synchronization with a second transition later than the first transition. The command decoder outputs an internal command signal in response to the first and second signals generated in the plurality of flip-flops. Herein, the combination of the first signals may prevent an invalid internal command signal from being generated.
실시예로서, 상기 복수개의 플립플롭들 각각은, 상기 제 1 천이에 동기되어 제 1 신호를 래치하는 제 1 래치; 및 상기 제 1 래치에 직렬로 연결되며, 상기 제 2 천이에 동기되어 제 2 신호를 래치하는 제 2 래치를 포함한다.In example embodiments, each of the plurality of flip-flops may include: a first latch configured to latch a first signal in synchronization with the first transition; And a second latch connected in series with the first latch and latching a second signal in synchronization with the second transition.
실시예로서, 상기 커맨드 디코더는, 내부 클럭에 응답하여 내부 커맨드 신호를 출력하는 구동회로; 상기 제 2 신호에 응답하여 온 또는 오프되는 스위치 회로; 및 상기 제 1 신호에 응답하여 무효한 내부 커맨드 신호의 발생을 방지하는 결정회로를 포함한다. 여기에서, 상기 구동회로는 상기 내부 클럭에 응답하여 전하를 공급하는 PMOS 트랜지스터; 상기 PMOS 트랜지스터와 직렬로 연결되며 상기 내부 클럭에 응답하여 디스차지하는 NMOS 트랜지스터; 및 상기 PMOS 및 NMOS 트랜지스터의 연결점과 출력단 사이에 연결된 인버터를 포함한다. 그리고 상기 결정회로는 상기 제 1 신호를 입력받는 NAND 게이트; 및 상기 NAND 게이트의 출력에 응답하여 온 또는 오프되는 스위치 회로를 포함한다.In an embodiment, the command decoder may include: a driving circuit configured to output an internal command signal in response to an internal clock; A switch circuit turned on or off in response to the second signal; And a determination circuit for preventing generation of an invalid internal command signal in response to the first signal. Here, the driving circuit includes a PMOS transistor for supplying charge in response to the internal clock; An NMOS transistor connected in series with the PMOS transistor and discharged in response to the internal clock; And an inverter connected between the connection point and the output terminal of the PMOS and NMOS transistors. The decision circuit may include a NAND gate configured to receive the first signal; And a switch circuit turned on or off in response to the output of the NAND gate.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 4는 본 발명의 바람직한 실시예에 따른 커맨드 입력장치를 보여주는 블록도이다. 도 4를 참조하면, 상기 커맨드 입력장치(4)는 외부 클럭(ECLK)을 입력받는 클럭 버퍼(410), 제 1 외부 커맨드 신호를 입력받는 제 1 커맨드 버퍼(420), 그리고 제 2 외부 커맨드 신호를 입력받는 제 2 커맨드 버퍼(430)를 포함한다. 4 is a block diagram showing a command input device according to a preferred embodiment of the present invention. Referring to FIG. 4, the
상기 클럭 버퍼(410)는 외부 클럭(ECLK)을 버퍼링(buffering)하고 내부 클럭(ICLK)을 발생한다. 내부 클럭(ICLK)은 지연회로(440)에서 소정의 시간 동안 지연될 수 있다. 상기 제 1 및 제 2 커맨드 버퍼(420, 430)는 제 1 및 제 2 외부 커맨드 신호(ECMD1, ECMD2)를 버퍼링한다. The
상기 커맨드 입력장치(4)는 버퍼링된 제 1 및 제 2 외부 커맨드 신호를 각각 입력받는 제 1 및 제 2 플립플롭(450, 460)을 더 포함한다. 상기 제 1 플립플롭(450)은 내부 클럭(ICLK)에 동기되어 A 신호 및 A' 신호를 발생하고, 상기 제 2 플립플롭(460)은 내부 클럭(ICLK)에 동기되어 B 신호 및 B' 신호를 발생한다. 상기 A' 및 B' 신호는 상기 제 1 및 제 2 플립플롭(450, 460)의 중간 노드인 래치(Latch)에서 출력되는 신호이며, 상기 A 및 B 신호보다 먼저 출력된다. 상기 A' 및 B' 신호는 내부 클럭(ICLK)을 지연시키기 않고 무효한 내부 커맨드 신호의 발생을 방지하기 위한 신호이다. 한편, 상기 제 1 및 제 2 플립플롭(450, 460)은 동일한 기능을 수행한다. 상기 제 1 플립플롭(450)의 내부 구성 및 동작 원리는 후술되는 도 5에서 상세히 설명된다.
The
다시 도 4를 참조하면, 상기 커맨드 입력장치(4)는 커맨드 디코더(400)를 더 포함한다. 상기 커맨드 디코더(400)는 내부 클럭(ICLK) 및 A, A', B, B' 신호들을 입력받고 내부 커맨드 신호(ICMD)를 발생한다. 상기 커맨드 디코더(400)는 구동회로(401), NOR 게이트(401), 그리고 결정회로(403)를 포함한다. Referring back to FIG. 4, the
상기 구동회로(401)는 PMOS 트랜지스터(P1), 제 1 NMOS 트랜지스터(N1), 그리고 인버터(INV1)를 포함한다. 상기 PMOS 트랜지스터(P1) 및 상기 제 1 NMOS 트랜지스터(N1)는 직렬로 연결된다. 내부 클럭(ICLK)은 상기 PMOS 트랜지스터(P1) 및 상기 제 1 NMOS 트랜지스터(N1)의 게이트에 동시에 입력된다. 상기 PMOS 트랜지스터(P1)의 소오스는 전원전압을 입력받는다. 상기 PMOS 트랜지스터(P1) 및 상기 제 1 NMOS 트랜지스터(N1)의 드레인은 상기 인버터(INV1)에 연결된다. 상기 인버터(INV1)는 내부 커맨드 신호(ICMD)를 출력한다. 상기 구동회로(401)는 내부 클럭(ICLK)에 응답하여 내부 커맨드 신호(ICMD)를 발생한다. The driving
제 2 NMOS 트랜지스터(N2)는 A 신호를 입력받는 게이트와 상기 제 1 NMOS 트랜지스터(N1)의 소오스에 연결된 드레인을 갖는다. The second NMOS transistor N2 has a gate that receives an A signal and a drain connected to a source of the first NMOS transistor N1.
상기 NOR 게이트(402)는 B 신호를 입력받는 제 1 입력단과 접지전압에 연결되는 제 2 입력단을 갖는다. 제 3 NMOS 트랜지스터(N3)의 게이트는 상기 NOR 게이트(402)에서 제공된 C 신호를 입력받는다. 상기 제 3 NMOS 트랜지스터(N3)의 소오스는 접지에 연결된다.The NOR
상기 결정회로(403)는 상기 제 2 및 제 3 NMOS 트랜지스터들(N2, N3) 사이에 연결되며, A' 및 B' 신호에 응답하여 상기 제 2 및 제 3 NMOS 트랜지스터들(N2, N3)이 전기적으로 연결되거나 차단되도록 한다. 상기 결정회로(403)는 무효한 내부 커맨드 신호가 발생되는 것을 미리 방지하기 위한 회로이다. 예를 들면, 상기 결정회로(403)는 도 4에서 보는 바와 같이 간단하게 NAND 게이트(G1)와 제 4 NMOS 트랜지스터(N4)로 구현될 수 있다. 상기 NAND 게이트(G1)는 A' 및 B' 신호가 모두 H 레벨일 때만 L 레벨의 D 신호를 발생한다. 상기 제 4 NMOS 트랜지스터(N4)의 게이트는 상기 NAND 게이트(G1)에서 제공된 D 신호를 입력받는다. 상기 제 4 NMOS 트랜지스터(N4)의 드레인은 상기 제 2 NMOS 트랜지스터(N2)의 소오스에 연결되고, 상기 제 4 NMOS 트랜지스터(N4)의 소오스는 상기 제 3 NMOS 트랜지스터(N3)의 드레인에 연결된다.The
도 5는 도 4에 도시된 제 1 플립플롭의 내부 구성을 보여주는 회로도이다. 도 5를 참조하면, 상기 제 1 플립플롭(450)은 패스 트랜지스터들(451, 453)과 래치들(452, 454)을 포함한다.FIG. 5 is a circuit diagram illustrating an internal configuration of the first flip-flop illustrated in FIG. 4. Referring to FIG. 5, the first flip-
제 1 패스 트랜지스터(451)는 클럭신호(CLK)에 응답하여 입력신호(IN)를 제 1 래치(452)에 전달한다. 상기 제 1 래치(452)의 출력단(L)은 A' 신호를 출력한다. 한편, 제 2 패스 트랜지스터(453)는 클럭신호(CLK)에 응답하여 상기 제 1 래치(452)의 출력을 제 2 래치(454)에 전달한다. 상기 제 2 래치(454)의 출력단(OUT)은 A 신호를 출력한다. The
상기 제 1 플립플롭(450)은 A 신호가 출력되기 전에 A' 신호를 먼저 발생한다. 이와 마찬가지로 제 2 플립플롭(460)은 B 신호가 출력되기 전에 B' 신호를 먼저 발생한다.
The first flip-
도 6은 도 4에 도시된 커맨드 입력장치의 동작을 설명하는 타이밍도이다. 도 6을 참조하면, 외부 클럭(ECLK) 및 외부 커맨드 신호들(ECMD1, ECMD2)이 입력된다. 예로서, 상기 외부 커맨드 신호들(ECMD1, ECMD2)의 조합은 쓰기 동작(WRITE operation)을 의미한다고 가정한다. 그리고 내부 클럭(ICLK)은 지연회로(440)에 의해 지연되지 않는다고 가정한다.FIG. 6 is a timing diagram illustrating an operation of the command input device shown in FIG. 4. Referring to FIG. 6, an external clock ECLK and external command signals ECMD1 and ECMD2 are input. For example, it is assumed that the combination of the external command signals ECMD1 and ECMD2 means a write operation. It is assumed that the internal clock ICLK is not delayed by the
제 1 및 제 2 플립플롭(450, 460)은 각각 제 1 및 제 2 외부 커맨드 신호(ECMD1, ECMD2)를 입력받고 외부 클럭(ECLK)에 동기되어 각각 A 신호 및 B 신호를 발생한다. B 신호는 NOR 게이트(402)에 의해 t3 만큼 지연되고 반전되어 C 신호로 된다. The first and second flip-
도 6을 참조하면, 상기 A 및 B 신호가 발생되기 전에 A' 및 B' 신호가 발생된 것을 볼 수 있다. 이는 상기 A' 및 B' 신호가 플립플롭의 제 1 래치(452)에서 출력되기 때문이다. 상기 A' 및 B' 신호가 모두 H 레벨 상태인 구간에서 D 신호는 L 레벨 상태에 있게 된다. 상기 D 신호가 L 레벨 상태인 구간에서 제 4 NMOS 트랜지스터(N4)는 턴 오프 된다. 따라서 내부 클럭(ICLK)을 지연시킬 필요가 없게 된다. 즉, 내부 클럭(ICLK)의 지연없이도 도 2에서 보는 바와 같은 무효한 내부 커맨드 신호가 발생되지 않는다. Referring to FIG. 6, it can be seen that A 'and B' signals are generated before the A and B signals are generated. This is because the A 'and B' signals are output from the
도 7은 정상적인 유효한 내부 커맨드 신호를 발생하는 동작을 보여주는 타이밍도이다. 상기 외부 커맨드 신호들(ECMD1, ECMD2)의 조합은 읽기 동작(READ operation)을 의미한다고 가정한다. 그리고 내부 클럭(ICLK)은 지연회로(440)에 의해 지연되지 않는다고 가정한다.
7 is a timing diagram illustrating an operation of generating a normal valid internal command signal. It is assumed that the combination of the external command signals ECMD1 and ECMD2 means a read operation. It is assumed that the internal clock ICLK is not delayed by the
도 7을 참조하면, 상기 A 및 B 신호가 출력되기 전에 발생된 A' 및 B' 신호를 볼 수 있다. 상기 A' 가 H 레벨 상태인 구간에서 B' 신호는 L 레벨 상태에 있다. 이때 D 신호는 H 레벨 상태에 있게 된다. 즉, 상기 외부 커맨드 신호들(ECMD1, ECMD2)의 조합이 도 7과 같은 경우에 상기 D 신호는 항상 H 레벨 상태에 있게 되어 제 4 NMOS 트랜지스터(N4)는 항상 턴 온 된다. 따라서 커맨드 디코더(400)는 가장 늦게 입력되는 C 신호에 응답하여 읽기 동작을 위한 내부 커맨드 신호를 출력하게 된다.Referring to FIG. 7, the A 'and B' signals generated before the A and B signals are output can be seen. In the period where A 'is at the H level, the B' signal is at the L level. At this time, the D signal is in the H level state. That is, when the combination of the external command signals ECMD1 and ECMD2 is shown in FIG. 7, the D signal is always in the H level state, and thus the fourth NMOS transistor N4 is always turned on. Therefore, the
본 발명에 따른 반도체 메모리 장치의 커맨드 입력장치에 의하면, 내부 클럭을 지연시키지 않고도 무효한 내부 커맨드 신호가 발생되는 것을 방지할 수 있다. 따라서 tAA 등의 특성을 개선하여 반도체 메모리 장치의 동작 속도를 빠르게 할 수 있다.According to the command input device of the semiconductor memory device according to the present invention, it is possible to prevent the generation of an invalid internal command signal without delaying the internal clock. Therefore, the operation speed of the semiconductor memory device can be increased by improving characteristics such as tAA.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 커맨드 입력장치는 무효한 내부 커맨드 신호의 발생을 방지하기 위해 내부 클럭을 지연시키기 않아도 되기 때문에 반도체 메모리 장치의 동작 속도를 빠르게 할 수 있다.As described above, since the command input device of the semiconductor memory device according to the present invention does not have to delay the internal clock to prevent generation of an invalid internal command signal, the operation speed of the semiconductor memory device can be increased.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040108016A KR20060069026A (en) | 2004-12-17 | 2004-12-17 | Command input device of semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020040108016A KR20060069026A (en) | 2004-12-17 | 2004-12-17 | Command input device of semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
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KR20060069026A true KR20060069026A (en) | 2006-06-21 |
Family
ID=37163251
Family Applications (1)
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KR1020040108016A KR20060069026A (en) | 2004-12-17 | 2004-12-17 | Command input device of semiconductor memory device |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100976406B1 (en) * | 2008-12-26 | 2010-08-17 | 주식회사 하이닉스반도체 | Flip-flop and semiconductor memory apparatus including the same |
KR101047006B1 (en) * | 2010-02-25 | 2011-07-06 | 주식회사 하이닉스반도체 | Internal command generation circuit |
-
2004
- 2004-12-17 KR KR1020040108016A patent/KR20060069026A/en not_active Application Discontinuation
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