KR101046714B1 - Semiconductor device manufacturing method - Google Patents

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KR101046714B1 KR1020080131150A KR20080131150A KR101046714B1 KR 101046714 B1 KR101046714 B1 KR 101046714B1 KR 1020080131150 A KR1020080131150 A KR 1020080131150A KR 20080131150 A KR20080131150 A KR 20080131150A KR 101046714 B1 KR101046714 B1 KR 101046714B1
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Abstract

본 발명은 비트라인 사이를 관통하는 스토리지노드콘택플러그(storage node contact plug)를 구비하는 반도체 장치 제조방법에 관한 것으로, 본 발명의 반도체 장치 제조방법은, 소정의 구조물이 형성된 기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 기판을 오픈하는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 측벽에 스페이서를 형성하는 단계; 상기 스토리지노드콘택홀에 도전물질을 매립하여 스토리지노드콘택플러그를 형성하는 단계; 상기 제1층간절연막을 리세스하여 비트라인을 위한 리세스패턴을 형성하는 단계; 상기 리세스패턴 일부를 도전물질로 매립하여 비트라인을 형성하는 단계 및 나머지 상기 리세스패턴을 매립하는 제2층간절연막을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 스토리지노드콘택플러그를 먼저 형성한 후에 비트라인을 형성함으로써, 공정간 비트라인하드마스크가 손실되는 것을 방지할 수 있는 효과가 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a storage node contact plug penetrating between bit lines. The method of manufacturing a semiconductor device of the present invention includes a first interlayer on a substrate on which a predetermined structure is formed. Forming an insulating film; Selectively etching the first interlayer dielectric layer to form a storage node contact hole for opening the substrate; Forming a spacer on a sidewall of the storage node contact hole; Filling a conductive material in the storage node contact hole to form a storage node contact plug; Recessing the first interlayer insulating film to form a recess pattern for a bit line; Forming a bit line by filling a portion of the recess pattern with a conductive material and forming a second interlayer dielectric layer filling the remaining recess pattern. According to the present invention, the storage node contact plug By forming the first and then forming the bit line, there is an effect that can prevent the loss of the inter-process bit line hard mask.

비트라인, 스토리지노드콘택홀, 스토리지노드콘택플러그 Bit line, storage node contact hole, storage node contact plug

Description

반도체 장치 제조방법{METHOD FOR MANUFCTURING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR MANUFCTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 비트라인 사이를 관통하는 스토리지노드콘택플러그(storage node contact plug)를 구비하는 반도체 장치 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a storage node contact plug penetrating between bit lines.

DRAM 제조 공정에 있어서, 셀(cell) 영역에 형성되는 스토리지노드콘택플러그는 스토리지노드와 활성영역(또는 랜딩플러그)을 전기적으로 연결해 주는 역할을 수행한다. In the DRAM manufacturing process, the storage node contact plug formed in the cell region electrically connects the storage node and the active region (or landing plug).

스토리지노드콘택플러그를 위한 스토리지노드콘택홀은 일반적으로 홀패턴(Hole pattern)으로 형성하며, 반도체 장치가 고집적화됨에 따라 60nm 이하의 선폭을 갖는 DRAM에서는 라인형태의 콘택마스크를 이용하여 스토리지노드콘택홀을 형성하고 있다. 여기서, 라인형태의 콘택마스크를 이용하여 형성되는 스토리지노드콘택홀의 경우 잔류 비트라인하드마스크 두께 확보 및 스토리지노드콘택홀의 바텀선폭(bottom CD) 확보가 중요하다. The storage node contact holes for the storage node contact plugs are generally formed in a hole pattern, and in a DRAM having a line width of 60 nm or less as a semiconductor device is highly integrated, a storage node contact hole is formed using a line-type contact mask. Forming. Here, in the case of a storage node contact hole formed using a line-type contact mask, it is important to secure the remaining bit line hard mask thickness and to secure a bottom CD of the storage node contact hole.

도 1a 내지 도 1b는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도이다. 1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11) 상에 제1층간절연막(12)을 형성한 후, 제1층간절연막(12) 상에 비트라인(13)과 비트라인하드마스크(14)가 순차적으로 적층된 비트라인패턴(15)을 형성한다. As shown in FIG. 1, after the first interlayer insulating film 12 is formed on the substrate 11 on which the predetermined structure is formed, the bit line 13 and the bit line hard mask are formed on the first interlayer insulating film 12. A bit line pattern 15 in which 14 is sequentially stacked is formed.

이어서, 비트라인패턴(15)의 양측벽에 비트라인스페이서(16)를 형성한 후, 비트라인패턴(15) 상부를 덮는 제2층간절연막(17)을 형성한다.Subsequently, after forming the bit line spacer 16 on both side walls of the bit line pattern 15, a second interlayer insulating film 17 covering the upper part of the bit line pattern 15 is formed.

도 1b에 도시된 바와 같이, 제2층간절연막(17)을 평탄화한 후 자기정렬콘택(Self-Aligned Contact, SAC) 공정을 이용한 식각을 진행하여 기판(11)을 오픈시키는 스토리지노드콘택홀(18)을 형성한다.As shown in FIG. 1B, the storage node contact hole 18 which opens the substrate 11 by etching the self-aligned contact (SAC) process after planarizing the second interlayer insulating layer 17. ).

하지만, 상술한 종래기술은 스토리지노드콘택홀(18) 형성시 비트라인패턴(15)과의 자기정렬콘택을 형성시키면서 바닥의 오픈마진(open margin)을 확보해야하므로 식각타겟이 증가하고 이로인해 비트라인하드마스크(14)의 손실(도면부호 'X' 참조)이 발생되므로 비트라인하드마스크(14)의 두께를 높여줘야하는 부담이 있다.However, the above-described conventional technique requires an open margin of the bottom while forming a self-aligned contact with the bit line pattern 15 when forming the storage node contact hole 18, thereby increasing the etching target, thereby increasing the bit target. Since the loss of the line hard mask 14 (see reference numeral 'X') occurs, there is a burden of increasing the thickness of the bit line hard mask 14.

또한, 비트라인패턴(15)을 사이에 두고 형성되는 이웃하는 스토리지노드콘택홀(18)간의 최소간격(minimum space) 확보가 관건이 되어 디자인룰(design rule)의 감소에 따라 최소간격마진(Minimum space margin)이 점차 줄어들고 있어서, 비트라인스페이서(16)를 두껍게 가져갈 수 없는 어려움을 겪고 있다. In addition, securing a minimum space between neighboring storage node contact holes 18 formed between the bit line patterns 15 is a key factor, and thus a minimum interval margin is reduced according to a decrease in design rules. The space margin is gradually decreasing, and thus, the bit liner 16 is difficult to carry.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리노드홀 형성공정시 비트라인하드마스크가 손실되는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device which can prevent the loss of the bit line hard mask during the story node hole forming process.

또한, 본 발명의 다른 목적은 반도체 장치가 요구하는 스토리지노드콘택홀의 바텀선폭을 확보할 수 있는 반도체 장치 제조방법을 제공하는데 있다. In addition, another object of the present invention is to provide a semiconductor device manufacturing method capable of securing the bottom line width of the storage node contact hole required by the semiconductor device.

또한, 본 발명의 또 다른 목적은 스토리지노드콘택플러그와 비트라인간 충분한 절연을 유지할 수 있는 비트라인스페이서를 구비하는 반도체 장치 제조방법을 제공하는데 있다. Further, another object of the present invention is to provide a method for manufacturing a semiconductor device having a bit line spacer capable of maintaining sufficient insulation between a storage node contact plug and a bit line.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 소정의 구조물이 형성된 기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 기판을 오픈하는 스토리지노드콘택홀을 형성하는 단계; 상기 스토리지노드콘택홀 측벽에 스페이서를 형성하는 단계; 상기 스토리지노드콘택홀에 도전물질을 매립하여 스토리지노드콘택플러그를 형성하는 단계; 상기 제1층간절연막을 리세스하여 비트라인을 위한 리세스패턴을 형성하는 단계; 상기 리세스패턴 일부를 도전물질로 매립하여 비트라인을 형성하는 단계 및 나머지 상기 리세스패턴을 매립하는 제2층간절연막을 형성하는 단계를 포함한다. According to one aspect of the present invention, a method of manufacturing a semiconductor device includes: forming a first interlayer insulating film on a substrate on which a predetermined structure is formed; Selectively etching the first interlayer dielectric layer to form a storage node contact hole for opening the substrate; Forming a spacer on a sidewall of the storage node contact hole; Filling a conductive material in the storage node contact hole to form a storage node contact plug; Recessing the first interlayer insulating film to form a recess pattern for a bit line; Filling a portion of the recess pattern with a conductive material to form a bit line, and forming a second interlayer insulating layer to fill the remaining recess pattern.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 비트라인을 형성하기 이전에 스토리지노드콘택홀을 형성함으로써, 반도체 장치가 요구하는 스토리지노드콘택홀의 바텀선폭을 확보할 수 있는 효과가 있다. 또한, 스토리지노드콘택플러그와 비트라인간 충분한 절연을 유지할 수 있는 스페이서를 형성할 수 있는 효과가 있다. The present invention based on the above-described problem solving means has the effect of securing the bottom line width of the storage node contact hole required by the semiconductor device by forming the storage node contact hole before forming the bit line. In addition, there is an effect of forming a spacer capable of maintaining sufficient insulation between the storage node contact plug and the bit line.

또한, 본 발명은 스토리지노드콘택플러그를 형성한 이후에 비트라인을 형성함으로써, 비트라인하드마스크를 형성할 필요가 없다. 따라서, 공정간 비트라인하드마스크 손실에 기인한 문제점을 원천적으로 방지할 수 있는 효과가 있다. In addition, the present invention eliminates the need to form a bit line hard mask by forming a bit line after the storage node contact plug is formed. Therefore, there is an effect that can prevent the problem caused by the loss of the bit line hard mask in-process.

또한, 본 발명은 리세스패턴에 매립된 형태로 비트라인을 형성함으로써, 단위면적당 비트라인의 체적을 증가시킬 수 있으며, 이를 통해 비트라인의 신호전달 특성을 향상시킬 수 있는 효과가 있다. In addition, the present invention can increase the volume of the bit line per unit area by forming the bit line embedded in the recess pattern, thereby improving the signal transmission characteristics of the bit line.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술한 본 발명은 비트라인 사이를 관통하는 스토리지노드콘택플러그를 구비하는 반도체 장치에서 스토리지노드콘택홀 형성공정시 비트라인하드마스크 손실 방 지, 스토리지노드콘택홀의 바텀선폭 확보 및 비트라인과 스토리지노드콘택플러그간 충분한 절연을 유지할 수 있는 비트라인스페이서 두께를 확보할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위해 본 발명은 스토리지노드콘택플러그를 먼저 형성한 이후에 비트라인을 형성하는 것을 기술적 원리로 한다.The present invention described below prevents the loss of the bit line hard mask during the storage node contact hole forming process, the bottom line width of the storage node contact hole, and the bit line and the storage node contact in the semiconductor device having the storage node contact plug penetrating between the bit lines. A semiconductor device manufacturing method capable of securing a bit liner thickness capable of maintaining sufficient insulation between plugs is provided. To this end, according to the present invention, a bit line is formed after the storage node contact plug is first formed.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 평면도이고, 도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도 2a 내지 도 2c에 도시된 X-X' 절취선을 따라 도시한 공정단면도이다. 2A through 2C are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and FIGS. 3A through 3C illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Process cross-sectional view taken along the line XX 'shown in FIG.

도 2a 및 도 3a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(31) 상에 제1층간절연막(32)을 형성한다. 이때, 제1층간절연막(32)의 높이(H)는 후속 공정을 통하여 형성될 스토리지노드콘택플러그 및 비트라인을 포함하는 구조물의 높이를 고려하여 형성하는 것이 바람직하다. As shown in FIGS. 2A and 3A, a first interlayer insulating film 32 is formed on the substrate 31 on which a predetermined structure is formed. In this case, the height H of the first interlayer dielectric layer 32 may be formed in consideration of the height of the structure including the storage node contact plug and the bit line to be formed through a subsequent process.

제1층간절연막(32)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2) 계열을 사용할 수 있다. The first interlayer insulating film 32 may be formed of an oxide film, and a silicon oxide film (SiO 2 ) series may be used as the oxide film.

다음으로, 제1층간절연막(32) 상에 콘택마스크(미도시)을 형성한 후, 콘택마스크를 식각장벽(etch barrier)으로 제1층간절연막(32)을 식각하여 기판(31) 상부면을 오픈하는 스토리지노드콘택홀(33)을 형성한다. 이때, 스토리지노드콘택홀(33)은 스토리지노드콘택플러그를 위한 것으로, 홀패턴(Hole pattern)으로 형성할 수 있다.Next, after forming a contact mask (not shown) on the first interlayer insulating layer 32, the first interlayer insulating layer 32 is etched using the contact mask as an etch barrier to form an upper surface of the substrate 31. A storage node contact hole 33 to be opened is formed. In this case, the storage node contact hole 33 is for a storage node contact plug, and may be formed in a hole pattern.

여기서, 종래에는 비트라인 사이를 관통하도록 스토리지노드콘택홀(33)을 형 성하기 때문에 비트라인하드마스크의 두께, 비트라인스페이서의 두께 등에 의하여 반도체 장치가 요구하는 스토리지노드콘택홀의 바텀선폭(bottom CD)을 확보하기 어려웠다(도 1a 및 도 1b 참조). 하지만, 본 발명은 비트라인을 형성하기 이전에 스토리지노드콘택홀(33)을 먼저 형성하기 때문에 반도체 장치가 요구하는 스토리지노드콘택홀(33)의 바텀선폭을 확보할 수 있다. Here, since the storage node contact hole 33 is formed so as to penetrate between the bit lines, the bottom line width (bottom CD) of the storage node contact hole required by the semiconductor device is determined by the thickness of the bit line hard mask, the thickness of the bit liner, and the like. ) Was difficult to secure (see FIGS. 1A and 1B). However, since the storage node contact hole 33 is formed before the bit line is formed, the bottom line width of the storage node contact hole 33 required by the semiconductor device can be secured.

다음으로, 스토리지노드콘택홀(33) 측벽에 스페이서(34)를 형성한다. 이때, 스페이서는 후속 공정을 통하여 형성될 스토리지노드콘택플러그와 비트라인 사이를 절연하는 역할을 수행한다. 즉, 기존의 비트라인스페이서와 동일한 역할을 수행한다고 할 수 있다. Next, a spacer 34 is formed on the sidewall of the storage node contact hole 33. In this case, the spacer serves to insulate between the storage node contact plug and the bit line to be formed through a subsequent process. In other words, it can be said to play the same role as the existing bit liner.

스페이서(34)는 제1층간절연막(32)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 제1층간절연막(32)을 산화막으로 형성한 경우에 스페이서(34)는 질화막으로 형성할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.The spacer 34 may be formed of a material having an etch selectivity with the first interlayer insulating layer 32. For example, when the first interlayer insulating film 32 is formed of an oxide film, the spacer 34 may be formed of a nitride film. As the nitride film, a silicon nitride film (Si 3 N 4 ) may be used.

여기서, 종래에는 반도체 장치의 디자인룰(design rule)이 감소함에 따라 비트라인을 사이에 두고 형성되는 스토리지노드콘택홀(33) 간의 최소간격마진(Minimum space margin)도 감소하기 때문에 비트라인스페이서를 두껍게 가져갈 수 없는 어려움이 있다. 하지만, 본 발명은 비트라인을 형성하기 이전에 스토리지노드콘택홀(33)을 형성하기 때문에 스토리지노드콘택홀(33) 간의 최소간격마진이 감소하더라도 비트라인과 스토리지노드콘택플러그 사이를 충분한 절연을 유지할 수 있는 두께로 스페이서(34)를 형성할 수 있다.Here, in the related art, as the design rule of the semiconductor device decreases, the minimum space margin between the storage node contact holes 33 formed between the bit lines also decreases, thereby increasing the bit line spacer. There is a difficulty that cannot be taken. However, since the present invention forms the storage node contact hole 33 before forming the bit line, even if the minimum gap between the storage node contact holes 33 is reduced, sufficient insulation is maintained between the bit line and the storage node contact plug. The spacer 34 can be formed to a thickness that can be.

도 2b 및 도 3b에 도시된 바와 같이, 스토리지노드콘택홀(33)에 도전물질을 매립하여 스토리지노드콘택플러그(35)를 형성한다. 스토리지노드콘택플러그(35)는 실리콘막 또는 금속성막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 텅스텐(W), 티타늄(Ti), 구리(Cu), 티타늄질화막(TiN), 텅스텐실리사이드(WSi) 등을 사용할 수 있다. As illustrated in FIGS. 2B and 3B, a conductive material is filled in the storage node contact hole 33 to form the storage node contact plug 35. The storage node contact plug 35 may be formed of a silicon film or a metal film. As the silicon film, a polysilicon film (poly Si), a silicon germanium film (SiGe), or the like can be used. As the metallic film, tungsten (W), titanium (Ti), copper (Cu), titanium nitride film (TiN), and tungsten Silicide (WSi) and the like can be used.

다음으로, 스토리지노드콘택플러그(34)가 형성된 제1층간절연막(32) 상에 비트라인마스크를 형성한 후, 비트라인마스크를 식각장벽으로 제1층간절연막(32)을 소정 두께 리세스(recess) 식각하여 리세스패턴(36)을 형성한다. 이때, 리세스패턴(36)은 비트라인을 위한 것으로, 스토리지노드콘택플러그(35) 사이를 가로지르는 라인패턴(Line pattern)으로 형성할 수 있다.Next, after forming the bit line mask on the first interlayer insulating film 32 on which the storage node contact plug 34 is formed, the first interlayer insulating film 32 is recessed by a predetermined thickness using the bit line mask as an etch barrier. Etching to form a recess pattern 36. In this case, the recess pattern 36 is for a bit line and may be formed as a line pattern crossing between the storage node contact plugs 35.

여기서, 리세스패턴(36)의 깊이는 후속 공정을 통해 형성된 비트라인의 신호전달 특성(또는 비트라인의 체적)을 고려하여 조절할 수 있다.Here, the depth of the recess pattern 36 may be adjusted in consideration of the signal transmission characteristic (or the volume of the bit line) of the bit line formed through the subsequent process.

도 2c 및 도 3c에 도시된 바와 같이, 리세스패턴(36) 일부를 도전물질로 매립하여 비트라인(37)을 형성한다. 이때, 비트라인(37)은 금속성막으로 형성할 수 있다. 비트라인(37)은 리세스패턴(36)을 매립하도록 도전막을 증착한 후, 전면식각공정 예컨대, 에치백공정을 실시하여 리세스패턴(36)을 일부 매립하도록 형성할 수 있다. As shown in FIGS. 2C and 3C, a portion of the recess pattern 36 is filled with a conductive material to form a bit line 37. In this case, the bit line 37 may be formed of a metallic film. The bit line 37 may be formed to partially fill the recess pattern 36 by depositing a conductive layer to fill the recess pattern 36 and then performing an entire surface etching process, for example, an etch back process.

여기서, 비트라인(37)은 리세스패턴(36)에 매립된 형태로 형성하기 때문에 비트라인하드마스크를 형성할 필요가 없다. 따라서, 공정간 비트라인하드마스크의 손실에 따른 문제점을 원천적으로 방지할 수 있다. In this case, since the bit line 37 is formed in the recess pattern 36, it is not necessary to form the bit line hard mask. Therefore, the problem caused by the loss of the inter-process bit line hard mask can be fundamentally prevented.

또한, 리세스패턴(36)에 매립되는 비트라인(37)의 체적(또는 높이)을 조절하여 비트라인(37)의 신호전달 특성을 조절할 수 있다. 참고로, 단위면적당 비트라인(37)의 체적이 클수록 비트라인(37)의 저항이 감소하기 때문에 비트라인(37)의 신호전달 특성이 향상된다. In addition, the signal transmission characteristic of the bit line 37 may be adjusted by adjusting the volume (or height) of the bit line 37 embedded in the recess pattern 36. For reference, since the resistance of the bit line 37 decreases as the volume of the bit line 37 per unit area increases, the signal transmission characteristic of the bit line 37 is improved.

다음으로, 나머지 리세스패턴(36)을 매립하는 제2층간절연막(38)을 형성한다. 제2층간절연막(38)은 스토리지노드콘택플러그(35) 상에 형성될 구조물 예컨대, 스토리지노드와 비트라인(37) 사이를 절연하는 역할 및 공정간 비트라인(37)을 보호하는 역할을 수행한다. Next, a second interlayer insulating film 38 is formed to fill the remaining recess pattern 36. The second interlayer insulating layer 38 serves to insulate the structure to be formed on the storage node contact plug 35, for example, between the storage node and the bit line 37 and to protect the inter-process bit line 37. .

제2층간절연막(38)은 제1층간절연막(32)과 동일 물질로 형성할 수 있다. 따라서, 제2층간절연막(38)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막 계열을 사용할 수 있다. The second interlayer insulating film 38 may be formed of the same material as the first interlayer insulating film 32. Therefore, the second interlayer insulating film 38 may be formed of an oxide film, and a silicon oxide film series may be used as the oxide film.

상술한 공정과정을 통해 비트라인(37) 사이를 관통하는 스토리지노드콘택플러그(35)를 구비하는 반도체 장치를 형성할 수 있다.Through the above-described process, a semiconductor device having a storage node contact plug 35 penetrating between the bit lines 37 may be formed.

이와 같이, 본 발명은 비트라인(37)을 형성하기 이전에 스토리지노드콘택홀(33)을 먼저 형성함으로써, 반도체 장치가 요구하는 스토리지노드콘택홀(33)의 바텀선폭을 확보할 수 있고, 스토리지노드콘택플러그(35)와 비트라인(37)간 충분한 절연을 유지할 수 있는 스페이서(34)를 형성할 수 있다. As described above, according to the present invention, by forming the storage node contact hole 33 before forming the bit line 37, the bottom line width of the storage node contact hole 33 required by the semiconductor device can be secured, and the storage A spacer 34 capable of maintaining sufficient insulation between the node contact plug 35 and the bit line 37 may be formed.

또한, 본 발명은 스토리지노드콘택플러그(35)를 형성한 이후에 비트라인(37)을 형성함으로써, 비트라인하드마스크를 형성할 필요가 없다. 따라서, 공정간 비트 라인하드마스크 손실에 기인한 문제점을 원천적으로 방지할 수 있다. In addition, in the present invention, since the bit line 37 is formed after the storage node contact plug 35 is formed, it is not necessary to form the bit line hard mask. Therefore, the problem caused by the loss of the inter-process bit line hard mask can be fundamentally prevented.

또한, 본 발명은 리세스패턴(36)에 매립된 형태로 비트라인(37)을 형성함으로써, 단위면적당 비트라인(37)의 체적을 증가시킬 수 있으며, 이를 통해 비트라인(37)의 신호전달 특성을 향상시킬 수 있다.In addition, the present invention can increase the volume of the bit line 37 per unit area by forming the bit line 37 embedded in the recess pattern 36, through which the signal transmission of the bit line 37 Properties can be improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.

도 1a 내지 도 1b는 종래기술에 따른 반도체 장치 제조방법을 도시한 공정단면도. 1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 평면도. 2A to 2C are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도 2a 내지 도 2c에 도시된 X-X' 절취선을 따라 도시한 공정단면도. 3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, taken along the line X-X 'of FIGS. 2A to 2C.

*도면 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

31 : 기판 32 : 제1층간절연막31 substrate 32 first interlayer insulating film

33 : 스토리지노드콘택홀 34 : 스페이서33: storage node contact hole 34: spacer

35 : 스토리지노드콘택플러그 36 : 리세스패턴35: storage node contact plug 36: recess pattern

37 : 비트라인 38 : 제2층간절연막37: bit line 38: second interlayer insulating film

Claims (6)

소정의 구조물이 형성된 기판상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on a substrate on which a predetermined structure is formed; 상기 제1층간절연막을 선택적으로 식각하여 상기 기판을 오픈하는 스토리지노드콘택홀을 형성하는 단계;Selectively etching the first interlayer dielectric layer to form a storage node contact hole for opening the substrate; 상기 스토리지노드콘택홀 측벽에 스페이서를 형성하는 단계;Forming a spacer on a sidewall of the storage node contact hole; 상기 스토리지노드콘택홀에 도전물질을 매립하여 스토리지노드콘택플러그를 형성하는 단계;Filling a conductive material in the storage node contact hole to form a storage node contact plug; 상기 스토리지노드콘택플러그 사이의 상기 제1층간절연막을 리세스하여 비트라인을 위한 리세스패턴을 형성하는 단계; Recessing the first interlayer insulating layer between the storage node contact plugs to form a recess pattern for a bit line; 상기 리세스패턴 일부를 도전물질로 매립하여 비트라인을 형성하는 단계; 및Filling a portion of the recess pattern with a conductive material to form a bit line; And 나머지 상기 리세스패턴을 매립하는 제2층간절연막을 형성하는 단계Forming a second interlayer insulating film filling the remaining recess pattern 를 포함하는 반도체 장치 제조방법. Semiconductor device manufacturing method comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 스토리지노드콘택홀은 홀패턴으로 형성하는 반도체 장치 제조방법. The storage node contact hole is formed in a hole pattern. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서, The method of claim 1, 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 제1 및 제2층간절연막은 동일 물질로 형성하는 반도체 장치 제조방법. And the first and second interlayer insulating films are formed of the same material. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제4항에 있어서, The method of claim 4, wherein 상기 제1 및 제2층간절연막은 산화막을 포함하는 반도체 장치 제조방법. And the first and second interlayer insulating films comprise an oxide film. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서, The method of claim 1, 상기 스페이서는 질화막을 포함하는 반도체 장치 제조방법.And the spacer comprises a nitride film.
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