KR101046705B1 - Semiconductor device and operating method for thesame - Google Patents

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KR101046705B1
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Abstract

PURPOSE: A semiconductor device and operating method for the same are provided to minimize current consumption by controlling the operation of a duty cycle correction circuit. CONSTITUTION: A duty correction circuit(230) revises a duty ratio of a source clock. A phase detector(210) detects the phase difference between the positive clock and the negative clock of the source clock. A phase detection sensor(250) generates a phase detection pulse. An operation control pulse generating part(260) gradually delays the phase detection pulse. The operation control pulse generating part generates a plurality of operation control pulses. A detection operation control part(270) determines the inactive interval of a detection enable signal. A duty correction code generation unit(220) generates the duty correction code.

Description

반도체 장치 및 그 동작방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD FOR THESAME}Semiconductor device and its operation method {SEMICONDUCTOR DEVICE AND OPERATING METHOD FOR THESAME}

본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 듀티 보정 회로를 제어하는 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to a circuit for controlling a duty correction circuit of a semiconductor device.

DDR(Double Date Rate)기술은 메모리 시스템의 대역폭을 향상시키기 위하여 개발되었다. 상기 메모리 시스템은 내부 클럭신호의 상승에지 및 하강에지를 사용한다. 이 경우 내부 클럭신호의 듀티 사이클(duty cycle)은 고성능 메모리 시스템에서 타이밍 마진(timing margin)을 최대로 유지할 수 있는 중요한 요소가 된다.Double Date Rate (DDR) technology has been developed to improve the bandwidth of memory systems. The memory system uses rising and falling edges of an internal clock signal. In this case, the duty cycle of the internal clock signal is an important factor in maintaining a maximum timing margin in a high performance memory system.

즉, 내부 클럭신호의 듀티 사이클이 정확히 50%를 유지하지 않는 경우, 50%에서 벗어나게 되는 오프셋만큼의 에러는 고성능 메모리 시스템의 타이밍 마진을 감소시킨다. 따라서 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따른 듀티 사이클의 왜곡을 보상하기 위하여 장치가 필요하게 되었다. 즉, DLL에서 사용되는 듀티 사이클 보정 회로는 내부 클럭신호의 듀티를 보정하는 회로이다.
That is, if the duty cycle of the internal clock signal does not maintain exactly 50%, an error by an offset that deviates from 50% reduces the timing margin of the high performance memory system. Therefore, a device is needed to compensate for the distortion of the duty cycle due to changes in process, voltage, and temperature. In other words, the duty cycle correction circuit used in the DLL is a circuit that corrects the duty of the internal clock signal.

도 1은 종래기술에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로를 도시한 블록 다이어그램이다.1 is a block diagram illustrating a circuit for controlling the operation of a duty cycle correction circuit of a semiconductor device according to the prior art.

도 1을 참조하면, 종래기술에 다른 듀티 사이클 보정 회로(Duty Cycle Correct circuit : DCC)의 동작을 제어하기 위한 회로는, 검출 인에이블 신호(DET_EN)에 응답하여 소스 클록(CLK)의 정 클록(RCLK)과 부 클록(FCLK)의 위상차이를 검출하기 위한 위상 검출부(10)와, 듀티 보정 코드 생성 인에이블 신호(DCDGN_EN)에 응답하여 위상 검출부(10)에서 출력되는 위상검출신호(RCLK_DET)에 응답하여 듀티 보정 코드(DCC_CODE)를 생성하기 위한 듀티 보정 코드 생성부(20), 및 듀비 보정 인에이블 신호(DCC_EN)에서 듀티 보정 코드(DCC_CODE)에 응답하여 소스 클록(CLK)의 듀티비를 보정하기 위한 듀티 보정부(30)를 구비한다. 또한, 소스 클록(CLK)에 응답하여 듀티 보정 코드 생성 인에이블 신호(DCDGN_EN)와 듀티 보정 인에이블 신호(DCC_EN) 및 검출 인에이블 신호(DET_EN)를 생성하기 위한 제어신호 생성부(40)를 더 구비한다.Referring to FIG. 1, a circuit for controlling the operation of a duty cycle correcting circuit (DCC) different from the prior art includes a positive clock of the source clock CLK in response to the detection enable signal DET_EN. The phase detector 10 for detecting the phase difference between the RCLK and the sub-clock FCLK, and the phase detection signal RCLK_DET output from the phase detector 10 in response to the duty correction code generation enable signal DCDGN_EN. In response to the duty cycle correcting code generator 20 for generating the duty cycle correcting code DCC_CODE, and the duty cycle of the source clock CLK in response to the duty cycle correcting code DCC_ from the duty cycle enable enable signal DCC_EN. A duty cycle correction section 30 is provided. In addition, the control signal generator 40 may further generate a duty cycle correction code generation enable signal DCDGN_EN, a duty cycle correction enable signal DCC_EN, and a detection enable signal DET_EN in response to the source clock CLK. Equipped.

이때, 듀티 보정 코드 생성 인에이블 신호(DCDGN_EN)와 듀티 보정 인에이블 신호(DCC_EN) 및 검출 인에이블 신호(DET_EN)는 소스 클록(CLK)의 토글링 횟수에 대응하여 활성화구간과 비활성화구간이 결정된다. 예컨대, 소스 클록(CLK)의 주기(tck)가 15번 반복될 동안 검출 인에이블 신호(DET_EN)가 로직'하이'(High)가 되어 활성화구간을 유지하고, 검출 인에이블 신호(DET_EN)가 로직'하이'(High)를 유지하는 소스 클록(CLK)의 15번 주기(tck) 중 7번째 주기(tck)가 토글링되는 시점에서 듀티 보정 코드 생성 인에이블 신호(DCDGN_EN)가 토글링하며, 검출 인에이블 신호(DET_EN)가 로직'하이'(High)를 유지하는 소스 클록(CLK)의 15번 주기(tck) 중 12번째 주기(tck)가 토글링되는 시점에서 듀티 보정 인에이블 신호(DCC_EN)가 토글링되고, 소스 클록(CLK)의 15번 주기(tck)가 끝난 이후 소스 클록(CLK)의 주기(tck)가 10번 반복될 동안 검출 인에이블 신호(DET_EN)가 로직'로우'(Low)가 되어 비활성화구간을 유지하는 식으로 그 활성화구간의 길이와 비활성화구간의 길이 및 토글링 시점이 각각 결정된다.In this case, the activation period and the inactivation period of the duty correction code generation enable signal DCDGN_EN, the duty correction enable signal DCC_EN, and the detection enable signal DET_EN are determined in correspondence with the number of toggles of the source clock CLK. . For example, while the cycle tck of the source clock CLK is repeated 15 times, the detection enable signal DET_EN becomes logic 'high' to maintain the activation period, and the detection enable signal DET_EN is logic. The duty-correction code generation enable signal DCDGN_EN toggles and detects when the seventh cycle tck of the 15th cycle tck of the source clock CLK that maintains 'high' is toggled. The duty cycle correction enable signal DCC_EN at the time when the 12th cycle tck of the 15th cycle tck of the source clock CLK in which the enable signal DET_EN maintains a logic 'high' is toggled. Is toggled, and the detection enable signal DET_EN is logic 'low' during the period tck of the source clock CLK is repeated 10 times after the 15th cycle tck of the source clock CLK is over. ), The length of the activation section, the length of the inactivation section, and the toggling time point are determined.

이와 같이, 종래기술에 따른 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로에 구비된 각각의 구성요소들은 소스 클록(CLK)의 주기(tck)에 동기되어 그 동작이 제어되는 방식이다.As described above, the respective components included in the circuit for controlling the operation of the duty cycle correction circuit DCC according to the related art are controlled in synchronization with the period tck of the source clock CLK.

그런데, 종래기술과 같이 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로가 종래기술과 같이 동작하게 되면, 각 구성요소들로 소스 클록(CLK)이 직접적으로 입력되어야 하고, 각 구성요소들 내에 소스 클록(CLK)의 토글링 횟수를 카운팅하는 등의 회로가 포함되어야하기 때문에 전류소모량이 증가하는 문제가 있다.However, when the circuit for controlling the operation of the duty cycle correction circuit (DCC) as in the prior art operates as in the prior art, the source clock (CLK) should be input directly to each component, each component Since a circuit such as counting the number of toggles of the source clock CLK must be included in the circuit, current consumption increases.

특히, 소스 클록(CLK)의 주파수가 상대적으로 높은 편일 경우, 그만큼 더 많은 전류를 소모하는 문제가 발생한다.
In particular, when the frequency of the source clock CLK is relatively high, there is a problem of consuming more current.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 소스 클록(CLK)에 비동기화(asynchronous)되어 동작하는 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above-mentioned problems of the prior art, and provides a circuit for controlling the operation of a duty cycle correction circuit (DCC) that operates asynchronously with the source clock (CLK). There is this.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 듀티 보정 코드에 응답하여 소스 클록의 듀티 비를 보정하기 위한 듀티 보정 회로; 검출 인에이블 신호에 응답하여 상기 소스 클록의 정 클록과 부 클록의 위상차이를 검출하기 위한 위상 검출부; 상기 위상 검출부의 검출 결과가 발생하는 것을 감지하여 위상검출 감지펄스를 생성하기 위한 위상검출 감지부; 상기 위상검출 감지펄스를 다수의 설정된 시간만큼 단계적으로 지연시켜 다수의 동작제어펄스를 생성하기 위한 동작제어펄스 생성부; 상기 동작제어펄스 중 어느 하나의 펄스에 응답하여 상기 검출 인에이블 신호의 비활성화구간을 결정하기 위한 검출 동작 제어부; 및 상기 동작제어펄스 중 상기 어느 하나의 펄스를 제외한 나머지 동작제어펄스에 응답하여 상기 위상 검출부의 출력신호에 대응하는 상기 듀티 보정 코드를 생성하기 위한 듀티 보정 코드 생성부를 구비하는 반도체 장치를 제공한다.According to an aspect of the present invention for achieving the above object to be solved, a duty correction circuit for correcting the duty ratio of the source clock in response to the duty correction code; A phase detector for detecting a phase difference between the positive clock and the sub-clock of the source clock in response to a detection enable signal; A phase detection detector for generating a phase detection detection pulse by detecting that a detection result of the phase detection unit is generated; An operation control pulse generator for generating a plurality of operation control pulses by delaying the phase detection detection pulses by a plurality of predetermined times stepwise; A detection operation control unit for determining an inactivation section of the detection enable signal in response to any one of the operation control pulses; And a duty correction code generation unit for generating the duty correction code corresponding to the output signal of the phase detection unit in response to the operation control pulses other than the one of the operation control pulses.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 검출 인에이블 신호의 활성화구간에서 소스 클록의 정 클록과 부 클록의 위상차이를 검출하는 단계; 상기 검출하는 단계의 결과가 발생하는 것을 감지하여 예정된 시간동안 활성화되는 위상검출 감지펄스를 생성하는 단계; 상기 위상검출 감지펄스를 예정된 제1 시간만큼 지연시킨 제1 동작제어펄스에 응답하여 상기 검출하는 단계의 결과를 통해 생성되는 신호의 레벨을 래치하는 단계; 상기 위상검출 감지펄스를 예정된 제2 시간 - 상기 제1 시간보다 김 - 만큼 지연시킨 제2 동작제어펄스의 활성화구간동안 상기 검출 인에이블 신호를 비활성화시키는 단계; 상기 위상검출 감지펄스를 예정된 제3 시간 - 상기 제2 시간보다 김 - 만큼 지연시킨 제3 동작제어펄스 및 상기 래치하는 단계를 통해 래치된 신호에 응답하여 듀티 보정 코드의 값을 변동하는 단계; 및 상기 듀티 보정 코드에 응답하여 상기 소스 클록의 듀티 비를 보정하는 단계를 포함하는 반도체 장치의 동작방법을 제공한다.
According to another aspect of the present invention for achieving the above object, the step of detecting the phase difference between the positive clock and the negative clock of the source clock in the activation period of the detection enable signal; Generating a phase detection detection pulse that is activated for a predetermined time by sensing that a result of the detecting step occurs; Latching a level of a signal generated as a result of said detecting in response to a first operation control pulse which delayed said phase detection sensing pulse by a predetermined first time; Deactivating the detection enable signal during an activation period of a second operation control pulse delaying the phase detection detection pulse by a predetermined second time-longer than the first time; Varying a value of a duty correction code in response to the latched signal through a third operation control pulse delaying the phase detection sense pulse by a predetermined third time-longer than the second time and the latching; And correcting a duty ratio of the source clock in response to the duty correction code.

전술한 본 발명은 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로에 구비된 각각의 구성요소들이 자체적으로 제어신호를 생성하도록 함으로써, 소스 클록(CLK)에 비동기화(asynchronous)된 상태로 동작하도록 하는 효과가 있다.According to the present invention, each component included in the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device generates its own control signal, thereby asynchronous to the source clock CLK. It is effective to operate in the state.

이로 인해, 소모되는 전류의 크기를 최소한으로 유지할 수 있는 효과가 있다.This has the effect of keeping the amount of current consumed to a minimum.

또한, 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 전체 동작시간이 소스 클록(CLK)의 주파수가 아닌 소스 클록의 정 클록(RCLK)과 부 클록(FCLK)의 듀티비(duty ratio) 차이에 의해 결정되기 때문에 상황에 따라 그 동작 속도가 변동되는 효과가 있다.
In addition, the duty ratio of the positive clock RCLK and the negative clock FCLK of the source clock is not the frequency of the source clock CLK, but the total operation time of the circuit for controlling the operation of the duty cycle correction circuit DCC. Since it is determined by the difference, the operation speed is changed according to the situation.

도 1은 종래기술에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로를 도시한 블록 다이어그램.
도 2는 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로를 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 구성요소 중 위상 검출부를 상세히 도시한 회로도.
도 4는 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 구성요소 중 위상검출 감지부와 동작제어펄스 생성부 및 검출 동작 제어부를 상세히 도시한 회로도.
도 5는 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 구성요소 중 듀티 보정 코드 생성부를 상세히 도시한 회로도.
도 6은 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로로 입/출력되는 신호들의 레벨 변화를 도시한 타이밍 다이어그램.
도 7은 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 동작순서를 설명하기 위해 도시한 순서도.1 is a block diagram showing a circuit for controlling the operation of a duty cycle correction circuit of a semiconductor device according to the prior art;
2 is a block diagram illustrating a circuit for controlling the operation of a duty cycle correction circuit of a semiconductor device in accordance with an embodiment of the present invention.
3 is a circuit diagram illustrating in detail a phase detection unit among components of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention illustrated in FIG. 2.
4 is a detailed view illustrating a phase detection detector, an operation control pulse generator, and a detection operation controller among components of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention shown in FIG. 2. One schematic.
FIG. 5 is a circuit diagram illustrating in detail a duty correction code generation unit among components of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention illustrated in FIG. 2.
FIG. 6 is a timing diagram showing a level change of signals input / output to a circuit for controlling the operation of a duty cycle correction circuit of a semiconductor device according to the embodiment of the present invention shown in FIG.
7 is a flowchart illustrating an operation procedure of a circuit for controlling the operation of the duty cycle correction circuit of the semiconductor device according to the embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be configured in various different forms, only this embodiment is intended to complete the disclosure of the present invention and to those skilled in the art the scope of the present invention It is provided to inform you completely.

도 2는 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로를 도시한 블록 다이어그램이다.2 is a block diagram illustrating a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로는, 듀티 보정 코드(DCC_CODE)에 응답하여 소스 클록(CLK)의 듀티 비를 보정하기 위한 듀티 보정 회로(230)와, 검출 인에이블 신호(DET_EN)에 응답하여 소스 클록(CLK)의 정 클록(RCLK)과 부 클록(FCLK)의 위상차이를 검출하기 위한 위상 검출부(210)와, 위상 검출부(210)의 검출 결과(CLK_DET, CLK_DETB)가 발생하는 것을 감지하여 위상검출 감지펄스(DET_SENS_PUL)를 생성하기 위한 위상검출 감지부(250)와, 위상검출 감지펄스(DET_SENS_PUL)를 다수의 설정된 시간만큼 단계적으로 지연시켜 다수의 동작제어펄스(CON_PUL1, CON_PUL2, CON_PUL3)를 생성하기 위한 동작제어펄스 생성부(260)와, 동작제어펄스(CON_PUL1, CON_PUL2, CON_PUL3) 중 어느 하나의 펄스(CON_PUL2)에 응답하여 검출 인에이블 신호(DET_EN)의 비활성화구간을 결정하기 위한 검출 동작 제어부(270), 및 동작제어펄스(CON_PUL1, CON_PUL2, CON_PUL3) 중 어느 하나의 펄스(CON_PUL2)를 제외한 나머지 동작제어펄스(CON_PUL1, CON_PUL3)에 응답하여 위상 검출부(210)의 출력신호(CLK_DET, CLK_DETB)에 대응하는 듀티 보정 코드(DCC_CODE)를 생성하기 위한 듀티 보정 코드 생성부(220)를 구비한다.
Referring to FIG. 2, the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device according to an exemplary embodiment of the present disclosure may adjust the duty ratio of the source clock CLK in response to the duty correction code DCC_CODE. The duty cycle correction circuit 230 for correcting and the phase detector 210 for detecting a phase difference between the positive clock RCLK and the negative clock FCLK of the source clock CLK in response to the detection enable signal DET_EN. And a plurality of phase detection detectors 250 and phase detection detection pulses DET_SENS_PUL for generating phase detection detection pulses DET_SENS_PUL by detecting that the detection results CLK_DET and CLK_DETB are generated by the phase detection unit 210. An operation control pulse generator 260 for generating a plurality of operation control pulses CON_PUL1, CON_PUL2, and CON_PUL3 by delaying the predetermined time step by step, and one of the operation control pulses CON_PUL1, CON_PUL2, and CON_PUL3. Detection enable in response to CON_PUL2) Respond to the detection operation control unit 270 for determining the deactivation section of the signal DET_EN and the operation control pulses CON_PUL1 and CON_PUL3 except for one of the operation control pulses CON_PUL1, CON_PUL2, and CON_PUL3. And a duty correction code generator 220 for generating a duty correction code DCC_CODE corresponding to the output signals CLK_DET and CLK_DETB of the phase detector 210.

도 3은 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 구성요소 중 위상 검출부를 상세히 도시한 회로도이다.3 is a circuit diagram illustrating in detail a phase detection unit among components of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention illustrated in FIG. 2.

도 3을 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 구성요소 중 위상 검출부(210)는, 입력되는 두 신호(RCLK, FCLK)의 위상 차이를 감지증폭 방식으로 검출하는 회로인 것을 알 수 있다.Referring to FIG. 3, according to an embodiment of the present invention, the phase detector 210 among the components of the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device is inputted with two signals RCLK and FCLK. It can be seen that the circuit detects the phase difference of the signal by amplification method.

그 동작을 살펴보면, 검출 인에이블 신호(DET_EN)의 활성화구간에서 소스 클록(CLK)의 정 클록(RCLK)의 활성화구간 및 부 클록(FCLK)의 비활성화구간에 대응하여 정 위상검출신호(CLK_DET)의 전압레벨을 상승시키는 동시에 부 위상검출신호(CLK_DETB)의 전압레벨을 하강시키고, 소스 클록(CLK)의 정 클록(RCLK)의 비활성화구간 및 부 클록(FCLK)의 활성화구간에 대응하여 정 위상검출신호(CLK_DET)의 전압레벨을 하강시키는 동시에 부 위상검출신호(CLK_DETB)의 전압레벨을 상승시킨다.In operation, the positive phase detection signal CLK_DET of the detection enable signal DET_EN corresponds to the activation period of the positive clock RCLK of the source clock CLK and the deactivation period of the sub-clock FCLK. While increasing the voltage level, the voltage level of the negative phase detection signal CLK_DETB is lowered, and the positive phase detection signal corresponds to the deactivation period of the positive clock RCLK of the source clock CLK and the activation period of the subclock FCLK. The voltage level of CLK_DET is lowered and the voltage level of the negative phase detection signal CLK_DETB is raised.

또한, 검출 인에이블 신호(DET_EN)의 비활성화구간에서 소스 클록(CLK)의 정 클록(RCLK)이 활성화되든 비활성화되든 부 클록이 비활성화되든 활성화되든 상관없이 정 위상검출신호(CLK_DET) 및 부 위상검출신호(CLK_DETB)를 예정된 전압레벨로 고정시킨다.In addition, during the inactivation period of the detection enable signal DET_EN, the positive phase detection signal CLK_DET and the negative phase detection signal are irrelevant regardless of whether the positive clock RCLK of the source clock CLK is activated or inactivated or the secondary clock is inactivated. Fix (CLK_DETB) to the intended voltage level.

예컨대, 검출 인에이블 신호(DET_EN)가 비활성화되는 구간에서 정 위상검출신호(CLK_DET)와 부 위상검출신호(CLK_DETB)를 로직'하이'(High)로 활성화시킨 상태로 고정시켜 놓았다가 검출 인에이블 신호(DET_EN)가 활성화되는 순간부터 정 클록(RCLK)의 활성화구간과 비활성화구간의 길이와 부 클록(FCLK)의 활성화구간과 비활성화구간의 길이에 따라 정 위상검출신호(CLK_DET)와 부 위상검출신호(CLK_DETB)의 전압레벨을 각각 변동시킴으로써 정 위상검출신호(CLK_DET)의 전압레벨과 부 위상검출신호(CLK_DETB)의 전압레벨 차이가 서서히 벌어지도록 한다. 그러다가 정 위상검출신호(CLK_DET)의 전압레벨과 부 위상검출신호(CLK_DETB)의 전압레벨 차이가 특정 전압레벨 차이 이상으로 벌어지게 되면 이를 증폭하여 어느 하나의 위상검출신호(CLK_DET or CLK_DETB)는 완전히 활성화시켜 로직'하이'(High)로 만들고 나머지 하나의 위상검출신호(CLK_DETB or CLK_DET)는 완전히 비활성화시켜 로직'로우'(Low)로 만든다.
For example, while the detection enable signal DET_EN is inactivated, the positive phase detection signal CLK_DET and the subphase detection signal CLK_DETB are fixed to a logic 'high' state and then the detection enable signal is fixed. From the moment when (DET_EN) is activated, the positive phase detection signal CLK_DET and the negative phase detection signal (depending on the length of the activation and deactivation intervals of the positive clock RCLK and the activation and deactivation intervals of the subclock FCLK) By varying the voltage levels of CLK_DETB, the difference between the voltage level of the positive phase detection signal CLK_DET and the voltage level of the negative phase detection signal CLK_DETB is gradually widened. Then, when the difference between the voltage level of the positive phase detection signal CLK_DET and the voltage level of the negative phase detection signal CLK_DETB is greater than a specific voltage level difference, it is amplified and the phase detection signal CLK_DET or CLK_DETB is fully activated. To make the logic 'high' and make the other phase detection signal (CLK_DETB or CLK_DET) completely inactive to make the logic 'low'.

도 4는 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 구성요소 중 위상검출 감지부와 동작제어펄스 생성부 및 검출 동작 제어부를 상세히 도시한 회로도이다.4 is a detailed view illustrating a phase detection detector, an operation control pulse generator, and a detection operation controller among components of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention shown in FIG. 2. One circuit diagram.

도 4를 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 구성요소 중 위상검출 감지부(250)는, 정 위상검출신호(CLK_DET)를 제1 입력단으로 입력받고, 부 위상검출신호(CLK_DET)를 제2 입력단으로 입력받아 배타적 부정 논리합 연산을 수행하기 위한 익스크루시브 노아(XNOR)와, 익스크루시브 노아(XNOR)에서 출력되는 신호의 위상을 반전하여 위상검출 감지펄스(DET_SENS_PUL)를 생성하는 인버터(INV)를 구비한다.Referring to FIG. 4, the phase detection detector 250 of the components of the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device according to the exemplary embodiment of the present invention may include the positive phase detection signal CLK_DET. Is input to the first input terminal, and the signal output from the Exclusive Noah (XNOR) and the Exclusive Noah (XNOR) for receiving the exclusive phase detection signal (CLK_DET) as the second input terminal and performing an exclusive NOR operation And an inverter INV for inverting a phase of the phase to generate a phase detection detection pulse DET_SENS_PUL.

여기서, 익스크루시브 노아(XNOR)의 경우 이미 공지된 바와 같이 제1 입력단으로 입력되는 신호와 제2 입력단으로 입력되는 신호의 논리레벨이 같은 경우 로직'하이'(High) 상태의 신호를 출력하고, 제1 입력단으로 입력되는 신호와 제2 입력단으로 입력되는 신호의 논리레벨이 다른 경우 로직'로우'(Low) 상태의 신호를 출력하는 것을 알 수 있다.Here, in the case of the XNOR, if the logic level of the signal input to the first input terminal and the signal input to the second input terminal is the same as that known in the art, a logic high signal is output. When the logic level of the signal input to the first input terminal and the signal input to the second input terminal is different, it can be seen that the signal of the logic 'low' state is output.

이때, 익스크루시브 노아(XNOR)의 제1 입력단으로 입력되는 정 위상검출신호(CLK_DET)와 제2 입력되는 부 위상검출신호(CLK_DETB)의 논리레벨이 서로 다른 값을 갖는 경우는 위상 검출부(210)의 동작이 충분히 진행되어 정 클록(RCLK)의 활성화구간 길이와 부 클록(FCLK)의 활성화구간 길이 중 어느 클록의 활성화구간 길이가 더 긴지 확정된 상태이므로, 익스크루시브 노아(XNOR)에서 출력되는 신호가 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 순간이 바로 위상 검출부(210)의 검출 결과가 발생하는 순간이 되는 것을 알 수 있다.In this case, when the logic level of the positive phase detection signal CLK_DET input to the first input terminal of the exclusive NOR and the second input negative phase detection signal CLK_DETB has a different value, the phase detector 210 may have different values. Operation is sufficiently progressed, and it is determined whether the length of the activation interval of the activation interval length of the positive clock RCLK and the activation interval length of the subclock FCLK is longer, so the output from the Exclusive Noir XNOR is performed. It can be seen that the instant the signal transitions from the logic 'high' to the logic 'low' becomes the moment when the detection result of the phase detector 210 occurs.

즉, 위상검출 감지펄스(DET_SENS_PUL)가 로직'로우'(Low)에서 로직'하이'(High)로 천이하여 활성화되는 순간이 바로 위상 검출부(210)의 검출 결과가 발생하는 순간이 된다.
That is, the moment when the phase detection detection pulse DET_SENS_PUL transitions from logic 'low' to logic 'high' and is activated is the moment when the detection result of the phase detection unit 210 occurs.

도 4를 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 구성요소 중 동작제어펄스 생성부(260)는, 위상검출 감지펄스(DET_SENS_PUL)를 제1 시간만큼 지연시켜 제1 동작제어펄스(CON_PUL1)를 생성하고, 위상검출 감지펄스(DET_SENS_PUL)를 제2 시간 - 제1 시간보다 김 - 만큼 지연시켜 제2 동작제어펄스(CON_PUL2)를 생성하며, 위상검출 감지펄스(DET_SENS_PUL)를 제3 시간 - 제2 시간보다 김 - 만큼 지연시켜 제3 동작제어펄스(CON_PUL3)를 생성한다.Referring to FIG. 4, the operation control pulse generator 260 of the components of the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device according to the exemplary embodiment of the present invention may include a phase detection detection pulse DET_SENS_PUL. ) Delays the first operation control pulse CON_PUL1 by the first time, and delays the phase detection detection pulse DET_SENS_PUL by the second time-longer than the first time-to generate the second operation control pulse CON_PUL2. The third operation control pulse CON_PUL3 is generated by delaying the phase detection detection pulse DET_SENS_PUL by a third time-longer than the second time.

여기서, 제1 동작제어펄스(CON_PUL1)를 생성하는 구성을 상세히 살펴보면, 위상검출 감지펄스(DET_SENS_PUL)를 제1 입력단으로 입력받고, 위상검출 감지펄스(DET_SENS_PUL)의 위상을 반전한 펄스를 제2 입력단으로 입력받아 제1 시간동안 논리곱 연산을 수행하여 제1 동작제어펄스(CON_PUL1)로서 출력하기 위한 낸드게이트(NAND1)와 인버터(INV8)를 구비한다.Here, when the configuration for generating the first operation control pulse CON_PUL1 is described in detail, the phase detection detection pulse DET_SENS_PUL is input to the first input terminal, and the phase inverted phase of the phase detection detection pulse DET_SENS_PUL is input to the second input terminal. And a NAND gate NAND1 and an inverter INV8 for outputting as a first operation control pulse CON_PUL1 by performing an AND operation for a first time.

즉, 제1 동작제어펄스(CON_PUL1)는 위상검출 감지펄스(DET_SENS_PUL)가 비활성화상태에서 활성화상태로 천이되는 시점으로부터 제1 시간이 지난 시점에서 일정시간동안 토글링하는 펄스가 된다.That is, the first operation control pulse CON_PUL1 becomes a pulse that toggles for a predetermined time after the first time elapses from the time when the phase detection detection pulse DET_SENS_PUL transitions from the inactive state to the active state.

그리고, 제2 동작제어펄스(CON_PUL2)를 생성하는 구성을 상세히 살펴보면, 위상검출 감지펄스(DET_SENS_PUL)를 제2 시간만큼 지연시켜 제2 동작제어펄스(CON_PUL2)로서 출력하기 위한 다수의 인버터(INV1, INV2, INV3, INV6)를 구비한다.In detail, a configuration of generating the second operation control pulse CON_PUL2 includes a plurality of inverters INV1 for delaying the phase detection detection pulse DET_SENS_PUL by a second time and outputting the second operation control pulse CON_PUL2. INV2, INV3, and INV6).

즉, 제2 동작제어펄스(CON_PUL2)는 위상검출 감지펄스(DET_SENS_PUL)가 비활성화상태에서 활성화상태로 천이되는 시점으로부터 제2 시간이 지난 시점에서 비활성화상태에서 활성화상태로 천이되고, 위상검출 감지펄스(DET_SENS_PUL)가 활성화상태에서 비활성화상태로 천이되는 시점으로부터 제2 시간이 지난 시점에서 활성화상태에서 비활성화상태로 천이된다.That is, the second operation control pulse CON_PUL2 transitions from the inactive state to the activated state after the second time elapses from the time when the phase detection detection pulse DET_SENS_PUL transitions from the inactive state to the active state, and the phase detection sensing pulse ( The DET_SENS_PUL) transitions from the active state to the inactive state at a point in time after the second time has elapsed from the transition from the activated state to the inactive state.

따라서, 제2 동작제어펄스(CON_PUL2)는 위상검출 감지펄스(DET_SENS_PUL)를 제2 시간만큼 그대로 지연시킨 펄스가 된다.Therefore, the second operation control pulse CON_PUL2 is a pulse obtained by delaying the phase detection detection pulse DET_SENS_PUL by the second time.

그리고, 제3 동작제어펄스(CON_PUL3)를 생성하는 구성을 살펴보면, 위상검출 감지펄스(DET_SENS_PUL)를 일정시간 지연시키 위한 다수의 인버터(INV1, INV2, INV3, INV4)와, 다수의 인버터(INV1, INV2, INV3, INV4)에서 출력되는 펄스를 제1 입력단으로 입력받고, 다수의 인버터(INV1, INV2, INV3, INV4)에서 출력되는 펄스의 위상을 반전한 펄스를 제2 입력단으로 입력받아 일정시간동안 논리곱 연산을 수행하여 제3 동작제어펄스(CON_PUL3)로서 출력하기 위한 낸드게이트(NAND2)와 인버터(INV9)를 구비한다. 이때, 다수의 인버터(INV1, INV2, INV3, INV4, INV5, INV9) 및 낸드게이트(NAND9)의 총 지연시간이 제3 시간이 된다.The configuration for generating the third operation control pulse CON_PUL3 includes a plurality of inverters INV1, INV2, INV3, and INV4 for delaying the phase detection detection pulse DET_SENS_PUL for a predetermined time, and a plurality of inverters INV1,. The pulses output from the INV2, INV3, and INV4 are input to the first input terminal, and the pulses inverting the phases of the pulses output from the plurality of inverters (INV1, INV2, INV3, and INV4) are input to the second input terminal for a predetermined time. A NAND gate NAND2 and an inverter INV9 for performing an AND operation to output the third operation control pulse CON_PUL3 are provided. At this time, the total delay time of the plurality of inverters INV1, INV2, INV3, INV4, INV5, and INV9 and the NAND gate NAND9 becomes a third time.

즉, 제3 동작제어펄스(CON_PUL3)는 위상검출 감지펄스(DET_SENS_PUL)가 비활성화상태에서 활성화상태로 천이되는 시점으로부터 제3 시간이 지난 시점에서 일정시간동안 토글링하는 펄스가 된다.That is, the third operation control pulse CON_PUL3 is a pulse that toggles for a predetermined time after the third time elapses from the time when the phase detection detection pulse DET_SENS_PUL transitions from the inactive state to the active state.

전술한 바와 같이 제1 동작제어펄스(CON_PUL1)와 제2 동작제어펄스(CON_PUL2) 및 제3 동작제어펄스(CON_PUL3)는 모두 위상검출 감지펄스(DET_SENS_PUL)를 각각의 지연량만큼 지연시켜 생성하는 펄스들이며, 각 펄스들을 지연시키기 위한 구성요소들은 서로 공유하는 것이 가능하다는 것을 알 수 있다. 즉, 다수의 인버터(INV1, INV2, INV3, INV4, INV5)는 제1 동작제어펄스(CON_PUL1)와 제2 동작제어펄스(CON_PUL2) 및 제3 동작제어펄스(CON_PUL3)가 공유하는 구성요소가 되는 것을 알 수 있다.
As described above, the first operation control pulse CON_PUL1, the second operation control pulse CON_PUL2, and the third operation control pulse CON_PUL3 are both pulses generated by delaying the phase detection detection pulse DET_SENS_PUL by a respective delay amount. It can be seen that the components for delaying each pulse can be shared with each other. That is, the plurality of inverters INV1, INV2, INV3, INV4, and INV5 become components shared by the first operation control pulse CON_PUL1, the second operation control pulse CON_PUL2, and the third operation control pulse CON_PUL3. It can be seen that.

도 4를 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 구성요소 중 검출 동작 제어부(270)는, 제2 동작제어펄스(CON_PUL2)의 활성화구간동안 검출 인에이블 신호(DET_EN)를 비활성화시키는 동작을 수행한다.Referring to FIG. 4, the detection operation controller 270 of the components of the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device according to the embodiment of the present invention may include a second operation control pulse CON_PUL2. Deactivates the detection enable signal DET_EN during the activation period of.

구체적으로, 외부에서 입력되는 프리 검출 인에이블 신호(PRE_DET_EN)를 입력받아 그 위상을 반전하기 위한 인버터(INV7)와, 인터버(INV7)이 출력신호를 제1 입력단으로 입력받고, 제2 동작제어펄스(CON_PUL2)를 제2 입력단으로 입력받아 부정 논리합 연산을 수행하여 검출 인에이블 신호(DET_EN)로서 출력하기 위한 노아 게이트(NOR)를 구비한다.Specifically, the inverter INV7 for receiving the pre-detection enable signal PRE_DET_EN input from the outside and inverting its phase, and the inverter INV7 receive the output signal to the first input terminal, and control the second operation. A NOR gate NOR is provided to receive the pulse CON_PUL2 through the second input terminal, perform an NOR operation, and output the detected signal as the detection enable signal DET_EN.

여기서, 외부에서 입력되는 프리 검출 인에이블 신호(PRE_DET_EN)는 반도체 장치에 전원이 공급되는 상태에서는 항상 로직'하이'(High)를 유지하는 신호이다. 따라서, 노아게이트(NOR)의 제1 입력단으로는 항상 로직'로우'(Low)의 신호가 인가되며, 검출 인에이블 신호(DET_EN)는 제2 동작제어펄스(CON_PUL2)의 논리레벨 변동에 대응하여 그 논리레벨이 결정된다.The pre-detect enable signal PRE_DET_EN input from the outside is a signal that always maintains a logic 'high' in a state where power is supplied to the semiconductor device. Accordingly, a signal of logic 'Low' is always applied to the first input terminal of the NOR gate NOR, and the detection enable signal DET_EN corresponds to a change in the logic level of the second operation control pulse CON_PUL2. The logic level is determined.

즉, 제2 동작제어펄스(CON_PUL2)가 로직'로우'(Low)일 때는 검출 인에이블 신호(DET_EN)가 로직'하이'(High)가 되고, 제2 동작제어펄스(CON_PUL2)가 로직'하이'(High)일 때는 검출 인에이블 신호(DET_EN)가 로직'하이'(High)가 된다.
That is, when the second operation control pulse CON_PUL2 is logic 'low', the detection enable signal DET_EN becomes logic 'high', and the second operation control pulse CON_PUL2 is logic 'high'. When '(High), the detection enable signal DET_EN becomes logic' high '.

도 5는 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 구성요소 중 듀티 보정 코드 생성부를 상세히 도시한 회로도이다.FIG. 5 is a circuit diagram illustrating in detail a duty correction code generation unit among components of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 구성요소 중 듀티 보정 코드 생성부(220)는, 정 위상검출신호(CLK_DET)의 논리레벨을 제1 동작제어펄스(CON_PUL1)에 응답하여 래치하기 위한 래치부(222), 및 제3 동작제어펄스(CON_PUL3)의 및 래치부(222)를 통해 래치된 정 위상검출신호(CLK_DET)의 논리레벨에 응답하여 듀티 보정 코드(DCC_CODE)의 값을 증감하기 위한 업다운 카운터(224)를 구비한다.Referring to FIG. 5, the duty cycle correcting code generator 220 of the components of the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device according to the exemplary embodiment of the present invention may include the positive phase detection signal CLK_DET. ) Is latched in response to the first operation control pulse CON_PUL1, and the positive phase detection signal latched through the latch operation 222 of the third operation control pulse CON_PUL3. And an up-down counter 224 for increasing or decreasing the value of the duty correction code DCC_CODE in response to the logic level of CLK_DET.

여기서, 래치부(222)는, 제1 동작제어펄스(CON_PUL1)의 토글링에 응답하여 듀티 보정 코드 생성부(220)로 인가되는 정 위상검출신호(CLK_DET)의 논리레벨을 래치한다.Here, the latch unit 222 latches the logic level of the positive phase detection signal CLK_DET applied to the duty correction code generation unit 220 in response to toggling of the first operation control pulse CON_PUL1.

따라서, 래치부(222)는, 위상 검출부(210)의 검출결과가 발생하여 그 논리레벨이 확정된 상태가 되는 정 위상검출신호(CLK_DET)의 논리레벨을 래치할 수 있게 된다.Accordingly, the latch unit 222 can latch the logic level of the positive phase detection signal CLK_DET in which the detection result of the phase detection unit 210 is generated and the logic level thereof is determined.

그리고, 업다운 카운터(224)는 제3 동작제어펄스(CON_PUL3)의 토글링에 응답하여 래치부(222)에서 래치된 정 위상검출신호(CLK_DET)의 논리레벨에 따라 듀티 보정 코드(DCC_CODE)의 값을 증가시키거나 감소시키는 동작을 수행하게 된다.In addition, the up-down counter 224 may adjust the value of the duty correction code DCC_CODE according to the logic level of the positive phase detection signal CLK_DET latched by the latch unit 222 in response to toggling of the third operation control pulse CON_PUL3. To increase or decrease the operation is performed.

예컨대, 제3 동작제어펄스(CON_PUL3)가 토글링하는 시점에서 래치부(222)에서 래치된 정 위상검출신호(CLK_DET)의 논리레벨이 로직'하이'(High)인 경우 듀티 보정 코드(DCC_CODE)의 값을 예정된 단계만큼 증가시키고, 제3 동작제어펄스(CON_PUL3)가 토글링하는 시점에서 래치부(222)에서 래치된 정 위상검출신호(CLK_DET)의 논리레벨이 로직'로우'(Low)인 경우 듀티 보정 코드(DCC_CODE)의 값을 예정된 단계만큼 감소시킨다.For example, when the logic level of the positive phase detection signal CLK_DET latched by the latch unit 222 is logic 'high' at the time when the third operation control pulse CON_PUL3 is toggled, the duty correction code DCC_CODE Is increased by a predetermined step and the logic level of the positive phase detection signal CLK_DET latched by the latch unit 222 is logic 'low' at the time when the third operation control pulse CON_PUL3 toggles. In this case, the value of the duty correction code DCC_CODE is decreased by a predetermined step.

이때, 듀티 보정 코드(DCC_CODE)를 예정된 단계만큼 증가 또는 감소시키는 것이 의미하는 바는 설계자의 의도에 따라 얼마든지 변경될 수 있는 사항이다.
In this case, the increase or decrease of the duty correction code DCC_CODE by a predetermined step is a matter that can be changed as much as the designer intends.

전술한 구성을 바탕으로 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 동작을 설명하면 다음과 같다.
The operation of the circuit for controlling the operation of the duty cycle correction circuit of the semiconductor device according to the embodiment of the present invention shown in FIG. 2 will be described below based on the above-described configuration.

도 6은 도 2에 도시된 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로로 입/출력되는 신호들의 레벨 변화를 도시한 타이밍 다이어그램이다.FIG. 6 is a timing diagram illustrating a level change of signals input and output to a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an exemplary embodiment of the present invention illustrated in FIG. 2.

도 6을 참조하면, 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작이 스스로(self) 반복되는 것을 알 수 있다.Referring to FIG. 6, it can be seen that the operation of the duty cycle correction circuit DCC of the semiconductor device is repeated by itself.

구체적으로 살펴보면, 초기상태에서 외부에서 인가되는 프리 검출 인에이블 신호(PRE_DET_EN) - 도면에 직접적으로 도시되지 않음 - 가 로직'하이'(High) 상태이고, 위상검출 감지 펄스(DET_SENS_PUL) 및 제2 동작제어펄스(CON_PUL2)가 모두 로직'로우'(Low)이므로, 검출 인에이블 신호(DET_EN)가 로직'하이'(High)로 활성화되어 위상 검출부(210)가 동작을 시작하게 된다.Specifically, the pre-detection enable signal PRE_DET_EN, which is not directly shown in the drawing, is applied to the external state in the initial state, and the logic state is 'high', and the phase detection detection pulse DET_SENS_PUL and the second operation are performed. Since all of the control pulses CON_PUL2 are logic 'low', the detection enable signal DET_EN is activated as logic 'high' and the phase detector 210 starts to operate.

위상 검출부(210)가 동작을 수행하게 되면서 정 위상검출신호(CLK_DET) 및 부 위상검출신호(CLK_DET)의 레벨이 서로 다른 기울기로 서서히 하락하게 되고, 어느 순간이 되면 증폭되어 어느 하나의 위상검출신호(CLK_DET or CLK_DETB)는 로직'하이'(High)가 되고 나머지 하나의 위상검출신호(CLK_DETB or CLK_DET)는 로직'로우'(Low)가 되는 것을 알 수 있다.As the phase detection unit 210 performs an operation, the levels of the positive phase detection signal CLK_DET and the negative phase detection signal CLK_DET gradually drop to different inclinations, and are amplified at any moment to detect any one of the phase detection signals. It can be seen that (CLK_DET or CLK_DETB) becomes logic 'high' and the other phase detection signal CLK_DETB or CLK_DET becomes logic 'low'.

또한, 정 위상검출신호(CLK_DET)와 부 위상검출신호(CLK_DET)의 전압레벨이 벌어지는 것을 감지한 위상검출 감지 펄스(DET_SENS_PUL)가 로직'로우'(Low)에서 로직'하이'(High)로 활성화되는 것도 알 수 있다.In addition, the phase detection detection pulse DET_SENS_PUL, which detects that the voltage level of the positive phase detection signal CLK_DET and the negative phase detection signal CLK_DET is spreading, is activated from logic 'low' to logic 'high'. It can also be seen.

이렇게, 위상검출 감지 펄스(DET_SENS_PUL)가 로직'로우'(Low)에서 로직'하이'(High)로 활성화되면서 제1 동작제어펄스(CON_PUL1)와 제2 동작제어펄스(CON_PUL2) 및 제3 동작제어펄스(CON_PUL3)가 순서대로 활성화되는 것도 알 수 있다.As such, the phase detection detection pulse DET_SENS_PUL is activated from logic 'low' to logic 'high' while the first operation control pulse CON_PUL1, the second operation control pulse CON_PUL2, and the third operation control. It can also be seen that the pulses CON_PUL3 are activated in sequence.

이와 같이 순서대로 활성화되는 제1 동작제어펄스(CON_PUL1)와 제2 동작제어펄스(CON_PUL2) 및 제3 동작제어펄스(CON_PUL3) 중 제1 동작제어펄스(CON_PUL1)는, 위상 검출부(210)의 동작을 통해 그 논리레벨이 완전히 확정된 정 위상검출신호(CLK_DET)를 래치하게 한다.The first operation control pulse CON_PUL1 of the first operation control pulse CON_PUL1, the second operation control pulse CON_PUL2, and the third operation control pulse CON_PUL3 that are activated in this order is operated by the phase detection unit 210. By latching the positive phase detection signal (CLK_DET) whose logic level is completely determined.

그리고, 제1 동작제어펄스(CON_PUL1)와 제2 동작제어펄스(CON_PUL2) 및 제3 동작제어펄스(CON_PUL3) 중 제1 동작제어펄스(CON_PUL1)에 의해 위상 검출부(210)의 결과가 래치 되었으므로 더 이상 동작할 필요가 없는 위상 검출부(210)의 동작을 제2 동작제어펄스(CON_PUL2)가 활성화되어 검출 인에이블 신호(DET_EN)를 비활성화시키는 동작을 통해 종료시킨다.The result of the phase detection unit 210 is latched by the first operation control pulse CON_PUL1 among the first operation control pulse CON_PUL1, the second operation control pulse CON_PUL2, and the third operation control pulse CON_PUL3. The operation of the phase detection unit 210 that does not need to operate abnormally is terminated by the operation of the second operation control pulse CON_PUL2 being activated to deactivate the detection enable signal DET_EN.

이렇게, 위상 검출부(210)의 동작이 종료되면서 위상 검출부(210)에서 출력되는 정 위상검출신호(CLK_DET) 및 부 위상검출신호(CLK_DET)의 논리레벨이 모두 로직'하이'(High)로 변동하게 되고, 그에 따라 위상검출 감지 펄스(DET_SENS_PUL)도 로직'하이'(High)에서 로직'로우'(Low)로 변동하게 된다.As such, when the operation of the phase detector 210 ends, the logic levels of the positive phase detection signal CLK_DET and the negative phase detection signal CLK_DET output from the phase detection unit 210 are changed to logic 'high'. Accordingly, the phase detection detection pulse DET_SENS_PUL also changes from logic 'high' to logic 'low'.

이와 같이 위상 검출부(210)의 동작이 종료된 이후 특정시간동안, 즉, 제2 동작제어펄스(CON_PUL2)가 로직'하이'(High)로 활성화되어 있는 구간 및 검출 인에이블 신호(DET_EN)가 로직'로우'(Low)로 비활성화되어 있는 구간동안 제3 동작제어펄스(CON_PUL3)가 토글링하여 듀티 보정 코드(DCC_CODE)의 값을 변동함으로써 소스 클록(CLK)의 듀티비를 변경하게 된다.In this manner, after the operation of the phase detector 210 is terminated, the interval during which the second operation control pulse CON_PUL2 is activated as logic 'high' and the detection enable signal DET_EN are logiced. The third operation control pulse CON_PUL3 toggles during the period in which the signal is 'low' to change the duty ratio of the source clock CLK by changing the value of the duty correction code DCC_CODE.

그 이후, 제2 동작제어펄스(CON_PUL2)가 로직'하이'(High)에서 로직'로우'(Low)로 비활성화되면, 검출 인에이블 신호(DET_EN)가 로직'하이'(High)로 활성화되면서 초기 동작상태로 다시 돌아가게 되어 다시 위상 검출부(210)가 동작을 시작하게 된다.
After that, when the second operation control pulse CON_PUL2 is deactivated from logic 'high' to logic 'low', the detection enable signal DET_EN is activated to the logic 'high' and is initially initialized. Returning to the operation state, the phase detection unit 210 starts operation again.

도 7은 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로의 동작순서를 설명하기 위해 도시한 순서도이다.7 is a flowchart illustrating an operation procedure of a circuit for controlling an operation of a duty cycle correction circuit of a semiconductor device according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 실시예에 따라 반도체 장치의 듀티 사이클 보정 회로의 동작을 제어하기 위한 회로는, 검출 인에이블 신호(DET_EN)가 활성화되는 상태를 통해 그 전체동작이 시작된다.Referring to FIG. 7, the circuit for controlling the operation of the duty cycle correction circuit of the semiconductor device according to the exemplary embodiment of the present invention starts its entire operation through a state in which the detection enable signal DET_EN is activated.

검출 인에이블 신호(DET_EN)가 활성화되면 먼저, 소스 클록(CLK)의 정 클록(RCLK)과 부 클록(FCLK)의 위상차이를 검출하는 동작을 수행하고, 이어서 위상차이를 검출하는 동작을 통해 발생하는 결과가 정확한 결과인지를 확인하는 동작이 수행된다.When the detection enable signal DET_EN is activated, first, a phase difference between the positive clock RCLK and the negative clock FCLK of the source clock CLK is detected, and then the phase difference is detected. The operation of checking whether the result is correct is performed.

이때, 위상차이를 검출하는 동작을 통해 발생하는 결과가 정확한 결과가 아니라면 소스 클록(CLK)의 정 클록(RCLK)과 부 클록(FCLK)의 위상차이를 검출하는 동작을 계속 수행하게 되고, 위상차이를 검출하는 동작을 통해 발생하는 결과가 정확한 결과라면 다음 단계의 동작을 위해 위상검출 감지펄스(DET_SENS_PUL)를 활성화시키기 된다.In this case, if the result of the phase difference detecting operation is not an accurate result, the operation of detecting the phase difference between the positive clock RCLK and the negative clock FCLK of the source clock CLK is continued. If the result of the detection is correct, the phase detection detection pulse DET_SENS_PUL is activated for the next step.

이렇게, 위상검출 감지펄스(DET_SENS_PUL)가 활성화되면 위상차이를 검출하는 동작을 통해 발생하는 결과가 정확한 결과라는 의미가 되므로 위상검출 감지펄스(DET_SENS_PUL)를 예정된 제1 시간만큼 지연시킨 제1 동작제어펄스(CON_PUL1)에 응답하여 위상차이를 검출하는 동작을 통해 발생하는 결과에 대응하는 신호(CLK_DET)를 래치하는 동작을 수행한다.As such, when the phase detection detection pulse DET_SENS_PUL is activated, the result generated through the operation of detecting the phase difference is an accurate result, and thus the first operation control pulse which delays the phase detection detection pulse DET_SENS_PUL by a predetermined first time. In response to CON_PUL1, an operation of latching a signal CLK_DET corresponding to a result generated through an operation of detecting a phase difference is performed.

위상차이를 검출하는 동작을 통해 발생하는 결과에 대응하는 신호(CLK_DET)가 래치된 이후에는 더 이상 위상차이를 검출하는 동작을 수행할 필요가 없으므로 After the signal CLK_DET corresponding to the result generated by the phase difference detection is latched, the phase difference no longer needs to be detected.

예정된 제1 시간보다 긴 시간인 예정된 제2 시간만큼 위상검출 감지펄스(DET_SENS_PUL)를 지연시킨 제2 동작제어펄스(CON_PUL2)에 응답하여 검출 인에이블 신호(DET_EN)를 비활성화시킴으로써 위상차이를 검출하는 동작을 중지시킨다.Detecting the phase difference by deactivating the detection enable signal DET_EN in response to the second operation control pulse CON_PUL2 which has delayed the phase detection detection pulse DET_SENS_PUL by a predetermined second time which is longer than the predetermined first time. Stops.

이때, 제2 동작제어펄스(CON_PUL2)와 검출 인에이블 신호(DET_EN)는 서로 상반되는 활성화구간을 갖도록 제어되므로 검출 인에이블 신호(DET_EN)를 비활성화시키고 싶은 시간만큼 제2 동작제어펄스(CON_PUL2)를 활성화시키게 된다.At this time, since the second operation control pulse CON_PUL2 and the detection enable signal DET_EN are controlled to have opposite activation intervals, the second operation control pulse CON_PUL2 is operated for a time for which the detection enable signal DET_EN is to be deactivated. It will be activated.

그리고, 제2 동작제어펄스(CON_PUL2)가 활성화되고 검출 인에이블 신호(DET_EN)가 비활성화되어 위상차이를 검출하는 동작이 중지된 상태에서 소스 클록(CLK)의 듀티비를 변동하는 동작이 수행된다.The duty ratio of the source clock CLK is changed while the second operation control pulse CON_PUL2 is activated and the detection enable signal DET_EN is inactivated to stop the phase difference detection operation.

먼저, 제2 동작제어펄스(CON_PUL2)보다 더 늦게 활성화되도록 예정된 제2 시간보다 긴 시간인 예정된 제3 시간만큼 위상검출 감지펄스(DET_SENS_PUL)를 지연시켜 제3 동작제어펄스(CON_PUL3)를 활성화시키는 동작을 통해 래치하는 동작에서 래치된 위상차이를 검출하는 동작을 통해 발생하는 결과에 대응하는 신호(CLK_DET)가 듀티 보정 코드(DCC_CODE)의 값을 변동시키는 동작에 영향을 미칠 수 있도록 한다.First, an operation of activating the third operation control pulse CON_PUL3 by delaying the phase detection detection pulse DET_SENS_PUL by a predetermined third time, which is a time longer than the second time scheduled to be activated later than the second operation control pulse CON_PUL2. In the latching operation, the signal CLK_DET corresponding to the result generated through the detection of the latched phase difference may affect the operation of varying the value of the duty correction code DCC_CODE.

즉, 제3 동작제어펄스(CON_PUL3)를 활성화시키는 동작이 수행된 시점에서 래치하는 동작에서 래치된 위상차이를 검출하는 동작을 통해 발생하는 결과에 대응하는 신호(CLK_DET)의 논리레벨이 로직'하이'(High)인 경우 듀티 보정 코드(DCC_CODE)의 값을 예정된 단계만큼 증가시키고, 래치하는 동작에서 래치된 위상차이를 검출하는 동작을 통해 발생하는 결과에 대응하는 신호(CLK_DET)의 논리레벨이 로직'로우'(Low)인 경우 듀티 보정 코드(DCC_CODE)의 값을 예정된 단계만큼 감소시킨다.That is, the logic level of the signal CLK_DET corresponding to the result generated by the latching phase difference detection operation in the latching operation when the operation of activating the third operation control pulse CON_PUL3 is performed is logic 'high. '(High), the logic level of the signal (CLK_DET) corresponding to the result generated by the operation of increasing the value of the duty correction code (DCC_CODE) by a predetermined step, and detecting the phase difference latched in the latching operation is logic In case of 'Low', the value of the duty correction code DCC_CODE is decreased by a predetermined step.

이렇게, 듀티 보정 코드(DCC_CODE)를 증가 또는 감소시키게 되면, 그에 대응하여 소스 클록(CLK)의 듀비티가 변화된다In this way, when the duty correction code DCC_CODE is increased or decreased, the duty of the source clock CLK is changed correspondingly.

예컨대, 듀티 보정 코드(DCC_CODE)의 값이 예정된 단계만큼 증가하는 것에 응답하여 소스 클록(CLK)의 정 클록(RCLK)의 활성화구간을 예정된 구간만큼 늘리고, 소스 클록(CLK)의 부 클록의 활성화구간을 예정된 구간만큼 줄이는 동작을 수행한다.For example, in response to the value of the duty correction code DCC_CODE increasing by a predetermined step, the activation period of the positive clock RCLK of the source clock CLK is increased by the predetermined period, and the activation period of the sub-clock of the source clock CLK is increased. Reduce the number of times by a predetermined interval.

마찬가지로, 듀티 보정 코드(DCC_CODE)의 값이 예정된 단계만큼 감소하는 것에 응답하여 소스 클록(CLK)의 정 클록(RCLK)의 활성화구간을 예정된 구간만큼 줄이고, 소스 클록(CLK)의 부 클록(FCLK)의 활성화구간을 예정된 구간만큼 늘리는 동작을 수행한다.Similarly, in response to the value of the duty correction code DCC_CODE being decreased by a predetermined step, the activation period of the positive clock RCLK of the source clock CLK is reduced by the predetermined period, and the subclock FCLK of the source clock CLK is reduced. It performs the operation of increasing the activation interval of the predetermined interval.

이와 같이 소스 클록(CLK)의 듀티비가 변화되면, 제2 동작제어펄스(CON_PUL2)가 비활성화되어 다시 검출 인에이블 신호(DET_EN)가 활성화되는 상태가 될 때, 변화된 듀티비를 갖는 소스 클록(CLK)을 기준으로 전술한 동작들이 다시 수행된다.
As such, when the duty ratio of the source clock CLK is changed, when the second operation control pulse CON_PUL2 is inactivated and the detection enable signal DET_EN is activated again, the source clock CLK having the changed duty ratio is changed. The above-described operations are performed again on the basis of.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로가 소스 클록(CLK)의 주기(tck)와 상관없이 자체적으로 제어신호를 생성하여 동작이 수행된다. 즉, 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로가 소스 클록(CLK)에 비동기화(asynchronous)된 상태로 동작한다.As described above, according to the embodiment of the present invention, a circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device may independently generate a control signal regardless of the period tck of the source clock CLK. Create and perform the operation. That is, the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device operates in a state in which the circuit is asynchronous to the source clock CLK.

이로 인해, 반도체 장치의 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로에서 소스 클록(CLK)에 동기화되어 동작하기 위해 기다리는 시간들이 최소화되므로 기다리는 동안 소모되었던 전류의 크기가 최소한으로 줄어든다.This minimizes the waiting time for operating in synchronization with the source clock CLK in the circuit for controlling the operation of the duty cycle correction circuit DCC of the semiconductor device, thereby minimizing the amount of current consumed while waiting.

또한, 듀티 사이클 보정 회로(DCC)의 동작을 제어하기 위한 회로의 전체 동작시간이 소스 클록(CLK)의 주파수가 아닌 소스 클록의 정 클록(RCLK)과 부 클록(FCLK)의 듀티비(duty ratio) 차이에 의해 결정되기 때문에 상황에 따라 그 동작 속도가 변동되는 효과가 있다.In addition, the duty ratio of the positive clock RCLK and the negative clock FCLK of the source clock is not the frequency of the source clock CLK, but the total operation time of the circuit for controlling the operation of the duty cycle correction circuit DCC. Since it is determined by the difference, the operation speed is changed according to the situation.

즉, 소스 클록의 정 클록(RCLK)과 부 클록(FCLK)의 듀티비(duty ratio) 차이가 상대적으로 많이 나게 되면 상대적으로 빠른 속도로 동작하게 되고, 소스 클록의 정 클록(RCLK)과 부 클록(FCLK)의 듀티비(duty ratio) 차이가 상대적으로 조금 나게 되면 상대적으로 느린 속도로 동작하게 된다.
That is, when the duty ratio between the positive clock RCLK and the secondary clock FCLK of the source clock becomes relatively large, the operation is performed at a relatively high speed, and the positive clock RCLK and the negative clock of the source clock are relatively high. When the duty ratio of (FCLK) becomes relatively small, it operates at a relatively slow speed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
For example, the logic gate and the transistor illustrated in the above-described embodiment should be implemented differently in position and type depending on the polarity of the input signal.

10, 210 : 위상 검출부 20, 220 : 듀티 보정코드 생성부
30, 230 : 듀티 보정부 40 : 제어신호 생성부
250 : 위상 검출 감지부 260 : 동작제어펄스 생성부
270 : 검출동작 제어부10, 210: phase detector 20, 220: duty correction code generator
30, 230: duty correction unit 40: control signal generation unit
250: phase detection detector 260: operation control pulse generator
270 detection operation control unit

Claims (14)

듀티 보정 코드에 응답하여 소스 클록의 듀티 비를 보정하기 위한 듀티 보정 회로;
검출 인에이블 신호에 응답하여 상기 소스 클록의 정 클록과 부 클록의 위상차이를 검출하기 위한 위상 검출부;
상기 위상 검출부의 검출 결과가 발생하는 것을 감지하여 위상검출 감지펄스를 생성하기 위한 위상검출 감지부;
상기 위상검출 감지펄스를 다수의 설정된 시간만큼 단계적으로 지연시켜 다수의 동작제어펄스를 생성하기 위한 동작제어펄스 생성부;
상기 동작제어펄스 중 어느 하나의 펄스에 응답하여 상기 검출 인에이블 신호의 비활성화구간을 결정하기 위한 검출 동작 제어부; 및
상기 동작제어펄스 중 상기 어느 하나의 펄스를 제외한 나머지 동작제어펄스에 응답하여 상기 위상 검출부의 출력신호에 대응하는 상기 듀티 보정 코드를 생성하기 위한 듀티 보정 코드 생성부
를 구비하는 반도체 장치.
A duty correction circuit for correcting the duty ratio of the source clock in response to the duty correction code;
A phase detector for detecting a phase difference between the positive clock and the sub-clock of the source clock in response to a detection enable signal;
A phase detection detector for generating a phase detection detection pulse by detecting that a detection result of the phase detection unit is generated;
An operation control pulse generator for generating a plurality of operation control pulses by delaying the phase detection detection pulses by a plurality of predetermined times stepwise;
A detection operation control unit for determining an inactivation section of the detection enable signal in response to any one of the operation control pulses; And
A duty correction code generation unit for generating the duty correction code corresponding to the output signal of the phase detection unit in response to the operation control pulses other than the one of the operation control pulses
A semiconductor device comprising a.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 위상 검출부는,
상기 검출 인에이블 신호의 활성화구간에서
상기 소스 클록의 정 클록의 활성화구간 및 부 클록의 비활성화구간에 대응하여 정 위상검출신호의 전압레벨을 상승 및 부 위상검출신호의 전압레벨을 하강시키고, 상기 소스 클록의 정 클록의 비활성화구간 및 부 클록의 활성화구간에 대응하여 상기 정 위상검출신호의 전압레벨을 하강 및 상기 부 위상검출신호의 전압레벨을 상승시키며,
상기 검출 인에이블 신호의 비활성화구간에서
상기 소스 클록의 정 클록 및 부 클록의 활성화 및 비활성화와 상관없이 상기 정 위상검출신호 및 부 위상검출신호를 예정된 전압레벨로 고정시키는 것을 특징으로 하는 반도체 장치.
The method of claim 1,
The phase detection unit,
In the activation section of the detection enable signal
The voltage level of the positive phase detection signal is increased and the voltage level of the negative phase detection signal is decreased in response to the activation period of the positive clock and the deactivation period of the negative clock of the source clock. The voltage level of the positive phase detection signal is lowered and the voltage level of the negative phase detection signal is increased in correspondence to the clock activation period;
In the inactivation section of the detection enable signal
And fixing the positive phase detection signal and the negative phase detection signal to a predetermined voltage level regardless of activation and deactivation of the positive clock and the subclock of the source clock.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,
상기 위상검출 감지부는,
상기 정 위상검출신호와 부 위상검출신호의 전압레벨 차이가 설정된 값보다 커지는 것에 응답하여 상기 위상검출 감지펄스를 활성화시키는 것을 특징으로 하는 반도체 장치.
The method of claim 2,
The phase detection detector,
And the phase detection detection pulse is activated in response to the difference between the voltage levels of the positive phase detection signal and the negative phase detection signal being greater than a set value.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서,
상기 위상검출 감지부는,
상기 정 위상검출신호를 제1 입력단으로 입력받고, 상기 부 위상검출신호를 제2 입력단으로 입력받아 배타적 논리합 연산을 수행하여 상기 위상검출 감지펄스를 생성하는 것을 특징으로 하는 반도체 장치.
The method of claim 3,
The phase detection detector,
And receiving the positive phase detection signal through a first input terminal and the sub phase detection signal through a second input terminal to perform an exclusive OR operation to generate the phase detection detection pulse.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제2항에 있어서,
상기 동작제어펄스 생성부는,
상기 위상검출 감지펄스를 제1 시간만큼 지연시켜 제1 동작제어펄스를 생성하고,
상기 위상검출 감지펄스를 제2 시간 - 상기 제1 시간보다 김 - 만큼 지연시켜 제2 동작제어펄스를 생성하며,
상기 위상검출 감지펄스를 제3 시간 - 상기 제2 시간보다 김 - 만큼 지연시켜 제3 동작제어펄스를 생성하는 것을 특징으로 하는 반도체 장치.
The method of claim 2,
The operation control pulse generator,
Delaying the phase detection detection pulse by a first time to generate a first operation control pulse;
Generating a second operation control pulse by delaying the phase detection detection pulse by a second time-longer than the first time;
And generating a third operation control pulse by delaying the phase detection detection pulse by a third time-longer than the second time.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,
상기 듀티 보정 코드 생성부는,
상기 정 위상검출신호의 논리레벨을 상기 제1 동작제어펄스에 응답하여 래치하기 위한 래치부; 및
상기 제3 동작제어펄스의 및 상기 래치부를 통해 래치된 상기 정 위상검출신호의 논리레벨에 응답하여 상기 듀티 보정 코드의 값을 증감하기 위한 업다운 카운터를 구비하는 것을 특징으로 하는 반도체 장치.
The method of claim 5,
The duty correction code generator,
A latch unit for latching a logic level of the positive phase detection signal in response to the first operation control pulse; And
And an up-down counter for increasing or decreasing a value of the duty correction code in response to a logic level of the third operation control pulse and the positive phase detection signal latched through the latch unit.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 검출 동작 제어부는,
상기 제2 동작제어펄스의 활성화구간동안 상기 검출 인에이블 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
The method of claim 6,
The detection operation control unit,
And deactivating the detection enable signal during an activation period of the second operation control pulse.
검출 인에이블 신호의 활성화구간에서 소스 클록의 정 클록과 부 클록의 위상차이를 검출하는 단계;
상기 검출하는 단계의 결과가 발생하는 것을 감지하여 예정된 시간동안 활성화되는 위상검출 감지펄스를 생성하는 단계;
상기 위상검출 감지펄스를 예정된 제1 시간만큼 지연시킨 제1 동작제어펄스에 응답하여 상기 검출하는 단계의 결과를 통해 생성되는 신호의 레벨을 래치하는 단계;
상기 위상검출 감지펄스를 예정된 제2 시간 - 상기 제1 시간보다 김 - 만큼 지연시킨 제2 동작제어펄스의 활성화구간동안 상기 검출 인에이블 신호를 비활성화시키는 단계;
상기 위상검출 감지펄스를 예정된 제3 시간 - 상기 제2 시간보다 김 - 만큼 지연시킨 제3 동작제어펄스 및 상기 래치하는 단계를 통해 래치된 신호에 응답하여 듀티 보정 코드의 값을 변동하는 단계; 및
상기 듀티 보정 코드에 응답하여 상기 소스 클록의 듀티 비를 보정하는 단계
를 포함하는 반도체 장치의 동작방법.
Detecting a phase difference between a positive clock and a negative clock of the source clock in an activation period of the detection enable signal;
Generating a phase detection detection pulse that is activated for a predetermined time by sensing that a result of the detecting step occurs;
Latching a level of a signal generated as a result of said detecting in response to a first operation control pulse which delayed said phase detection sensing pulse by a predetermined first time;
Deactivating the detection enable signal during an activation period of a second operation control pulse delaying the phase detection detection pulse by a predetermined second time-longer than the first time;
Varying a value of a duty correction code in response to the latched signal through a third operation control pulse delaying the phase detection sense pulse by a predetermined third time-longer than the second time and the latching; And
Correcting the duty ratio of the source clock in response to the duty correction code
Method of operating a semiconductor device comprising a.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제8항에 있어서,
상기 검출하는 단계는,
상기 검출 인에이블 신호의 활성화구간에서 상기 소스 클록의 정 클록의 활성화구간 및 부 클록의 비활성화구간에 대응하여 정 위상검출신호의 전압레벨을 상승 및 부 위상검출신호의 전압레벨을 하강시키는 단계;
상기 검출 인에이블 신호의 활성화구간에서 상기 소스 클록의 정 클록의 비활성화구간 및 부 클록의 활성화구간에 대응하여 상기 정 위상검출신호의 전압레벨을 하강 및 상기 부 위상검출신호의 전압레벨을 상승시키는 단계; 및
상기 검출 인에이블 신호의 비활성화구간에서 상기 소스 클록의 정 클록 및 부 클록의 활성화 및 비활성화와 상관없이 상기 정 위상검출신호 및 부 위상검출신호를 예정된 전압레벨로 고정시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
The method of claim 8,
The detecting step,
Increasing the voltage level of the positive phase detection signal and the voltage level of the negative phase detection signal in response to an activation period of the positive clock and an inactivation period of the subclock of the source clock in the activation period of the detection enable signal;
Lowering the voltage level of the positive phase detection signal and increasing the voltage level of the negative phase detection signal in response to an inactivation period of the positive clock and an activation period of the subclock in the activation period of the detection enable signal; ; And
Fixing the positive phase detection signal and the negative phase detection signal to a predetermined voltage level regardless of activation and deactivation of the positive clock and the subclock of the source clock in the inactivation section of the detection enable signal. Method of operation of a semiconductor device.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제9항에 있어서,
상기 위상검출 감지펄스를 생성하는 단계는,
상기 정 위상검출신호와 부 위상검출신호의 전압레벨 차이가 설정된 값보다 작은 경우 상기 위상검출 감지펄스를 비활성화시키는 단계;
상기 정 위상검출신호와 부 위상검출신호의 전압레벨 차이가 설정된 값보다 큰 경우 상기 위상검출 감지펄스를 활성화시키는 단계를 포함하는 반도체 장치의 동작방법.
10. The method of claim 9,
Generating the phase detection detection pulse,
Deactivating the phase detection detection pulse when the voltage level difference between the positive phase detection signal and the sub phase detection signal is smaller than a set value;
And activating the phase detection detection pulse when the difference between the voltage levels of the positive phase detection signal and the negative phase detection signal is greater than a set value.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제9항에 있어서,
상기 래치하는 단계는,
상기 위상검출 감지펄스를 상기 예정된 제1 시간만큼 지연시킨 펄스의 시작에지에 응답하여 상기 제1 동작제어펄스를 토글링시키는 단계; 및
상기 제1 동작제어펄스의 토글링에 응답하여 상기 정 위상검출신호의 논리레벨을 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
10. The method of claim 9,
The latching step,
Toggling the first operation control pulse in response to a start edge of the pulse delaying the phase detection sense pulse by the predetermined first time; And
And latching a logic level of the positive phase detection signal in response to toggling of the first operation control pulse.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제9항에 있어서,
상기 검출 인에이블 신호를 비활성화시키는 단계는,
상기 위상검출 감지펄스를 상기 예정된 제2 시간만큼 지연시킨 펄스를 상기 제2 동작제어펄스로서 출력하는 단계;
상기 제2 동작제어펄스가 활성화되는 것에 응답하여 상기 검출 인에이블 신호를 비활성화시키는 단계; 및
상기 제2 동작제어펄스가 비활성화되는 것에 응답하여 상기 검출 인에이블 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
10. The method of claim 9,
Deactivating the detection enable signal,
Outputting the pulse which delayed the phase detection sensing pulse by the predetermined second time as the second operation control pulse;
Inactivating the detection enable signal in response to the activation of the second operation control pulse; And
Activating the detection enable signal in response to the second operation control pulse being deactivated.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제9항에 있어서,
상기 듀티 보정 코드의 값을 변동하는 단계;
상기 위상검출 감지펄스를 상기 예정된 제3 시간만큼 지연시킨 펄스의 시작에지에 응답하여 상기 제3 동작제어펄스를 토글링시키는 단계;
상기 제3 동작제어펄스가 토글링하는 시점에서 상기 래치하는 단계를 통해 래치된 신호의 논리레벨이 로직'하이'(High)인 경우 상기 듀티 보정 코드의 값을 예정된 단계만큼 증가시키는 단계; 및
상기 제3 동작제어펄스가 토글링하는 시점에서 상기 래치하는 단계를 통해 래치된 신호의 논리레벨이 로직'로우'(Low)인 경우 상기 듀티 보정 코드의 값을 예정된 단계만큼 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
10. The method of claim 9,
Varying a value of the duty correction code;
Toggling the third operation control pulse in response to a start edge of the pulse delaying the phase detection sense pulse by the predetermined third time;
Increasing the value of the duty correction code by a predetermined step when the logic level of the latched signal is logic 'high' through the latching at the time when the third operation control pulse toggles; And
And reducing the value of the duty correction code by a predetermined step when the logic level of the latched signal is logic 'low' through the latching at the time when the third operation control pulse toggles. An operating method of a semiconductor device, characterized in that.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제13항에 있어서,
상기 듀티 비를 보정하는 단계는,
상기 듀티 보정 코드의 값이 예정된 단계만큼 증가하는 것에 응답하여 상기 소스 클록의 정 클록의 활성화구간을 예정된 구간만큼 늘리고, 상기 소스 클록의 부 클록의 활성화구간을 예정된 구간만큼 줄이는 단계; 및
상기 듀티 보정 코드의 값이 예정된 단계만큼 감소하는 것에 응답하여 상기 소스 클록의 정 클록의 활성화구간을 예정된 구간만큼 줄이고, 상기 소스 클록의 부 클록의 활성화구간을 예정된 구간만큼 늘리는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
The method of claim 13,
Correcting the duty ratio,
In response to the value of the duty correction code increasing by a predetermined step, increasing the activation interval of the positive clock of the source clock by a predetermined interval and reducing the activation interval of the subclock of the source clock by a predetermined interval; And
Reducing the activation interval of the positive clock of the source clock by a predetermined interval and increasing the activation interval of the subclock of the source clock by a predetermined interval in response to the value of the duty correction code decreasing by a predetermined stage. A method of operating a semiconductor device.
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