KR101043776B1 - Circuit for protecting electrostatic discharge in semiconductor device - Google Patents
Circuit for protecting electrostatic discharge in semiconductor device Download PDFInfo
- Publication number
- KR101043776B1 KR101043776B1 KR1020090038558A KR20090038558A KR101043776B1 KR 101043776 B1 KR101043776 B1 KR 101043776B1 KR 1020090038558 A KR1020090038558 A KR 1020090038558A KR 20090038558 A KR20090038558 A KR 20090038558A KR 101043776 B1 KR101043776 B1 KR 101043776B1
- Authority
- KR
- South Korea
- Prior art keywords
- transmission line
- signal transmission
- bipolar transistors
- signal
- line
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
반도체 장치의 정전기 보호회로에 관한 것이며, 신호 입/출력 패드와 내부회로 사이에 연결된 신호전송라인; 전원전압단과 상기 신호전송라인 사이에 병렬로 접속되며, 매트릭스 형태의 레이아웃 구조를 갖는 다수의 PNP 바이폴라 트랜지스터; 및 상기 신호전송라인과 접지전압단 사이에 병렬로 접속되며, 매트릭스 형태의 레이아웃 구조를 갖는 다수의 NPN 바이폴라 트랜지스터를 구비하는 반도체 장치의 정전기 보호회로를 제공한다.A static electricity protection circuit of a semiconductor device, comprising: a signal transmission line connected between a signal input / output pad and an internal circuit; A plurality of PNP bipolar transistors connected in parallel between a power supply voltage terminal and the signal transmission line and having a layout structure of a matrix form; And a plurality of NPN bipolar transistors connected in parallel between the signal transmission line and the ground voltage terminal and having a layout structure in the form of a matrix.
정전기 방지 회로, BJT, MOS-FET, 매트릭스, 레이아웃, 병렬접속 Antistatic Circuits, BJT, MOS-FET, Matrix, Layout, Parallel
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 정전기 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to an electrostatic protection circuit of a semiconductor device.
정전기는, 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다. 따라서, 전원전압이 통상 5V 이하로 설계되어 있는 반도체 내부회로를 통해서 정전기에 의한 전류가 흐르면,각 회로 소자들의 치명적인 손상을 입힐 우려가 있다.Static electricity refers to a phenomenon in which current flows instantaneously due to a very large voltage difference between two objects when two insulated objects come into contact with each other. Therefore, if a current caused by static electricity flows through a semiconductor internal circuit, which is usually designed to have a power supply voltage of 5 V or less, there is a risk of fatal damage of each circuit element.
이러한 정전 방전은 크게 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 낮은 경우이다.The electrostatic discharge can be divided into two types, one of which is when the potential of the external object is higher than the potential of the semiconductor chip, and the other is when the potential of the external object is lower than the potential of the semiconductor chip.
전자의 경우에 정전 방전에 의한 전류는 외부 물체로부터 반도체 칩으로 흐르고, 후자인 경우에 정전 방전에 의한 전류는 반도체 칩에서 외부 물체로 흐르게 된다.In the former case, the current due to the electrostatic discharge flows from the external object to the semiconductor chip, and in the latter case, the current due to the electrostatic discharge flows from the semiconductor chip to the external object.
통상 후자에 비하여 전자에 의한 정전 방전 전류가 반도체 칩 내의 회로 소자들을 크게 열화시키므로, 반도체 장치의 정전기 보호 회로는 축적된 전하를 안정적으로 방전할 수 있도록 설계될 필요가 있다.In general, since the electrostatic discharge current caused by the former significantly degrades the circuit elements in the semiconductor chip, as compared with the latter, the electrostatic protection circuit of the semiconductor device needs to be designed to stably discharge the accumulated charge.
정전기 방전(Electro Static Discharge : ESD)에 의한 내부회로 손상에 대해설명하면 다음과 같다. 먼저, ESD Pulse에 의해 입력단자를 통해 정전기 전류가 인가되면, 인가된 정전기 전류가 내부회로를 거쳐 최종적으로 다른 단자를 빠져나가게 된다. 이때, 정전기 전류에 의해 발생하는 주울(joule) 열 로 인해, 취약한 곳에서 정션 스파이킹 (junction spiking) 또는 산화막 균열 현상 등이 발생하여 소자가 손상된다.The following describes the internal circuit damage caused by electrostatic discharge (ESD). First, when an electrostatic current is applied through an input terminal by an ESD pulse, the applied electrostatic current finally exits another terminal through an internal circuit. At this time, due to the joule heat generated by the electrostatic current, junction spiking or oxide film cracking occurs in a weak place, thereby damaging the device.
따라서, 대부분의 반도체 집적회로는 이러한 손상으로부터 주요 회로를 보호하기 위해 입출력 패드와 내부회로 사이에 정전기 방전 보호회로를 구비하고 있으며, 입출력 버퍼들도 정전기 보호기능을 하는 경우가 많다.Therefore, most semiconductor integrated circuits have an electrostatic discharge protection circuit between the input / output pad and the internal circuit to protect the main circuit from such damage, and the input / output buffers also often have an electrostatic protection function.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 정전기가 발생하는 것을 보다 효율적으로 방지할 수 있는 반도체 장치의 정전기 방지회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object thereof is to provide an antistatic circuit of a semiconductor device that can more effectively prevent the generation of static electricity.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 신호 입/출력 패드와 내부회로 사이에 연결된 신호전송라인; 전원전압단과 상기 신호전송라인 사이에 병렬로 접속되며, 매트릭스 형태의 레이아웃 구조를 갖는 다수의 PNP 바이폴라 트랜지스터; 및 상기 신호전송라인과 접지전압단 사이에 병렬로 접속되며, 매트릭스 형태의 레이아웃 구조를 갖는 다수의 NPN 바이폴라 트랜지스터를 구비하는 반도체 장치의 정전기 보호회로를 제공한다.According to an aspect of the present invention for achieving the above object, a signal transmission line connected between the signal input / output pad and the internal circuit; A plurality of PNP bipolar transistors connected in parallel between a power supply voltage terminal and the signal transmission line and having a layout structure of a matrix form; And a plurality of NPN bipolar transistors connected in parallel between the signal transmission line and the ground voltage terminal and having a layout structure in the form of a matrix.
다수의 BJT를 매트릭스 형태로 구성하여 반도체 장치에서 발생하는 정전기를 방지하므로 반도체 장치에서 정전기 방지회로가 차지하는 면적을 감소시키는 효과가 있다.Since a plurality of BJTs are configured in a matrix form to prevent static electricity generated in the semiconductor device, there is an effect of reducing the area occupied by the antistatic circuit in the semiconductor device.
또한, 본 발명의 실시예에서는 다수의 BJT를 매트릭스 형태로 구성하여 반도체 장치에서 발생하는 정전기를 방지하므로 정전기의 전압레벨이 매우 높은 경우에 도 효과적으로 반도체 장치를 정전기로부터 보호할 수 있는 효과가 있다.In addition, in the embodiment of the present invention, since a plurality of BJTs are configured in a matrix form to prevent static electricity generated in the semiconductor device, the semiconductor device can be effectively protected from static electricity even when the voltage level of static electricity is very high.
또한, 신호 전송 라인 상에 예정된 커패시턴스 값을 갖는 캐패시터가 구비되어 신호 전송라인을 통해 인가되는 정전기의 오버 슈트(Overshoot) 및 언더 슈트(Undershoot)를 보다 완화시켜 주는 효과가 있다.In addition, a capacitor having a predetermined capacitance value is provided on the signal transmission line, thereby further reducing the overshoot and undershoot of static electricity applied through the signal transmission line.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be configured in various different forms, only this embodiment is intended to complete the disclosure of the present invention and to those skilled in the art the scope of the present invention It is provided to inform you completely.
도 1은 반도체 장치의 MOS-FET를 사용한 정전기 방지회로를 도시한 회로도이다.1 is a circuit diagram showing an antistatic circuit using a MOS-FET of a semiconductor device.
도 1을 참조하면, 신호 입/출력 패드(PAD), 신호 입/출력 패드(PAD)와 내부회로 - 도면에 직접적으로 도시되지 않았지만 신호 입/출력 패드(PAD)의 반대편에 위치함 - 사이에 연결된 신호전송라인(ST_LINE)과, 전원전압(VDD)단과 신호전송라인(ST_LINE) 사이에 접속되어 내부회로로 공급되는 정전기를 방전하기 위한 PMOS 정전기 방지 회로(PESDPC : Pmos ESD Protection Circuit)와, 신호전송라인(ST_LINE)과 접지전압(VSS)단 사이에 접속되어 내부회로로 공급되는 정전기를 방 전하기 위한 NMOS 정전기 방지 회로(NESDPC : Nmos ESD Protection Circuit)와, 전원전압(VDD)단과 신호전송라인(ST_LINE) 사이에 접속되어 신호전송라인(ST_LINE)을 통해 전달되는 신호를 풀 업 구동하기 위한 풀 업 구동부(PDT : Pmos Driver Transistor), 및 신호전송라인(ST_LINE)과 접지전압(VSS)단 사이에 접속되어 신호전송라인(ST_LINE)을 통해 전달되는 신호를 풀 다운 구동하기 위한 풀 다운 구동부(NDT : Nmos Driver Transistor)를 구비한다.Referring to FIG. 1, between a signal input / output pad (PAD), a signal input / output pad (PAD) and an internal circuit, which is located opposite to the signal input / output pad (PAD), although not directly shown in the drawing. PMOS ESD Protection Circuit (PESDPC) and a signal connected between the connected signal transmission line (ST_LINE), the power supply voltage (VDD) terminal and the signal transmission line (ST_LINE) to discharge the static electricity supplied to the internal circuit An NMOS ESD Protection Circuit (NESDPC), a power supply voltage (VDD) terminal and a signal transmission line (NSDPC) connected between the transmission line (ST_LINE) and the ground voltage (VSS) terminal to discharge static electricity supplied to the internal circuit. A pull-up driving unit (PDT: Pmos Driver Transistor) for pulling up the signal transmitted through the signal transmission line ST_LINE and connected between the ST_LINE, and between the signal transmission line ST_LINE and the ground voltage VSS terminal. Connected to signal transmission line (ST_LINE) A pull down driver (NDT: Nmos Driver Transistor) is provided to pull down the signal transmitted through the apparatus.
여기서, PMOS 정전기 방지 회로(PESDPC) 내부에 구비된 PMOS 트랜지스터는, 소스 및 게이트가 전원전압(VDD)단에 접속되고, 드레인이 신호전송라인(ST_LINE)에 접속됨으로써 다이오드(diode)와 동일한 동작을 수행하게 된다.Here, in the PMOS transistor provided inside the PMOS anti-static circuit PESDPC, the source and the gate are connected to the power supply voltage VDD terminal, and the drain is connected to the signal transmission line ST_LINE to perform the same operation as the diode. Will perform.
즉, 신호전송라인(ST_LINE)에 정전기가 인가되지 않고 정상적인 전압레벨을 갖는 신호가 인가될 때에는, 신호의 전압레벨이 PMOS 정전기 방지 회로(PESDPC) 내부에 다이오드 형태로 접속된 PMOS 트랜지스터의 항복전압(Break Down Voltage)레벨을 초과할 수 없으므로 PMOS 트랜지스터는 턴 오프(turn off) 상태를 유지하고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 신호는 정상적으로 내부회로로 전송될 수 있다.That is, when static electricity is not applied to the signal transmission line ST_LINE and a signal having a normal voltage level is applied, the voltage breakdown voltage of the PMOS transistor connected in the form of a diode inside the PMOS antistatic circuit PESDPC ( Since the PMOS transistor is turned off because the break down voltage level cannot be exceeded, the signal applied to the signal transmission line ST_LINE can be normally transmitted to the internal circuit.
반면, 신호전송라인(ST_LINE)에 매우 높은 전압레벨을 갖는 정전기가 인가될 때에는, 정전기의 전압레벨이 PMOS 정전기 방지 회로(PESDPC) 내부에 다이오드 형태로 접속된 PMOS 트랜지스터의 항복전압(Break Down Voltage)을 쉽게 초과하게 되므로 PMOS 트랜지스터를 턴 온(turn on) 시키게 되고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 정전기가 전원전압(VDD)단을 통해 외부로 흘러나가게 된 다.On the other hand, when static electricity having a very high voltage level is applied to the signal transmission line ST_LINE, the breakdown voltage of the PMOS transistor in which the voltage level of the static electricity is connected in the form of a diode inside the PMOS antistatic circuit PESDPC is broken down. Since the PMOS transistor is easily turned on, the static electricity applied to the signal transmission line ST_LINE flows out through the power supply voltage VDD stage.
그리고, NMOS 정전기 방지 회로(NESDPC) 내부에 구비된 NMOS 트랜지스터는, 드레인이 신호전송라인(ST_LINE)에 접속되고, 소스 및 게이트가 전원전압(VDD)단에 접속됨으로써 다이오드(diode)와 동일한 동작을 수행하게 된다.In the NMOS transistor provided inside the NMOS antistatic circuit NESDPC, the drain is connected to the signal transmission line ST_LINE, and the source and the gate are connected to the power supply voltage VDD, thereby performing the same operation as that of the diode. Will perform.
즉, 신호전송라인(ST_LINE)에 정전기가 인가되지 않고 정상적인 전압레벨을 갖는 신호가 인가될 때에는, 신호의 전압레벨이 NMOS 정전기 방지 회로(NESDPC) 내부에 다이오드 형태로 접속된 NMOS 트랜지스터의 항복전압(Break Down Voltage)레벨을 초과할 수 없으므로 NMOS 트랜지스터는 턴 오프(turn off) 상태를 유지하고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 신호는 정상적으로 내부회로로 전송될 수 있다.That is, when no static electricity is applied to the signal transmission line ST_LINE and a signal having a normal voltage level is applied, the breakdown voltage of the NMOS transistor in which the voltage level of the signal is connected in the form of a diode inside the NMOS antistatic circuit NESDPC ( Since the NMOS transistor is turned off because the break down voltage level cannot be exceeded, the signal applied to the signal transmission line ST_LINE can be normally transmitted to the internal circuit.
반면, 신호전송라인(ST_LINE)에 매우 높은 전압레벨을 갖는 정전기가 인가될 때에는, 정전기의 전압레벨이 NMOS 정전기 방지 회로(NESDPC) 내부에 다이오드 형태로 접속된 NMOS 트랜지스터의 항복전압(Break Down Voltage)을 쉽게 초과하게 되므로 NMOS 트랜지스터를 턴 온(turn on) 시키게 되고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 정전기가 접지전압(VSS)단을 통해 외부로 흘러나가게 된다.On the other hand, when static electricity having a very high voltage level is applied to the signal transmission line ST_LINE, the breakdown voltage of the NMOS transistor in which the voltage level of the static electricity is diode-connected inside the NMOS antistatic circuit NESDPC is applied. Since the NMOS transistor is easily turned on, the static electricity applied to the signal transmission line ST_LINE flows out through the ground voltage VSS.
전술한 구성 및 동작에서 설명한 바와 같이 MOS-FET를 사용한 정전기 방지회로 동작하기 때문에 반도체 장치에 정전기가 발생하더라도 이를 쉽게 방전시킬 수 있다.As described in the above-described configuration and operation, since the anti-static circuit using the MOS-FET operates, even if static electricity is generated in the semiconductor device, it can be easily discharged.
하지만, 전술한 바와 같이 반도체 장치의 정전기를 방기하기 위해 MOS-FET를 이용하게 되면 다음과 같은 문제가 발생할 수 있다.However, when the MOS-FET is used to discharge static electricity of the semiconductor device as described above, the following problems may occur.
첫 번째, MOS-FET는 이미 널리 알려진 바와 같이 두 전극(드레인, 소스)이 흐르는 채널에 얇은 절연막(Metal oxide = 금속산화)을 두고 게이트를 붙여 놓은 형태가 된다. 그런데, MOS-FET에 구비되는 절연막은 너무 얇기 때문에 수십V 이상만 되면 아주 쉽게 절연막이 파괴되는 문제가 발생한다.First, as is widely known, MOS-FETs are formed by placing a thin insulating film (metal oxide) on a channel through which two electrodes (drain, source) flow through and gated them. However, since the insulating film provided in the MOS-FET is too thin, there is a problem that the insulating film is easily broken when it is several tens of volts or more.
두 번째, MOS-FET는 입력임피던스가 높다는 특성을 가지기 때문에 정전기로부터 내부회로를 보호하기 힘들다.Second, MOS-FETs have a high input impedance, making it difficult to protect internal circuits from static electricity.
이와 같은 이유들 때문에 본 발명에서는 다음과 같은 회로를 제안하였다.For these reasons, the present invention proposes the following circuit.
도 2는 본 발명의 실시예에 따라 BJT를 사용한 정전기 방지회로를 도시한 회로도이다.2 is a circuit diagram illustrating an antistatic circuit using a BJT according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따라 BJT를 사용한 정전기 방지회로는, 신호 입/출력 패드(PAD)와 내부회로 - 도면에 직접적으로 도시되지 않았지만 신호 입/출력 패드(PAD)의 반대편에 위치함 - 사이에 연결된 신호전송라인(ST_LINE)과, 전원전압(VDD)단과 신호전송라인(ST_LINE) 사이에 병렬(parallel)로 접속되며, 매트릭스(matrix) 형태의 레이아웃 구조를 갖는 다수의 PNP 바이폴라 트랜지스터(MBPESDPC : Multi Bjt Pnp ESD Protection Circuit)와, 신호전송라인(ST_LINE)과 접지전압(VSS)단 사이에 병렬(parallel)로 접속되며, 매트릭스(matrix) 형태의 레이아웃 구조를 갖는 다수의 NPN 바이폴라 트랜지스터(MBNESDPC : Multi Bjt Npn ESD Protection Circuit)와, 전원전압(VDD)단과 신호 전송라인(ST_LINE) 사이에 접속되어 신호전송라인(ST_LINE)을 통해 전달되는 신호를 풀 업 구동하기 위한 풀 업 구동부(PDT : Pmos Driver Transistor), 및 신호전송라인(ST_LINE)과 접지전압(VSS)단 사이에 접속되어 신호전송라인(ST_LINE)을 통해 전달되는 신호를 풀 다운 구동하기 위한 풀 다운 구동부(NDT : Nmos Driver Transistor)를 구비한다. 또한, 신호 입/출력 패드(PAD)와 다수의 PNP 바이폴라 트랜지스터(MBPESDPC) 및 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)가 접속되는 노드(COMN) 사이에 입/출력 되는 신호를 버퍼링하기 위한 신호 버퍼링부(buffer CAPACITOR)를 더 구비한다.Referring to FIG. 2, an antistatic circuit using BJT according to an embodiment of the present invention, a signal input / output pad (PAD) and an internal circuit-an opposite side of the signal input / output pad (PAD) although not directly shown in the figure. Located at-A plurality of PNPs connected in parallel between the signal transmission line ST_LINE connected between the power supply voltage VDD terminal and the signal transmission line ST_LINE and having a matrix-like layout structure Multiple NPNs connected in parallel between the bipolar transistor (MBPESDPC: Multi Bjt Pnp ESD Protection Circuit) and the signal transmission line (ST_LINE) and the ground voltage (VSS) stage, and have a matrix-type layout structure. A pull-up driver connected between a bipolar transistor (MBNESDPC) and a power supply voltage (VDD) terminal and a signal transmission line (ST_LINE) to pull up the signal transmitted through the signal transmission line (ST_LINE). ( PDT: Pmos Driver Transistor, and a pull-down driving unit (NDT: Nmos Driver) connected between the signal transmission line (ST_LINE) and the ground voltage (VSS) terminal to pull down the signal transmitted through the signal transmission line (ST_LINE). Transistor) is provided. Also, a signal buffering unit for buffering signals input / output between the signal input / output pad PAD, the node PNP to which the plurality of PNP bipolar transistors MBPESDPC and the plurality of NPN bipolar transistors MBNESDPC are connected ( buffer CAPACITOR).
여기서, 다수의 PNP 바이폴라 트랜지스터(MBPESDPC) 각각은, 전원전압(VDD)단에 베이스 - 이미터가 공통으로 접속되고, 신호전송라인(ST_LINE)에 컬렉터가 접속됨으로써, 다이오드(diode)와 동일한 동작을 수행하기 된다.Here, each of the plurality of PNP bipolar transistors MBPESDPC has a base-emitter connected to the power supply voltage VDD terminal in common, and a collector connected to the signal transmission line ST_LINE, thereby performing the same operation as that of a diode. To be performed.
즉, 신호전송라인(ST_LINE)에 정전기가 인가되지 않고 정상적인 전압레벨을 갖는 신호가 인가될 때에는, 신호의 전압레벨이 다이오드 형태로 접속된 다수의 PNP 바이폴라 트랜지스터(MBPESDPC) 중 어느 하나의 PNP 바이폴라 트랜지스터의 항복전압(Break Down Voltage) 레벨도 초과할 수 없으므로 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)는 모두 턴 오프(turn off) 상태를 유지하고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 신호는 정상적으로 내부회로로 전송될 수 있다.That is, when no static electricity is applied to the signal transmission line ST_LINE and a signal having a normal voltage level is applied, the PNP bipolar transistor of any one of the plurality of PNP bipolar transistors MBPESDPC whose voltage levels are connected in the form of diodes. Since the breakdown voltage level of the PNP bipolar transistor (MBPESDPC) remains turned off, the signals applied to the signal transmission line ST_LINE are normally internal. May be sent to the circuit.
반면, 신호전송라인(ST_LINE)에 매우 높은 전압레벨을 갖는 정전기가 인가될 때에는, 정전기의 전압레벨이 다이오드 형태로 접속된 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)의 항복전압(Break Down Voltage) 레벨을 쉽게 초과하게 되므로 다 수의 PNP 바이폴라 트랜지스터(MBPESDPC)를 턴 온(turn on) 시키게 되고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 정전기가 전원전압(VDD)단을 통해 외부로 흘러나가게 된다.On the other hand, when static electricity having a very high voltage level is applied to the signal transmission line ST_LINE, the breakdown voltage level of the plurality of PNP bipolar transistors MBPESDPC, in which the voltage level of the static electricity is connected in the form of a diode, is easily provided. Since the PNP bipolar transistor MBPESDPC is turned on, the static electricity applied to the signal transmission line ST_LINE flows out through the power supply voltage VDD.
이때, 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)는 신호전송라인(ST_LINE)에 병렬로 접속되므로, 신호전송라인(ST_LINE)을 통해 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)로 매우 높은 전압레벨을 갖는 정전기가 인가되면, 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)가 동시 다발적으로 일정하게 턴 온(turn on)된다. 따라서, 보다 빠른 속도로 신호전송라인(ST_LINE)을 통해 인가되는 정전기를 전원전압(VDD)단으로 방전시킬 수 있다.In this case, since the plurality of PNP bipolar transistors MBPESDPC are connected in parallel to the signal transmission line ST_LINE, when static electricity having a very high voltage level is applied to the plurality of PNP bipolar transistors MBPESDPC through the signal transmission line ST_LINE, A plurality of PNP bipolar transistors (MBPESDPCs) are simultaneously turned on constantly in a number of ways. Accordingly, the static electricity applied through the signal transmission line ST_LINE may be discharged to the power supply voltage VDD at a higher speed.
또한, 전술한 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)는 도면에 도시된 바와 같이 매트릭스 형태의 레이아웃 구조를 갖는 상태가 되고, 다수의 PNP 바이폴라 트랜지스터(MBPESDPC) 각각은 BJT 구조로써 게이트가 존재하지 않는 구성이므로, 반도체 공정의 측면에서 신호 입/출력 패드(PAD) 아래쪽에 위치하게 되어 신호 입/출력 패드(PAD)를 포함하느 포드(PORT) 구조에서 전체 면적이 크게 줄어든다. 따라서, 본 발명의 실시예와 같은 정전기 방지회로를 반도체 장치에 적용하게 되면, MOS-FET를 사용하여 정전기 방지회로를 구성할 때보다 더 작은 면적을 차지하게 할 수 있다. In addition, the plurality of PNP bipolar transistors MBPESDPC described above are in a state of having a matrix-type layout structure as shown in the drawing, and each of the plurality of PNP bipolar transistors MBPESDPC has a BJT structure, and thus no gate exists. In addition, the semiconductor device is positioned below the signal input / output pad (PAD) in terms of the semiconductor process, thereby greatly reducing the total area of the PORT structure including the signal input / output pad (PAD). Therefore, when the antistatic circuit as in the embodiment of the present invention is applied to a semiconductor device, it is possible to occupy a smaller area than when configuring the antistatic circuit using the MOS-FET.
그리고, 다수의 NPN 바이폴라 트랜지스터(MBNESDPC) 각각은, 신호전송라인(ST_LINE)에 베이터 - 이미터가 공통으로 접속되고, 접지전압(VSS)단에 컬렉터가 접속됨으로써 다이오드(diode)와 동일한 동작을 수행하게 된다.Each NPN bipolar transistor MBNESDPC performs the same operation as that of a diode by connecting a emitter-emitter in common to the signal transmission line ST_LINE and a collector connected to the ground voltage VSS. Done.
즉, 신호전송라인(ST_LINE)에 정전기가 인가되지 않고 정상적인 전압레벨을 갖는 신호가 인가될 때에는, 신호의 전압레벨이 다이오드 형태로 접속된 다수의 NPN 바이폴라 트랜지스터(MBNESDPC) 중 어느 하나의 NPN 바이폴라 트랜지스터의 항복전압(Break Down Voltage) 레벨도 초과할 수 없으므로 다수의 NPN 바이폴라 트랜지스터(MBPESDPC)는 모두 턴 오프(turn off) 상태를 유지하고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 신호는 정상적으로 내부회로로 전송될 수 있다.That is, when no static electricity is applied to the signal transmission line ST_LINE and a signal having a normal voltage level is applied, the NPN bipolar transistor of any one of a plurality of NPN bipolar transistors MBNESDPC whose voltage levels are connected in a diode form. Since the breakdown voltage level of NBB is not exceeded, many NPN bipolar transistors (MBPESDPC) remain turned off, so that the signal applied to the signal transmission line ST_LINE is normally internal. May be sent to the circuit.
반면, 신호전송라인(ST_LINE)에 매우 높은 전압레벨을 갖는 정전기가 인가될 때에는, 정전기의 전압레벨이 다이오드 형태로 접속된 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)의 항복전압(Break Down Voltage) 레벨을 쉽게 초과하게 되므로 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)를 턴 온(turn on) 시키게 되고, 그로 인해 신호전송라인(ST_LINE)에 인가되었던 정전기가 접지전압(VSS)단을 통해 외부로 흘러나가게 된다.On the other hand, when static electricity having a very high voltage level is applied to the signal transmission line ST_LINE, the breakdown voltage level of the plurality of NPN bipolar transistors MBNESDPC, which are connected in a diode form, is easily Since the number of NPN bipolar transistors MBNESDPC is turned on, the static electricity applied to the signal transmission line ST_LINE flows out through the ground voltage VSS.
이때, 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)는 신호전송라인(ST_LINE)에 병렬로 접속되므로, 신호전송라인(ST_LINE)을 통해 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)로 매우 높은 전압레벨을 갖는 정전기가 인가되면, 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)가 동시 다발적으로 일정하게 턴 온(turn on)된다. 따라서, 보다 빠른 속도로 신호전송라인(ST_LINE)을 통해 인가되는 정전기를 접지전압(VSS)단으로 방전시킬 수 있다.At this time, since the plurality of NPN bipolar transistors MBNESDPC are connected in parallel to the signal transmission line ST_LINE, when static electricity having a very high voltage level is applied to the plurality of NPN bipolar transistors MBNESDPC through the signal transmission line ST_LINE, A plurality of NPN bipolar transistors (MBNESDPCs) are simultaneously turned on and constantly. Therefore, the static electricity applied through the signal transmission line ST_LINE can be discharged to the ground voltage VSS at a higher speed.
또한, 전술한 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)는 도면에 도시된 바와 같이 매트릭스 형태의 레이아웃 구조를 갖는 상태가 되고, 다수의 NPN 바이폴 라 트랜지스터(MBNESDPC) 각각은 BJT 구조로써 게이트가 존재하지 않는 구성이므로, 반도체 공정의 측면에서 신호 입/출력 패드(PAD) 아래쪽에 위치하게 되어 신호 입/출력 패드(PAD)를 포함하느 포드(PORT) 구조에서 전체 면적이 크게 줄어든다. 따라서, 본 발명의 실시예와 같은 정전기 방지회로를 반도체 장치에 적용하게 되면, MOS-FET를 사용하여 정전기 방지회로를 구성할 때보다 더 작은 면적을 차지하게 할 수 있다. In addition, as described above, the plurality of NPN bipolar transistors MBNESDPC has a matrix-like layout structure, and each of the plurality of NPN bipolar transistors MBNESDPC has a BJT structure, and no gate is present. Because of the configuration, it is located below the signal input / output pad (PAD) in terms of the semiconductor process, thereby greatly reducing the total area in the PORT structure including the signal input / output pad (PAD). Therefore, when the antistatic circuit as in the embodiment of the present invention is applied to a semiconductor device, it is possible to occupy a smaller area than when configuring the antistatic circuit using the MOS-FET.
그리고, 신호 버퍼링부(buffer CAPACITOR)는, 신호전송라인(ST_LINE) 상에 삽입되며, 예정된 커패시턴스 값을 갖는 캐패시터이다.The signal buffering unit (buffer CAPACITOR) is inserted on the signal transmission line ST_LINE and is a capacitor having a predetermined capacitance value.
즉, 신호 버퍼링부(buffer CAPACITOR)는, 신호전송라인(ST_LINE)을 통해 전달되는 신호의 전압레벨이 급격하게 변동하는 경우 그 변동폭을 감소시켜 줌으로써, 다수의 PNP 바이폴라 트랜지스터(MBPESDPC) 및 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)가 매우 높은 전압레벨을 갖는 정전기에 대응하여 동작을 시작하기 까지 필요한 시간동안에 정전기가 내부회로에 미치는 영향을 최소화할 수 있도록 해줄 수 있다.That is, the signal buffering unit (buffer CAPACITOR) reduces the fluctuation range when the voltage level of the signal transmitted through the signal transmission line (ST_LINE) suddenly changes, thereby the plurality of PNP bipolar transistors (MBPESDPC) and the plurality of NPN The bipolar transistor (MBNESDPC) can minimize the impact of static electricity on the internal circuits during the time required to start operation in response to static electricity having a very high voltage level.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다수의 BJT를 매트릭스 형태로 구성하여 반도체 장치에서 발생하는 정전기를 방지하므로, 반도체 장치에서 정전기 방지회로가 차지하는 면적을 감소시킬 수 있고, 정전기의 전압레벨이 매우 높은 경우에도 효과적으로 반도체 장치를 정전기로부터 보호할 수 있다.As described above, by applying the embodiment of the present invention, since a plurality of BJTs are configured in a matrix form to prevent static electricity generated in the semiconductor device, the area occupied by the antistatic circuit in the semiconductor device can be reduced, Even when the voltage level is very high, the semiconductor device can be effectively protected from static electricity.
또한, 신호 전송 라인 상에 예정된 커패시턴스 값을 갖는 캐패시터가 구비되 므로 신호 전송라인을 통해 인가되는 정전기의 오버 슈트(Overshoot) 및 언더 슈트(Undershoot)를 보다 완화시켜 줄 수 있다.In addition, since a capacitor having a predetermined capacitance value is provided on the signal transmission line, overshoot and undershoot of static electricity applied through the signal transmission line can be more relaxed.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.
예컨대, 전술한 실시예에서 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)는 9개의 PNP 바이폴라 트랜지스터가 매트릭스 형태의 레이아웃을 갖고, NPN 바이폴라 트랜지스터(MBNESDPC)도 9개의 NPN 바이폴라 트랜지스터가 메트릭스 형태의 레이아웃을 갖는 구성이 도시되어 있는데, 본 발명의 권리범위에는, 다수의 PNP 바이폴라 트랜지스터(MBPESDPC)에 포함되는 PNP 바이폴라 트랜지스터의 개수가 9개보다 더 많거나 더 적은 경우도 본 발명의 권리범위에 포함된다. 또한, 다수의 NPN 바이폴라 트랜지스터(MBNESDPC)에 포함되는 NPN 바이폴라 트랜지스터의 개수가 9개보다 더 많거나 더 적은 경우도 본 발명의 권리범위에 포함된다.For example, in the above-described embodiment, a plurality of PNP bipolar transistors (MBPESDPC) has a layout in which nine PNP bipolar transistors have a matrix layout, and in the NPN bipolar transistor (MBNESDPC), nine NPN bipolar transistors have a matrix layout. Although shown in the scope of the present invention, the number of PNP bipolar transistors included in the plurality of PNP bipolar transistors (MBPESDPC) is also included in the scope of the present invention. In addition, the number of NPN bipolar transistors included in the plurality of NPN bipolar transistors MBNESDPC is also included in the scope of the present invention.
예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.The illustrated transistors should be implemented in different positions and types depending on the polarity of the input signal.
도 1은 반도체 장치의 MOS-FET를 사용한 정전기 방지회로를 도시한 회로도이다.1 is a circuit diagram showing an antistatic circuit using a MOS-FET of a semiconductor device.
도 2는 본 발명의 실시예에 따라 BJT를 사용한 정전기 방지회로를 도시한 회로도이다.2 is a circuit diagram illustrating an antistatic circuit using a BJT according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
PAD : 신호 입/출력 패드 PESDPC : PMOS 정전기 방지회로PAD: Signal input / output pad PESDPC: PMOS antistatic circuit
NESDPC : NMOS 정전기 방지회로 PDT : 풀 업 구동부NESDPC: NMOS Anti-Static Circuit PDT: Pull Up Driver
NDT : 풀 다운 구동부NDT: Pull Down Drive
MBPESDPC : 다수의 PNP 바이폴라 트랜지스터MBPESDPC: Multiple PNP Bipolar Transistors
MBNESDPC : 다수의 NPN 바이폴라 트랜지스터MBNESDPC: Multiple NPN Bipolar Transistors
buffer CAPACITOR : 신호 버퍼링부buffer CAPACITOR: Signal buffering unit
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090038558A KR101043776B1 (en) | 2009-04-30 | 2009-04-30 | Circuit for protecting electrostatic discharge in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090038558A KR101043776B1 (en) | 2009-04-30 | 2009-04-30 | Circuit for protecting electrostatic discharge in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100119448A KR20100119448A (en) | 2010-11-09 |
| KR101043776B1 true KR101043776B1 (en) | 2011-06-27 |
Family
ID=43405501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090038558A KR101043776B1 (en) | 2009-04-30 | 2009-04-30 | Circuit for protecting electrostatic discharge in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101043776B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027612A (en) * | 1998-10-28 | 2000-05-15 | 김영환 | Electro static discharge protecting circuit |
| JP2002043533A (en) | 2000-05-15 | 2002-02-08 | Nec Corp | Esd protection device and manufacturing method thereof |
| US6631059B1 (en) | 1999-08-21 | 2003-10-07 | Hyundai Electronics Industries Co. Ltd. | ESD protection circuit |
| JP2008021863A (en) | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | Semiconductor device, and protection circuit |
-
2009
- 2009-04-30 KR KR1020090038558A patent/KR101043776B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027612A (en) * | 1998-10-28 | 2000-05-15 | 김영환 | Electro static discharge protecting circuit |
| US6631059B1 (en) | 1999-08-21 | 2003-10-07 | Hyundai Electronics Industries Co. Ltd. | ESD protection circuit |
| JP2002043533A (en) | 2000-05-15 | 2002-02-08 | Nec Corp | Esd protection device and manufacturing method thereof |
| JP2008021863A (en) | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | Semiconductor device, and protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100119448A (en) | 2010-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4727584B2 (en) | Protection circuit against electrostatic discharge and operation method thereof | |
| US7397280B2 (en) | High-voltage tolerant power-rail ESD clamp circuit for mixed-voltage I/O interface | |
| KR100852575B1 (en) | High-voltage tolerant power-rail esd clamp circuit | |
| US7589945B2 (en) | Distributed electrostatic discharge protection circuit with varying clamp size | |
| US7420789B2 (en) | ESD protection system for multi-power domain circuitry | |
| JP4000096B2 (en) | ESD protection circuit | |
| US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
| US8189308B2 (en) | Integrated circuit | |
| JP2005340380A (en) | Electrostatic protection circuit and semiconductor integrated circuit device using same | |
| US9545041B2 (en) | I/O device, method for providing ESD protection for an I/O device and ESD protection device for an I/O device | |
| CN103456720A (en) | Esd protection device for circuits with multiple power domains | |
| US20150043113A1 (en) | Esd clamp circuit | |
| JP2017037949A (en) | Semiconductor device | |
| TW548823B (en) | ESD protection device coupled between a first high power line and a second high power line | |
| US7417837B2 (en) | ESD protection system for multi-power domain circuitry | |
| US20070177317A1 (en) | ESD protection circuit | |
| KR20110082265A (en) | Semiconductor device | |
| JP2008103945A (en) | Semiconductor device | |
| KR101043776B1 (en) | Circuit for protecting electrostatic discharge in semiconductor device | |
| KR100885375B1 (en) | Semiconductor device with electrostatic protection circuits | |
| KR101239102B1 (en) | Circuit for protection Electrostatics discharge | |
| JP2011119415A (en) | Semiconductor integrated device | |
| JP2021022687A (en) | Electrostatic protection circuit | |
| JP2015159137A (en) | ESD protection circuit | |
| TWI768645B (en) | Electrical stress protection circuit and electronic device including the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |