KR101043382B1

KR101043382B1 - 출력 구동 회로

Info

Publication number: KR101043382B1
Application number: KR1020090134184A
Authority: KR
Inventors: 장지은
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2011-06-21

Abstract

본 발명은 입력 신호를 지연시키는 지연 소자, 모드(Mode) 활성화 신호에 따라 입력 신호를 선택적으로 통과시키는 스위칭부, 및 모드 활성화 신호가 활성화되면 스위칭부에 의해 통과된 입력 신호를 구동하고, 모드 활성화 신호가 비활성화되면 지연 소자에 의해 지연된 신호를 구동하여 출력하는 제 1 구동부를 포함하는 출력 구동 회로를 제공한다.

Description

출력 구동 회로 {OUTPUT DRIVER CIRCUIT}

본 발명은 반도체 메모리 장치의 출력 구동 회로에 관한 것이다.

일반적으로 CPU, 메모리, 및 게이트 어레이 등과 같이 집적회로를 포함하는 도체 장치는 개인용 컴퓨터, 서버, 또는 워크스테이션과 같은 다양한 전자 제품에 사용된다.

반도체 장치는 외부로부터 입력 패드를 거쳐 신호를 입력받는 입력 회로와, 출력 패드를 통해 외부로 내부 신호를 출력하기 위한 출력 회로를 포함한다. 이 경우 입/출력 패드는 반도체 장치가 배치되는 기판 상에 있는 전송라인에 연결된다.

한편, 전자 제품의 동작 속도가 빨라짐에 따라 , 신호를 전달하는 시간을 최소화하기 위해 반도체 장치들 사이에서 송수신되는 신호의 스윙(Swing) 폭이 점차 짧아지고 있다.

신호의 스윙 폭이 짧아짐에 따라 외부에서 입력되는 노이즈에 의해 신호가 정확한 타이밍에 동기화되지 못하거나 또는 반도체 장치의 인터페이스에서 임피던스 부정합이 발생하는 문제점이 있다. 임피던스 부정합은 외부 노이즈 외에도 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 발생할 수 있다.

이러한 임피던스 부정합이 발생하면, 데이터의 고속 전송이 어려워지고 반도체 장치의 출력 단자를 통해 출력되는 출력 신호가 왜곡될 수 있다. 그 결과 왜곡된 출력 신호를 입력받는 다른 집적 회로에서 오작동이 발생하는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위하여, 반도체 장치의 출력 단자에서 임피던스를 정합시키면서, 입력 신호와 출력 신호의 활성화 타이밍을 동기화시키기 위한 출력 구동 회로와 관련된다.

본 발명은 입력 신호를 지연시키는 지연 소자, 모드(Mode) 활성화 신호에 따라 입력 신호를 선택적으로 통과시키는 스위칭부, 모드 활성화 신호가 활성화되면 스위칭부에 의해 통과된 입력 신호를 구동하고, 모드 활성화 신호가 비활성화되면 지연 소자에 의해 지연된 신호를 구동하여 출력하는 제 1 구동부, 입력 신호를 구동하는 제 2 구동부, 제 1 구동부에서 구동한 신호를 입력받아 풀업(Pull-Up) 구동하는 제 1 풀업 구동부, 및 제 2 구동부에서 구동한 신호를 입력받아 풀업 구동하는 제 2 풀업 구동부를 포함하는 것을 특징으로 한다.

추가적으로, 본 발명은 입력 신호를 지연시키는 지연 소자; 모드 활성화 신호에 따라 상기 입력 신호를 선택적으로 통과시키는 스위칭부; 및 상기 모드 활성화 신호가 활성화되면 상기 스위칭부에 의해 통과된 신호를 구동하고, 상기 모드 활성화 신호가 비활성화되면 상기 지연 소자에 의해 지연된 신호를 구동하여 출력하는 제 1 구동부를 포함하고, 상기 모드 활성화 신호는 ODT(On Die Termination) 동작 시에 활성화되고, OCD(Off Chip Driver) 동작 시에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동 회로를 제공한다.

본 발명은 모드 활성화 신호를 사용하여 출력 구동 회로가 서로 다른 동작 모드에서 동작하도록 함으로써, 모든 모드에서 입력 신호와 출력 신호의 활성화 타이밍을 정확하게 동기화할 수 있다는 장점이 있다.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로서, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능하며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

도 1을 참고하면, 본 발명의 제 1 실시예에 따른 출력 구동 회로는 제 1 구동부(11) 내지 제 3 구동부(13) 및 제 1 풀업 구동부(21) 내지 제 3 풀업 구동부(23)를 포함한다.

구체적으로, 본 발명의 제 1 실시예에 따른 출력 구동 회로는 입력 신호 IN가 제 1 구동부(11)로 입력되고, 입력 신호 IN가 저항 RA를 거쳐 제 2 구동부(12)로 입력되고, 입력 신호 IN가 저항 RA 및 저항 RB를 거쳐 제 3 구동부(13)로 입력된다.

추가적으로, 본 발명의 제 1 실시예에 따른 출력 구동 회로는 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3가 각각 제 1 구동부(11) 내지 제 3 구동부(13)로 입력된다. 그 결과 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3에 의해 제 1 구동부(11) 내지 제 3 구동부(13)를 선택적으로 활성화시킬 수 있다. 즉 본 발명의 제 1 실시예에 따른 출력 구동 회로의 외부 회로에서 생성되는 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3가 활성화되는 순서에 따라 제 1 구동부(11) 내지 제 3 구동부(13)의 구동 순서를 조절할 수 있다.

제 1 활성화 신호 EN_1가 활성화되면, 제 1 구동부(11)는 입력 신호 IN를 구동한다. 제 1 풀업 구동부(21)는 제 1 구동부(11)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 1 활성화 신호 EN_1가 비활성화되면, 제 1 구동부(11)는 구동 동작을 수행하지 않고, 제 1 풀업 구동부(21)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 2 활성화 신호 EN_2가 활성화되면, 제 2 구동부(12)는 입력 신호 IN가 저항 RA을 통과한 신호를 구동한다. 제 2 풀업 구동부(22)는 제 2 구동부(12)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 2 활성화 신호 EN_2가 비활성화되면, 제 2 구동부(12)는 구동 동작을 수행하지 않고, 제 2 풀업 구동부(22)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 3 활성화 신호 EN_3가 활성화되면, 제 3 구동부(13)는 입력 신호 IN가 저항 RA,RB를 통과한 신호를 구동한다. 제 3 풀업 구동부(23)는 제 3 구동부(13)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 3 활성화 신호 EN_3가 비활성화되면, 제 3 구동부(13)는 구동 동작을 수 행하지 않고, 제 3 풀업 구동부(23)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 1 풀업 구동부(21) 내지 제 3 풀업 구동부(23)는 공통 출력 단자로 풀업 구동한 신호를 출력한다. 제 1 풀업 구동부(21) 내지 제 3 풀업 구동부(23)에 의해 풀업 구동된 신호를 모두 합한 신호가 출력 신호 OUT가 된다.

이상에서 살펴본 것처럼, 본 발명의 제 1 실시예에 따른 출력 구동 회로는 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3에 따라 제 1 구동부(11) 내지 제 3 구동부(13)를 선택적으로 구동할 수 있기 때문에, 입력 신호 IN가 저항 RA 또는 저항 RB를 선택적으로 통과하도록 함으로써 출력 신호 OUT의 임피던스를 조정할 수 있다.

예를 들어, 제 1 활성화 신호 EN_1 및 제 2 활성화 신호 EN_2만 활성화되고 제 3 활성화 신호 EN_3는 비활성화된 경우, 입력 신호 IN는 저항 RA만을 통과하기 때문에, 임피던스를 저항 RA에 맞게 설정할 수 있다. 한편, 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3가 모두 활성화된 경우, 입력 신호 IN는 저항 RA 및 저항 RB를 모두 통과하기 때문에, 임피던스를 저항 RA 및 저항 RB의 합성 저항 값에 맞게 설정할 수 있다.

도 2는 본 발명의 제 2 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

본 발명의 제 2 실시예에 따른 출력 구동 회로는 본 발명의 제 1 실시예에 따른 출력 구동 회로를 반도체 메모리 장치에 적용한 경우를 나타낸다.

도 2를 참고하면, 본 발명의 제 2 실시예에 따른 출력 구동 회로는 제 1 구동부(111,112,113,114), 제 2 구동부(121,122), 제 3 구동부(131), 제 1 풀업 구동부(211,212,213,214), 제 2 풀업 구동부(221,222) 및 제 3 풀업 구동부(231)를 포함한다.

구체적으로, 본 발명의 제 2 실시예에 따른 출력 구동 회로는 입력 신호 DATAR가 제 1 구동부(111)로 입력되고, 입력 신호 DATAR_1가 제 1 구동부(112)로 입력되고, 입력 신호 DATAR_2가 제 1 구동부(113)로 입력되고, 입력 신호 DATAR_3가 제 1 구동부(114)로 입력된다.

입력 신호 DATAR_1는 입력 신호 DATAR가 저항 R1를 통과한 신호를 의미하고, 입력 신호 DATAR_2는 입력 신호 DATAR가 저항 R1 및 저항 R2를 통과한 신호를 의미하며, 입력 신호 DATAR_3는 입력 신호 DATAR가 저항 R1, 저항 R2 및 저항 R3를 통과한 신호를 의미한다. 입력 신호 DARAR_1,DATAR_2,DATAR_3는 저항 R1,R2,R3를 통과함에 따라 입력 신호 DATAR에 비하여 소정의 지연이 발생하게 된다.

제 1 활성화 신호 EN_1는 제 1 구동부(111,112,113,114)에 각각 입력된다. 그 결과 제 1 활성화 신호 EN_1에 의해 제 1 구동부(111,112,113,114)가 동시에 활성화 또는 비활성화될 수 있다.

제 1 활성화 신호 EN_1가 활성화되면, 제 1 구동부(111)는 입력 신호 DATAR를 구동한다. 제 1 풀업 구동부(211)는 제 1 구동부(111)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 1 활성화 신호 EN_1가 비활성화되면, 제 1 구동부(111)는 구동 동작을 수 행하지 않고, 제 1 풀업 구동부(211)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 1 활성화 신호 EN_1가 활성화되면, 제 1 구동부(112)는 입력 신호 DATAR_1를 구동한다. 제 2 풀업 구동부(212)는 제 1 구동부(112)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 1 활성화 신호 EN_1가 비활성화되면, 제 1 구동부(112)는 구동 동작을 수행하지 않고, 제 2 풀업 구동부(212)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 1 활성화 신호 EN_1가 활성화되면, 제 1 구동부(113)는 입력 신호 DATAR_2를 구동한다. 제 1 풀업 구동부(211)는 제 1 구동부(113)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 1 활성화 신호 EN_1가 비활성화되면, 제 1 구동부(113)는 구동 동작을 수행하지 않고, 제 1 풀업 구동부(213)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 1 활성화 신호 EN_1가 활성화되면, 제 1 구동부(114)는 입력 신호 DATAR_3를 구동한다. 제 1 풀업 구동부(214)는 제 1 구동부(114)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 1 활성화 신호 EN_1가 비활성화되면, 제 1 구동부(114)는 구동 동작을 수행하지 않고, 제 1 풀업 구동부(214)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

추가적으로, 본 발명의 제 2 실시예에 따른 출력 구동 회로는 입력 신호 DATAR_4가 제 2 구동부(121)로 입력되고, 입력 신호 DATAR_5가 제 2 구동부(122)로 입력된다.

입력 신호 DATAR_4는 입력 신호 DATAR가 저항 R1,R2,R3,R4를 통과한 신호를 의미하고, 입력 신호 DATAR_5는 입력 신호 DATAR가 저항 R1,R2,R3,R4,R5를 통과한 신호를 의미한다. 입력 신호 DARAR_4,DATAR_5는 저항 R1,R2,R3,R4,R5를 통과함에 따라 입력 신호 DATAR에 비하여 소정의 지연이 발생하게 된다.

제 2 활성화 신호 EN_2는 제 2 구동부(121,122)에 각각 입력된다. 그 결과 제 2 활성화 신호 EN_2에 의해 제 2 구동부(121,122)가 동시에 활성화 또는 비활성화될 수 있다.

제 2 활성화 신호 EN_2가 활성화되면, 제 2 구동부(121)는 입력 신호 DATAR_4를 구동한다. 제 2 풀업 구동부(221)는 제 1 구동부(121)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 2 활성화 신호 EN_2가 비활성화되면, 제 2 구동부(121)는 구동 동작을 수행하지 않고, 제 2 풀업 구동부(221)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 2 활성화 신호 EN_2가 활성화되면, 제 2 구동부(122)는 입력 신호 DATAR_5를 구동한다. 제 2 풀업 구동부(222)는 제 2 구동부(122)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 2 활성화 신호 EN_2가 비활성화되면, 제 2 구동부(122)는 구동 동작을 수 행하지 않고, 제 2 풀업 구동부(222)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

추가적으로, 본 발명의 제 2 실시예에 따른 출력 구동 회로는 입력 신호 DATAR_5가 제 3 구동부(131)로 입력된다.

입력 신호 DATAR_5는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3, 저항 R4, 저항 R5 및 저항 R6을 통과한 신호를 의미한다. 입력 신호 DARAR_6는 저항 R1,R2,R3,R4,R5,R6을 통과함에 따라 입력 신호 DATAR에 비하여 소정의 지연이 발생하게 된다.

제 3 활성화 신호 EN_3는 제 3 구동부(131)에 입력된다. 그 결과 제 3 활성화 신호 EN_3에 의해 제 3 구동부(131)가 동시에 활성화 또는 비활성화될 수 있다.

제 3 활성화 신호 EN_3가 활성화되면, 제 3 구동부(131)는 입력 신호 DATAR를 구동한다. 제 3 풀업 구동부(231)는 제 3 구동부(131)에 의해 1차적으로 구동된 신호를 풀업 구동한다.

제 3 활성화 신호 EN_3가 비활성화되면, 제 3 구동부(131)는 구동 동작을 수행하지 않고, 제 3 풀업 구동부(231)로 아무런 신호가 입력되지 않아 출력 단자로 출력되는 신호가 없게 된다.

제 1 풀업 구동부(211,212,213,214), 제 2 풀업 구동부(221,222) 및 제 3 풀업 구동부(231)는 공통 출력 단자로 풀업 구동한 신호를 출력한다. 이 풀업 구동된 신호를 모두 합한 신호가 출력 신호 DQ가 된다.

이상에서 살펴본 것처럼, 본 발명의 제 2 실시예에 따른 출력 구동 회로는 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3에 따라 제 1 구동부(111,112,113,114) 내지 제 3 구동부(131)를 선택적으로 구동할 수 있기 때문에, 입력 신호 DATAR가 저항 R1 내지 저항 R6를 선택적으로 통과하도록 함으로써 출력 신호 DQ의 임피던스를 조정할 수 있다.

예를 들어, 제 1 활성화 신호 EN_1 및 제 2 활성화 신호 EN_2만 활성화되고 제 3 활성화 신호 EN_3는 비활성화된 경우, 입력 신호 DATAR는 저항 R1 내지 저항 R5를 통과하기 때문에, 임피던스를 저항 R1 내지 저항 R5의 합성 저항 값에 맞게 설정할 수 있다. 한편, 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3가 모두 활성화된 경우, 입력 신호 DATAR는 저항 R1 내지 저항 R6을 모두 통과하기 때문에, 임피던스를 저항 R1 내지 저항 R6의 합성 저항 값에 맞게 설정할 수 있다.

도 3은 본 발명의 제 2 실시예에 따른 출력 구동 회로의 동작 타이밍을 나타내는 타이밍도이다. 도 3에 도시된 타이밍은 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3를 순차적으로 활성화시킨 경우의 출력 신호 DQ를 나타낸다.

도 3을 참고하면, 본 발명의 제 3 실시예에 따른 출력 구동 회로는 입력 신호 DATAR가 제 1 구동부(111)로 입력된다.

입력 신호 DATAR_1는 입력 신호 DATAR가 저항 R1을 통과하면서 지연 D1이 발생하고, 입력 신호 DATAR_1가 제 1 구동부(112)로 입력된다.

입력 신호 DATAR_2는 입력 신호 DATAR가 저항 R1, 저항 R2을 통과하면서 지연 D2이 발생하고, 입력 신호 DATAR_2가 제 1 구동부(113)로 입력된다.

입력 신호 DATAR_3는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3을 통과 하면서 지연 D3이 발생하고, 입력 신호 DATAR_3가 제 1 구동부(114)로 입력된다.

입력 신호 DATAR_4는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3, 저항 R4을 통과하면서 지연되고, 제 2 활성화 신호 EN_2가 제 1 활성화 신호 EN_1보다 늦게 활성화되므로 지연되어 지연 D4이 발생하고, 입력 신호 DATAR_4가 제 2 구동부(121)로 입력된다.

입력 신호 DATAR_5는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3, 저항 R4, 저항 R5을 통과하면서 지연되고, 제 2 활성화 신호 EN_2가 제 1 활성화 신호 EN_1보다 늦게 활성화되므로 지연되어 지연 D5이 발생하고, 입력 신호 DATAR_5가 제 2 구동부(122)로 입력된다.

입력 신호 DATAR_5는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3, 저항 R4, 저항 R5, 저항 R6을 통과하면서 지연되고, 제 3 활성화 신호 EN_3가 제 1 활성화 신호 EN_1보다 늦게 활성화되므로 지연되어 지연 D6이 발생하고, 입력 신호 DATAR_5가 제 3 구동부(131)로 입력된다.

입력 신호 DATAR 내지 입력 신호 DATAR_5는 제 1 구동부(111,112,113,114) 내지 제 3 구동부(131)에 의해 1차적으로 구동되고, 제 1 풀업 구동부(211,212,213,214) 내지 제 3 풀업 구동부(231)에 의해 풀업 구동된다.

최종적으로 제 1 풀업 구동부(211,212,213,214) 내지 제 3 풀업 구동부(231)에 의해 풀업 구동된 신호를 모두 합한 신호가 출력 신호 DQ가 된다.

출력 신호 DQ는 입력 신호 DATAR가 활성화되는 타이밍에 활성화되기 시작하고, 지연된 입력 신호 DATAR_1 내지 입력 신호 DATAR_5가 순차적으로 활성화되면서 레벨이 상승한다. 그리고 지연된 입력 신호 DATAR_5가 마지막으로 활성화되는 타이밍에 레벨이 최고로 된다.

출력 신호 DQ는 입력 신호 DATAR가 비활성화되는 타이밍에 레벨이 감소하기 시작하고, 지연된 입력 신호 DATAR_1 내지 입력 신호 DATAR_5가 순차적으로 비활성화되면서 레벨이 감소한다. 그리고 지연된 입력 신호 DATAR_5가 마지막으로 비활성화되는 타이밍에 비활성화 된다.

도 3에서는 출력 신호 DQ의 기울기가 선형적으로 증가/감소하는 것으로 도시되었지만, 반드시 선형적인 형태를 가지는 것은 아니고 계단파 형태로 점차적으로 증가/감소하는 형태를 가지게 될 수 있다.

이상에서 살펴본 것처럼, 본 발명의 제 2 실시예에 따른 출력 구동 회로는 출력 신호 DQ는 입력 신호 DATAR와 활성화 타이밍이 일치하고, 저항의 크기를 조절하여 지연량을 조절함에 따라 출력 신호 DQ의 레벨이 증가/감소하는 기울기를 조절할 수 있다(이는 본 발명의 제 1 실시예에서도 마찬가지임).

예를 들어, 도 3에서 저항의 값을 작게 하면 지연량이 작아지므로 기울기가 커지게 되고, 저항의 값을 크게 하면 지연량이 커지므로 기울기가 작아지게 된다.

도 4는 본 발명의 제 2 실시예에 따른 출력 구동 회로의 동작 타이밍을 나타내는 타이밍도이다.

도 4에 도시된 타이밍도는 각각 제 1 활성화 신호 EN_1만 활성화시킨 경우와, 제 2 활성화 신호 EN_2만 활성화시킨 경우의 출력 신호 DQ를 나타낸다.

제 1 활성화 신호 EN_1만 활성화될 경우, 제 1 구동부(111,112,113,114)만 구동 동작을 수행하고, 제 2 구동부(121,122) 및 제 3 구동부(131)는 구동 동작을 수행하지 않는다. 즉 출력 신호 DQ는 제 1 구동부(111,112,113,114)의 구동에 의해서만 출력 레벨이 결정된다.

먼저 입력 신호 DATAR가 제 1 구동부(111)로 입력된다.

입력 신호 DATAR_3는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3을 통과하면서 지연 D3이 발생하고, 입력 신호 DATAR_3가 제 1 구동부(114)로 입력된다.

입력 신호 DATAR 내지 입력 신호 DATAR_3는 제 1 구동부(111,112,113,114)에 의해 1차적으로 구동되고, 제 1 풀업 구동부(211,212,213,214)에 의해 풀업 구동된다.

최종적으로 제 1 풀업 구동부(211,212,213,214)에 의해 풀업 구동된 신호를 모두 합한 신호가 출력 신호 DQ가 된다.

출력 신호 DQ는 입력 신호 DATAR가 활성화되는 타이밍에 활성화되기 시작하고, 지연된 입력 신호 DATAR_1 내지 입력 신호 DATAR_3가 순차적으로 활성화되면서 레벨이 상승한다. 그리고 지연된 입력 신호 DATAR_3가 마지막으로 활성화되는 타이밍에 레벨이 최고로 된다.

출력 신호 DQ는 입력 신호 DATAR가 비활성화되는 타이밍에 레벨이 감소하기 시작하고, 지연된 입력 신호 DATAR_1 내지 입력 신호 DATAR_3가 순차적으로 비활성화되면서 레벨이 감소한다. 그리고 지연된 입력 신호 DATAR_3가 마지막으로 비활성화되는 타이밍에 비활성화 된다.

제 2 활성화 신호 EN_2만 활성화될 경우, 제 2 구동부(121,122)만 구동 동작을 수행하고, 제 1 구동부(111,112,113,114) 및 제 3 구동부(131)는 구동 동작을 수행하지 않는다. 즉 출력 신호 DQ는 제 2 구동부(121,122)의 구동에 의해서만 출력 레벨이 결정된다.

먼저 입력 신호 DATAR_4가 제 2 구동부(121)로 입력된다.

입력 신호 DATAR_4는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3, 저항 R4을 통과하면서 지연 D4이 발생하고, 입력 신호 DATAR_4가 제 2 구동부(121)로 입력된다.

입력 신호 DATAR_5는 입력 신호 DATAR가 저항 R1, 저항 R2, 저항 R3, 저항 R4, 저항 R5을 통과하면서 지연 D5이 발생하고, 입력 신호 DATAR_5가 제 2 구동부(122)로 입력된다.

입력 신호 DATAR_4 및 입력 신호 DATAR_5는 제 2 구동부(121,122)에 의해 1차적으로 구동되고, 제 2 풀업 구동부(221,222)에 의해 풀업 구동된다.

최종적으로 제 2 풀업 구동부(221,222)에 의해 풀업 구동된 신호를 모두 합한 신호가 출력 신호 DQ가 된다.

출력 신호 DQ는 입력 신호 DATAR_4가 활성화되는 타이밍에 활성화되기 시작하고, 지연된 입력 신호 DATAR_5가 활성화되는 타이밍에 레벨이 최고로 된다.

출력 신호 DQ는 입력 신호 DATAR_4가 비활성화되는 타이밍에 레벨이 감소하기 시작하고, 지연된 입력 신호 DATAR_5가 비활성화되는 타이밍에 비활성화 된다.

제 1 활성화 신호 EN_1만 활성화되는 경우와 제 2 활성화 신호 EN_2만 활성화되는 경우를 비교하면, 제 1 활성화 신호 EN_1만 활성화되는 경우에는 출력 신호 DQ가 입력 신호 DATAR와 동일한 타이밍에 활성화되기 시작하지만, 제 2 활성화 신호 EN_2만 활성화되는 경우에는 출력 신호 DQ가 입력 신호 DATAR보다 지연 D4만큼 지연된 타이밍에 활성화되기 시작한다.

즉 본 발명의 제 2 실시예에 따른 출력 구동 회로는 제 1 내지 제 3 활성화 신호가 동시에 입력되지 않는 경우에는 입력 신호 DATAR와 출력 신호 DQ의 활성화 타이밍이 정확하게 동기화되지 않을 수 있다. 이는 비활성화 타이밍도 마찬가지이다.

도 4에서도 출력 신호 DQ의 기울기가 선형적으로 증가/감소하는 것으로 도시되었지만, 반드시 선형적인 형태를 가지는 것은 아니고 계단파 형태로 점차적으로 증가/감소하는 형태를 가지게 될 수 있다.

도 5는 본 발명의 제 3 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

도 5를 참고하면, 본 발명의 제 3 실시예에 따른 출력 구동 회로는 본 발명의 제 1 실시예에 따른 출력 구동 회로의 구성요소를 포함하고, 추가적으로 제 1 스위칭부(31) 및 제 2 스위칭부(32)를 더 포함한다.

제 1 스위칭부(31) 및 제 2 스위칭부(32)는 외부 회로로부터 모드 활성화 신 호 MEN를 입력받고, 모드 활성화 신호 MEN에 따라 활성화 또는 비활성화 된다.

모드 활성화 신호 MEN가 활성화되면, 제 1 스위칭부(31) 및 제 2 스위칭부(32)가 활성화된다.

제 1 스위칭부(31) 및 제 2 스위칭부(32)가 활성화되면, 이들은 입력되는 신호를 바이패스한다.

즉 입력 신호 IN는 제 1 구동부(11)로 입력되고, 입력 신호 IN가 저항 RA를 거치지 않고 제 1 스위칭부(31)를 통해 제 2 구동부(12)로 입력되고, 입력 신호 IN가 저항 RA, 저항 RB를 거치지 않고 제 2 스위칭부(32)를 통해 제 3 구동부(13)로 입력된다.

따라서 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3가 활성화되는 순서에 관계없이 제 1 내지 제 3 구동부(11,12,13)로 입력되는 신호가 동일한 타이밍에 활성화될 수 있다.

모드 활성화 신호 MEN가 비활성화되면, 제 1 스위칭부(31) 및 제 2 스위칭부(32)가 비활성화되어 바이패스 동작을 수행하지 않는다.

즉 입력 신호 IN가 제 1 구동부(11)로 입력되고, 입력 신호 IN는 저항 RA를 거쳐 제 2 구동부(12)로 입력되며, 입력 신호 IN는 저항 RA 및 저항 RB를 거쳐 제 3 구동부(13)로 입력된다.

따라서 모드 활성화 신호 MEN가 비활성화된 상태에서는, 본 발명의 제 3 실시예에 따른 출력 구동 회로는 본 발명의 제 1 실시예 및 제 2 실시예 따른 출력 구동 회로와 마찬가지로 동작하게 된다.

본 발명의 제 3 실시예에 따른 출력 구동 회로는 모드 활성화 신호 MEN이 활성화 여부에 따라 제 1 모드와 제 2 모드를 설정함으로써, 출력 구동 회로의 입력 신호 IN와 출력 신호 OUT가 정확하게 동기화될 수 있도록 한다.

예를 들어, 본 발명의 제 3 실시예에 따른 출력 구동 회로는 도 3에 도시된 경우를 제 1 모드로 설정한다. 즉 제 1 활성화 신호 내지 제 3 활성화 신호가 순차적으로 활성화되는 경우를 제 1 모드로 설정한다.

제 1 모드에서 모드 활성화 신호 MEN는 비활성화된 상태로 입력되고, 저항 RA,RB의 크기에 따라 출력 신호 OUT의 기울기 값을 조절할 수 있게 된다.

한편, 본 발명의 제 3 실시예에 따른 출력 구동 회로는 도 4에 도시된 경우를 제 2 모드로 설정한다. 즉 제 1 활성화 신호 내지 제 3 활성화 신호가 순차적으로 활성화되지 않는 경우를 제 2 모드로 설정한다.

제 2 모드에서 모드 활성화 신호 MEN는 활성화된 상태로 입력되고, 모드 활성화 신호 MEN가 활성화되면 입력 신호 IN가 저항 RA,RB을 거치지 않고 구동부로 입력되기 때문에, 출력 신호 OUT는 입력 신호 IN와 동일한 타이밍에 활성화된다.

즉 제 2 모드에서는 제 2 활성화 신호 EN_2만 활성화되어 제 2 구동부(12)만 구동 동작을 수행하는 경우에도 입력 신호 IN가 저항 RA을 거치지 않고 입력되기 때문에 도 4에 도시된 것처럼 입력 신호에 지연이 발생하지 않는다. 그 결과 출력 신호 OUT가 활성화되는 타이밍이 입력 신호 IN의 활성화 타이밍과 정확하게 동기화된다.

도 6은 본 발명의 제 4 실시예에 따른 출력 구동 회로의 구성을 나타내는 다 이어그램이다.

도 6을 참고하면, 본 발명의 제 4 실시예에 따른 출력 구동 회로는 본 발명의 제 2 실시예에 따른 출력 구동 회로의 구성요소를 포함하고, 추가적으로 제 1 스위칭부(310) 내지 제 6 스위칭부(360)를 더 포함한다.

제 1 스위칭부(310) 내지 제 6 스위칭부(360)는 각각 외부 회로로부터 모드 활성화 신호 MEN를 입력받고, 모드 활성화 신호 MEN에 따라 활성화 또는 비활성화 된다.

모드 활성화 신호 MEN가 활성화되면, 제 1 스위칭부(310) 내지 제 6 스위칭부(360)가 활성화된다.

제 1 스위칭부(310) 내지 제 6 스위칭부(360)가 활성화되면, 이들은 입력되는 신호를 바이패스한다.

구체적으로, 입력 신호 DATAR가 제 1 구동부(111)로 입력되고, 입력 신호 DATAR가 저항 R1을 거치지 않고 제 1 스위칭부(310)를 통해 제 1 구동부(112)로 입력되고, 입력 신호 DATAR가 저항 R1,R2를 거치지 않고 제 2 스위칭부(320)를 통해 제 1 구동부(113)로 입력되고, 입력 신호 DATAR가 저항 R1,R2,R3를 거치지 않고 제 3 스위칭부(330)를 통해 제 1 구동부(114)로 입력되고, 입력 신호 DATAR가 저항 R1,R2,R3,R4를 거치지 않고 제 4 스위칭부(340)를 통해 제 2 구동부(121)로 입력되고, 입력 신호 DATAR가 저항 R1,R2,R3,R4,R5를 거치지 않고 제 5 스위칭부(350)를 통해 제 2 구동부(122)로 입력되고, 입력 신호 DATAR가 저항 R1,R2,R3,R4,R5,R6를 거치지 않고 제 6 스위칭부(360)를 통해 제 3 구동부(131)로 입력된다.

즉 모드 활성화 신호 MEN가 활성화된 상태에서는, 구동부(111,112,113,114,121,122,131)로 입력되는 신호가 저항 R1,R2,R3,R4,R5,R6을 거치지 않고 제 1 스위칭부(310) 내지 제 6 스위칭부(360)를 통해 바이패스된다.

따라서 저항에 의한 입력 신호 DATAR의 지연이 전혀 발생하지 않기 때문에(이 경우 도 4에 도시된 지연 D4가 발생하지 않음), 제 2 활성화 신호 EN_2만 활성화되는 경우라도 출력 신호 DQ의 활성화 타이밍이 입력 신호 DATAR의 활성화 타이밍과 동일하게 된다. 그 결과 입력 신호 DATAR와 출력 신호 DQ의 활성화 타이밍을 언제나 정확하게 동기화시킬 수 있다는 장점이 있다.

도 7은 본 발명의 제 5 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

도 7을 참고하면, 본 발명의 제 5 실시예에 따른 출력 구동 회로는 본 발명의 제 3 실시예에 따른 출력 구동 회로의 제 1 스위칭부(31) 및 제 2 스위칭부(32)를 구체적으로 구현한 것이다.

제 1 스위칭부(31) 및 제 2 스위칭부(32)는 각각 패스 트랜지스터 및 인버터를 포함한다.

제 1 스위칭부(31)는 패스 트랜지스터 T1의 입력 단자가 입력 신호 IN 단자와 연결되고, 패스 트랜지스터 T1의 출력 단자가 제 2 구동부(12)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T1의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN1가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T1의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되고, 입력 신호 IN가 패스 트랜지스터 T1를 통과하여 제 2 구동부(12)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T1의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 IN가 패스 트랜지스터 T1를 통과하지 못하며, 제 2 구동부(12)로 아무런 신호도 입력되지 않는다.

제 2 스위칭부(32)는 패스 트랜지스터 T2의 입력 단자가 입력 신호 IN 단자와 연결되고, 패스 트랜지스터 T2의 출력 단자가 제 3 구동부(13)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T2의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN2가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T2의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 IN가 패스 트랜지스터 T2를 통과하여 제 3 구동부(13)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T2의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 IN가 패스 트랜지스터 T2를 통과하지 못하며, 제 3 구동부(13)로 아무런 신호도 입력되지 않는다.

모드 활성화 신호 MEN가 활성화되면, 제 1 스위칭부(31) 및 제 2 스위칭부(32)의 패스 트랜지스터 T1,T2가 턴 온되어 입력 신호 IN를 통과시킨다.

구체적으로, 입력 신호 IN가 제 1 구동부(11)로 입력되고, 입력 신호 IN가 저항 RA를 거치지 않고 제 1 스위칭부(31)를 통해 제 2 구동부(12)로 입력되고, 입력 신호 IN가 저항 RA, 저항 RB를 거치지 않고 제 2 스위칭부(32)를 통해 제 3 구동부(13)로 입력된다.

즉 모드 활성화 신호 MEN가 활성화된 상태에서는, 제 1 구동부(11,12,13)로 입력되는 신호가 저항 RA,RB을 거치지 않고 제 1 스위칭부(31) 및 제 2 스위칭부(32)을 통해 입력되기 때문에, 제 1 활성화 신호 EN_1 내지 제 3 활성화 신호 EN_3가 활성화되는 순서에 관계없이 제 1 내지 제 3 구동부(11,12,13)로 입력되는 신호가 동일한 타이밍에 활성화된다.

모드 활성화 신호 MEN가 비활성화되면, 제 1 스위칭부(31) 및 제 2 스위칭부(32)가 비활성화된다. 이 경우 입력 신호 IN가 제 1 구동부(11)로 입력되고, 입력 신호 IN는 저항 RA를 거쳐 제 2 구동부(12)로 입력되며, 입력 신호 IN는 저항 RA 및 저항 RB를 거쳐 제 3 구동부(13)로 입력된다.

즉 모드 활성화 신호 MEN가 비활성화된 상태에서는, 본 발명의 제 5 실시예에 따른 출력 구동 회로는 본 발명의 제 1 실시예 및 제 2 실시예 따른 출력 구동 회로와 마찬가지로 동작하게 된다.

따라서 본 발명의 제 5 실시예에 따른 출력 구동 회로는 제 1 모드와 제 2 모드를 설정함으로써, 출력 구동 회로의 입력 신호 IN와 출력 신호 OUT가 정확하게 동기화될 수 있도록 한다.

예를 들어, 본 발명의 제 5 실시예에 따른 출력 구동 회로는 도 3에 도시된 경우를 제 1 모드로 설정한다. 즉 제 1 활성화 신호 내지 제 3 활성화 신호가 순차 적으로 활성화되는 경우를 제 1 모드로 설정한다.

한편, 본 발명의 제 5 실시예에 따른 출력 구동 회로는 도 4에 도시된 경우를 제 2 모드로 설정한다. 즉 제 1 활성화 신호 내지 제 3 활성화 신호가 순차적으로 활성화되지 않는 경우를 제 2 모드로 설정한다.

즉 제 2 모드에서는 제 2 활성화 신호 EN_2만 활성화되어 제 2 구동부(12)만 구동 동작을 수행하는 경우에도 입력 신호 IN가 저항 RA을 거치지 않고 입력되기 때문에 도 4에 도시된 것처럼 입력 신호에 지연이 발생하지 않는다. 그 결과 출력 신호 OUT가 활성화되는 타이밍이 입력 신호 IN의 활성화 타이밍과 정확하게 동기화하게 된다.

도 8은 본 발명의 제 6 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

도 8을 참고하면, 본 발명의 제 6 실시예에 따른 출력 구동 회로는 본 발명의 제 4 실시예에 따른 출력 구동 회로의 제 1 스위칭부(310) 내지 제 6 스위칭부(360)를 구체적으로 구현한 것이다.

제 1 스위칭부(310) 내지 제 6 스위칭부(360)는 각각 패스 트랜지스터 및 인 버터를 포함한다.

제 1 스위칭부(310)는 패스 트랜지스터 T1의 입력 단자가 입력 신호 DATAR 단자와 연결되고, 패스 트랜지스터 T1의 출력 단자가 제 1 구동부(112)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T1의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN1가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T1의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 DATAR가 패스 트랜지스터 T1를 통과하여 제 1 구동부(112)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T1의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 DATAR가 패스 트랜지스터 T1를 통과하지 못하며, 제 1 구동부(112)로 아무런 신호도 입력되지 않는다.

제 2 스위칭부(320)는 패스 트랜지스터 T2의 입력 단자가 입력 신호 DATAR 단자와 연결되고, 패스 트랜지스터 T2의 출력 단자가 제 1 구동부(113)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T2의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN2가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T2의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 DATAR가 패스 트랜지스터 T2를 통과하여 제 1 구동부(113)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T2의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 DATAR가 패스 트랜지스터 T2를 통과하지 못하며, 제 1 구동부(113)로 아무런 신호도 입력되지 않는다.

제 3 스위칭부(330)는 패스 트랜지스터 T3의 입력 단자가 입력 신호 DATAR 단자와 연결되고, 패스 트랜지스터 T3의 출력 단자가 제 1 구동부(114)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T3의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN3가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T3의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 DATAR가 패스 트랜지스터 T3를 통과하여 제 1 구동부(114)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T3의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 DATAR가 패스 트랜지스터 T3를 통과하지 못하며, 제 1 구동부(114)로 아무런 신호도 입력되지 않는다.

제 4 스위칭부(340)는 패스 트랜지스터 T4의 입력 단자가 입력 신호 DATAR 단자와 연결되고, 패스 트랜지스터 T4의 출력 단자가 제 2 구동부(121)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T4의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN4가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T4의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 DATAR가 패스 트랜지스터 T4를 통과하여 제 2 구동부(121)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T4의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 DATAR가 패스 트랜지스터 T4를 통과하지 못하며, 제 2 구동부(121)로 아무런 신호도 입력되지 않는다.

제 5 스위칭부(350)는 패스 트랜지스터 T5의 입력 단자가 입력 신호 DATAR 단자와 연결되고, 패스 트랜지스터 T5의 출력 단자가 제 2 구동부(122)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T5의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버터 IN5가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T5의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 DATAR가 패스 트랜지스터 T5를 통과하여 제 2 구동부(122)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T5의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 DATAR가 패스 트랜지스터 T5를 통과하지 못하며, 제 2 구동부(122)로 아무런 신호도 입력되지 않는다.

제 6 스위칭부(360)는 패스 트랜지스터 T6의 입력 단자가 입력 신호 DATAR 단자와 연결되고, 패스 트랜지스터 T6의 출력 단자가 제 3 구동부(131)의 입력 단자와 연결된다. 그리고 패스 트랜지스터 T6의 NMOS 트랜지스터 게이트로 모드 활성화 신호 MEN가 입력되고, PMOS 트랜지스터 게이트로 모드 활성화 신호 MEN를 인버 터 IN6가 반전한 신호가 입력된다.

모드 활성화 신호 MEN가 활성화되면, 패스 트랜지스터 T6의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 온되어 입력 신호 DATAR가 패스 트랜지스터 T6를 통과하여 제 3 구동부(131)로 출력된다.

반면 모드 활성화 신호 MEN가 비활성화되면, 패스 트랜지스터 T6의 NMOS 트랜지스터 및 PMOS 트랜지스터가 턴 오프되어 입력 신호 DATAR가 패스 트랜지스터 T6를 통과하지 못하며, 제 3 구동부(131)로 아무런 신호도 입력되지 않는다.

이상에서 살펴본 것처럼, 모드 활성화 신호 MEN가 활성화되면, 제 1 스위칭부(310) 내지 제 6 스위칭부(360)의 패스 트랜지스터 T1~T6가 턴 온되어 입력 신호 DATAR를 통과시킨다.

즉 모드 활성화 신호 MEN가 활성화된 상태에서는, 구동 부(111,112,113,114,121,122,131)로 입력되는 신호가 저항 R1,R2,R3,R4,R5,R6을 거치지 않고 제 1 스위칭부(310) 내지 제 6 스위칭부(360)를 통해 입력된다.

따라서 저항에 의한 입력 신호 DATAR의 지연이 전혀 발생하지 않기 때문에(즉 도 4에 도시된 지연 D4가 발생하지 않음), 제 2 활성화 신호 EN_2만 활성화되는 경우라도 출력 신호 DQ의 활성화 타이밍이 입력 신호 DATAR의 활성화 타이밍과 동일하게 된다. 그 결과 입력 신호 DATAR와 출력 신호 DQ의 활성화 타이밍을 언제나 정확하게 동기화할 수 있다는 장점이 있다.

본 발명에 따른 출력 구동 회로는 DRAM(Dynamic Random Access Memory), PCRAM(Phase Change RAM), FRAM(Ferroelectric RAM) 등의 다양한 반도체 메모리 장치에 적용 가능하다.

예를 들어, 본 발명에 따른 출력 구동 회로를 DRAM에 적용 가능하다.

DRAM에서는, OCD(Off Chip Driver) 동작 중에는 상기 제 1 활성화 신호부터 제 2, 제 3 활성화 신호의 순서로 활성화되기 때문에 입력 신호와 출력 신호의 활성화 타이밍이 동기화된다(도 3의 경우와 마찬가지임).

반면 ODT(On Die Termination) 동작 중에는 제 1 활성화 신호 내지 제 3 활성화 신호의 활성화되는 순서가 달라질 수 있기 때문에 입력 신호와 출력 신호의 활성화 타이밍이 동기화되지 않을 수 있다(도 4의 경우가 발생 가능함).

이 경우 OCD 동작 구간을 제 1 모드로 설정하고, ODT 동작 구간을 제 2 모드로 설정할 수 있다.

그 결과 OCD 동작 구간에서는 저항의 크기에 따라 출력 신호의 기울기를 제 어할 수 있고, ODT 동작 구간에서는 입력 신호가 저항을 통과하지 않도록 하여 입력 신호와 출력 신호의 활성화 타이밍을 정확하게 동기화할 수 있다.

도 3은 본 발명의 제 2 실시예에 따른 출력 구동 회로의 동작 타이밍을 나타내는 타이밍도이다.

도 6은 본 발명의 제 4 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

도 7는 본 발명의 제 5 실시예에 따른 출력 구동 회로의 구성을 나타내는 다이어그램이다.

Claims

입력 신호를 지연시키는 지연 소자;

모드(Mode) 활성화 신호에 따라 상기 입력 신호를 선택적으로 통과시키는 스위칭부;

상기 모드 활성화 신호가 활성화되면 상기 스위칭부에 의해 통과된 상기 입력 신호를 구동하고, 상기 모드 활성화 신호가 비활성화되면 상기 지연 소자에 의해 지연된 신호를 구동하여 출력하는 제 1 구동부;

상기 입력 신호를 구동하는 제 2 구동부;

상기 제 1 구동부에서 구동한 신호를 입력받아 풀업(Pull-Up) 구동하는 제 1 풀업 구동부; 및

상기 제 2 구동부에서 구동한 신호를 입력받아 풀업 구동하는 제 2 풀업 구동부를 포함하는 것을 특징으로 하는 출력 구동 회로.
삭제
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,

상기 제 1 구동부는 제 1 활성화 신호에 의해 구동 동작이 활성화되고,

상기 제 2 구동부는 제 2 활성화 신호에 의해 구동 동작이 활성화되는 것을 특징으로 하는 출력 구동 회로.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,

상기 스위칭부는

상기 입력 신호를 입력받고, 상기 모드 활성화 신호에 따라 선택적으로 상기 입력 신호를 상기 제 1 구동부로 출력하는 패스 트랜지스터를 포함하는 출력 구동 회로.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

청구항 4에 있어서,

상기 패스 트랜지스터는

상기 모드 활성화 신호가 활성화되면 상기 입력 신호를 통과시키고,

상기 모드 활성화 신호가 비활성화되면 상기 입력 신호를 차단하는 것을 특징으로 하는 출력 구동 회로.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,

상기 지연 소자는 저항 소자인 것을 특징으로 하는 출력 구동 회로.
입력 신호를 지연시키는 지연 소자;

모드 활성화 신호에 따라 상기 입력 신호를 선택적으로 통과시키는 스위칭부; 및

상기 모드 활성화 신호가 활성화되면 상기 스위칭부에 의해 통과된 신호를 구동하고, 상기 모드 활성화 신호가 비활성화되면 상기 지연 소자에 의해 지연된 신호를 구동하여 출력하는 제 1 구동부를 포함하고,

상기 모드 활성화 신호는 ODT(On Die Termination) 동작 시에 활성화되고, OCD(Off Chip Driver) 동작 시에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동 회로.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

청구항 7에 있어서,

상기 입력 신호를 구동하여 출력하는 제 2 구동부;

상기 제 1 구동부에서 구동한 신호를 입력받아 풀업 구동하는 제 1 풀업 구동부; 및

상기 제 2 구동부에서 구동한 신호를 입력받아 풀업 구동하는 제 2 풀업 구동부를 더 포함하는 반도체 메모리 장치의 출력 구동 회로.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

청구항 8에 있어서,

상기 제 1 구동부는 제 1 활성화 신호에 의해 구동 동작이 활성화되고,

상기 제 2 구동부는 제 2 활성화 신호에 의해 구동 동작이 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동 회로.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,

상기 OCD 동작 시에는
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

청구항 7에 있어서,

상기 스위칭부는

상기 입력 신호를 입력받고, 상기 모드 활성화 신호에 따라 선택적으로 상기 입력 신호를 상기 제 1 구동부로 출력하는 패스 트랜지스터를 포함하는 반도체 메모리 장치의 출력 구동 회로.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

청구항 11에 있어서,

상기 패스 트랜지스터는

상기 모드 활성화 신호가 활성화되면 상기 입력 신호를 바이패스하고,

상기 모드 활성화 신호가 비활성화되면 상기 입력 신호를 차단하는 것을 특징으로 하는 반도체 메모리 장치의 출력 구동 회로.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

청구항 7에 있어서,

상기 지연 소자는 저항 소자인 것을 특징으로 하는 반도체 메모리 장치의 출력 구동 회로.