KR101041004B1 - Manufacture method for multi-row leadless frame and semiconductor package - Google Patents

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Abstract

본 발명은 다열형 리드리스 프레임 및 반도체 패키지의 제조방법을 제공하기 위한 것으로, 다열형 리드리스 프레임의 제조방법에 있어서, 시트 단위로 1차 에칭을 수행하는 제 1 단계와; 상기 제 1 단계 후 라미네이션 후 회로를 형성하고 도금 처리와 박리 처리를 수행하는 제 2 단계와; 상기 제 2 단계 후 스트립 단위로의 절단을 수행하는 제 3 단계;.를 포함하여 구성함으로서, 패턴 형성을 위하여 스트립이 절단된 형태의 1차 에칭품을 사용하지 않고 통판의 에칭품을 사용하여 얼라인이 용이하고 입출력 단자의 파인 패턴 형성이 가능하며 언더컷 현상이 발생하지 않고 공정상의 적용이 용이하고 공정 속도도 빠른 제조방법을 제공할 수 있게 되는 것이다.The present invention provides a method of manufacturing a multi-row leadless frame and a semiconductor package, comprising: a first step of performing a primary etching on a sheet basis; A second step of forming a circuit after lamination after the first step and performing a plating treatment and a peeling treatment; And a third step of performing cutting to the strip unit after the second step. By including, the freezing is performed by using the etching product of the plate without using the primary etching product of the strip cut form to form the pattern. It is possible to provide a manufacturing method that is easy to print, fine patterns of input / output terminals, undercut phenomenon does not occur, is easy to apply in the process, and the process speed is high.

다열형 리드리스 프레임, 반도체 패키지, 시트, 스트립, 에칭 Multi-Red Leadless Frames, Semiconductor Packages, Sheets, Strips, Etching

Description

다열형 리드리스 프레임 및 반도체 패키지의 제조방법{Manufacture method for multi-row leadless frame and semiconductor package}Manufacturing method for multi-row leadless frame and semiconductor package

본 발명은 다열형 리드리스 프레임 및 반도체 패키지의 제조방법에 관한 것으로, 특히 패턴 형성을 위하여 스트립(strip)이 절단된 형태의 1차 에칭품을 사용하지 않고 통판(sheet)의 에칭품을 사용하여 얼라인(align)이 용이하고 입출력 단자의 파인 패턴(fine pattern) 형성이 가능하며 언더컷(under cut) 현상이 발생하지 않고 공정상의 적용이 용이하고 공정 속도도 빠른 제조방법을 제공하기에 적당하도록 한 다열형 리드리스 프레임 및 반도체 패키지의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a multi-layered leadless frame and a semiconductor package, and in particular, by using an etching product of a sheet without using a primary etching product having a strip cut form for pattern formation. It is easy to align, fine pattern of input and output terminals can be formed, undercut phenomenon does not occur, it is easy to apply in the process, and the process speed is suitable to provide a manufacturing method. A method of manufacturing a multi-row leadless frame and a semiconductor package.

일반적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다 양한 구조로 제조되고 있다.In general, since a semiconductor package cannot receive or transmit electric signals by receiving electricity from the outside by the semiconductor chip itself, it is necessary for the semiconductor chip to package the chip in order to exchange various electrical signals with the outside. Recently, in consideration of chip size reduction, heat dissipation capability and electrical performance improvement, reliability improvement, manufacturing cost, and the like, various structures such as lead frames, printed circuit boards, and circuit films have been manufactured.

그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열형(multi-row) 리드리스 프레임의 반도체 패키지가 주목받고 있다.In addition, according to the trend of higher integration of semiconductor chips, it is necessary to increase the number of input and output terminals, which are electrical leads between the semiconductor chip and the external circuit board. For this purpose, a semiconductor package of a multi-row leadless frame having leads having two or more arrays for connecting a chip and an external circuit to each other has been attracting attention.

도 1은 종래 스트립 절단 에칭품을 이용하여 다열형 리드리스 프레임 및 반도체 패키지를 제조하는 방법을 보인 흐름도이다.1 is a flowchart illustrating a method of manufacturing a multi-row leadless frame and a semiconductor package using a conventional strip cutting etching product.

그래서 시트(sheet)에 대해 스트립(strip) 단위로 1차 에칭을 수행한다(ST1). 그리고 양면 라미네이션 후 회로를 형성한다(ST2). 그런 다음 도금을 수행하고(ST3), 박리를 수행하여 다열형 리드리스 프레임을 제조한다(ST4).Thus, the first etching is performed in units of strips on the sheet (ST1). After the double-sided lamination to form a circuit (ST2). Then, plating is performed (ST3), and peeling is performed to prepare a multi-row type leadless frame (ST4).

또한 다열형 리드리스 프레임이 제조되면, 칩 단위로 절단한 후 에폭시 몰딩을 수행하여 반도체 패키지를 완성한다(ST5).In addition, when the multi-row leadless frame is manufactured, the semiconductor package is completed by cutting the chip unit and performing epoxy molding (ST5).

도 2는 도 1에 의해 제조할 경우의 공정을 보인 개념도이다.FIG. 2 is a conceptual diagram showing a process in the case of manufacturing by FIG.

먼저 도 2에서 (a)는 시트(10)에 대해 스트립 절단부(11)에서 스트립 단위로 1차 에칭을 수행하는 것을 보인 것이다.First, in FIG. 2, (a) shows that the first etching is performed in strip units at the strip cut portion 11 with respect to the sheet 10.

그런 다음 도 2의 (b)에서와 같이, 스트립이 형성된 시트에 감광성 물질 라미네이션(lamination)(12)한다.Then, photosensitive material lamination 12 is performed on the sheet on which the strip is formed, as shown in FIG.

그리고 도 2의 (c)에서와 같이 포토 마스크(13)를 이용하여 노광하고 도금을 수행하게 된다. 이때 감광성 물질을 포토 마스크로 노광을 할 때 기존의 시트(10)에 형성된 스트립과 라미네이션에 의해 밀려난 스트립의 위치가 달라져 제대로 패 턴이 형성되지 않게 된다. 즉, 도 2의 (c)에서 W 만큼의 얼라인이 안되어 패턴 불량이 발생하게 된다.As shown in FIG. 2C, the photomask 13 is exposed and plating is performed. At this time, when exposing the photosensitive material with a photo mask, the positions of the strips pushed by the lamination and the strips formed on the existing sheet 10 are changed so that the pattern is not properly formed. That is, as shown in FIG. 2C, alignment by W is not performed, resulting in pattern defects.

도 3에서 (a)는 도 2의 (a)에서 스트립 단위로 절단되어 있는 시트를 보인 평면도이고, (b)는 스트립이 고정되지 않아 패턴 얼라인이 제대로 수행되지 못한 예를 보인 도면이다. 여기서 도 3의 (b)에서 참조번호 14는 형성된 반도체 패키지이고, 15는 금속 소재이며, 16은 금속 소재 위에 형성되는 도금 층이다. 그래서 도 3의 (b)에서와 같이 금속 소재(15) 위에 형성되는 도금 층(16)이 금속 소재(15)의 중심에 형성되지 못하고, 중심에서 윗 방향으로 치우쳐진 상태에서 패턴 얼라인이 이루어진 것을 알 수 있다.In FIG. 3, (a) is a plan view showing a sheet cut in units of strips in (a) of FIG. 2, and (b) is a view showing an example in which pattern alignment is not properly performed because the strip is not fixed. In FIG. 3B, reference numeral 14 is a formed semiconductor package, 15 is a metal material, and 16 is a plating layer formed on the metal material. Thus, as shown in (b) of FIG. 3, the plating layer 16 formed on the metal material 15 may not be formed at the center of the metal material 15, and the pattern alignment may be performed in a state in which it is shifted upward from the center. It can be seen that.

이와 같이 종래의 다열형 리드리스 프레임의 경우 시트 단위로 패턴 공정을 진행할 때 스트립 단위로 절단이 되어 있어 스트립을 형성하는 Cu 소자가 고정되지 않아 패턴 형성이 어려움이 있었다. 즉, 도 3에서와 같이 패턴부인 스트립 부분이 고정되어 있지 않아 마스크로 노광 시 원래의 위치와 정확히 맞지 않게 되고, 이에 따라 패턴이 틀어지게 되는 문제점이 있었다.As described above, in the case of the conventional multi-row type leadless frame, when the pattern process is performed in sheet units, the Cu elements forming the strips are not fixed so that pattern formation is difficult. That is, as shown in FIG. 3, the strip portion, which is a pattern portion, is not fixed, and thus does not exactly match the original position when exposed with a mask, thereby causing the pattern to be distorted.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 패턴 형성을 위하여 스트립(strip)이 절단된 형태의 1차 에칭품을 사용하지 않고 통판(sheet)의 에칭품을 사용하여 얼라인(align)이 용이하 고 입출력 단자의 파인 패턴(fine pattern) 형성이 가능하며 언더컷 현상이 발생하지 않고 공정상의 적용이 용이하고 공정 속도도 빠른 다열형 리드리스 프레임 및 반도체 패키지의 제조방법을 제공하는데 있다.Therefore, the present invention has been proposed to solve the conventional problems as described above, and an object of the present invention is to use a sheet of a sheet without using a primary etching product in which a strip is cut to form a pattern. Etched products enable easy alignment, fine pattern formation of input / output terminals, multi-layered leadless frames and semiconductors with fast process speed and no undercut phenomenon. It is to provide a method of manufacturing a package.

도 4는 본 발명의 일 실시예에 의한 다열형 리드리스 프레임 및 반도체 패키지의 제조방법을 보인 흐름도이고, 도 5는 도 4의 제조공정을 보인 개념도이다.4 is a flowchart illustrating a method of manufacturing a multi-line type leadless frame and a semiconductor package according to an embodiment of the present invention, and FIG. 5 is a conceptual diagram illustrating the manufacturing process of FIG. 4.

이에 도시된 바와 같이, 다열형 리드리스 프레임의 제조방법에 있어서, 시트 단위로 1차 에칭을 수행하는 제 1 단계(ST11)와; 상기 제 1 단계 후 라미네이션 후 회로를 형성하고 도금 처리와 박리 처리를 수행하는 제 2 단계(ST12 ~ ST14)와; 상기 제 2 단계 후 스트립 단위로의 절단을 수행하는 제 3 단계(ST15);를 포함하여 수행하는 것을 특징으로 한다.As shown therein, a method of manufacturing a multi-row leadless frame comprising: a first step (ST11) of performing a primary etching on a sheet basis; A second step (ST12 to ST14) of forming a circuit after lamination after the first step and performing a plating process and a peeling process; And a third step (ST15) of performing cutting in strip units after the second step.

상기 제 3 단계는, 펀칭, 라우팅, 레이저 컷팅, 리소그라피 중에서 하나 이상을 사용하여 스트립 단위로의 절단을 수행하는 것을 특징으로 한다.The third step is characterized in that the cutting in strip units using at least one of punching, routing, laser cutting, lithography.

또한 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법은, 상기 제 3 단계 후 상기 다열형 리드리스 프레임에 반도체 칩을 실장하고 에폭시 몰딩(29)을 수행하는 제 4 단계(ST16)와; 상기 제 4 단계 후 하부 에칭을 수행하는 제 5 단계(ST17);를 포함하여 수행하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor package according to an embodiment of the present invention may include a fourth step (ST16) of mounting a semiconductor chip on the multi-line type leadless frame and performing an epoxy molding 29 after the third step; And a fifth step (ST17) for performing a bottom etch after the fourth step.

또한 본 발명의 일 실시예에 의한 다열형 리드리스 프레임은, 금속 소재(21)에 의해 형성되는 패턴부(31)와 도금층(23)에 의해 형성되는 패드부(32)를 구비한 다열형 리드리스 프레임이 있어서, 상기 패턴부(31)의 중심점과 상기 패드부(32)의 중심점에 의해 형성되는 얼라인 바이어스(Align Bias)는 38.67um(마이크로미터) 이하인 것을 특징으로 한다.In addition, the multi-row type leadless frame according to an embodiment of the present invention includes a multi-row type lead having a pattern part 31 formed by the metal material 21 and a pad part 32 formed by the plating layer 23. In the lease frame, the alignment bias formed by the center point of the pattern portion 31 and the center point of the pad portion 32 is 38.67 um (micrometer) or less.

상기 다열형 리드리스 프레임은, 상기 얼라인 바이어스 나누기 패턴의 폭이 0.11 이하인 것을 특징으로 한다.The multi-line type leadless frame is characterized in that the width of the alignment bias divider pattern is 0.11 or less.

본 발명에 의한 다열형 리드리스 프레임 및 반도체 패키지의 제조방법은 패턴 형성을 위하여 스트립(strip)이 절단된 형태의 1차 에칭품을 사용하지 않고 통판(sheet)의 에칭품을 사용하여 얼라인(align)이 용이하고 입출력 단자의 파인 패턴(fine pattern) 형성이 가능하며 언더컷 현상이 발생하지 않고 공정상의 적용이 용이하고 공정 속도도 빠른 제조방법을 제공할 수 있는 효과가 있게 된다.In the method of manufacturing a multi-layered leadless frame and a semiconductor package according to the present invention, the alignment is performed by using an etching product of a sheet without using a primary etching product having a strip cut to form a pattern. It is easy to align, fine patterns of input and output terminals can be formed, and there is an effect that can provide a manufacturing method that is easy to apply in a process and a fast process speed without undercut phenomenon.

이와 같이 구성된 본 발명에 의한 다열형 리드리스 프레임 및 반도체 패키지의 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라 질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.Referring to the accompanying drawings, a preferred embodiment of the method for manufacturing a multi-row type leadless frame and a semiconductor package according to the present invention configured as described above will be described in detail as follows. In the following description of the present invention, detailed descriptions of well-known functions or configurations will be omitted if it is determined that the detailed description of the present invention may unnecessarily obscure the subject matter of the present invention. In addition, terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to intention or precedent of a user or an operator, and accordingly, the meaning of each term should be interpreted based on the contents throughout the present specification. something to do.

먼저 본 발명은 패턴 형성을 위하여 스트립이 절단된 형태의 1차 에칭품을 사용하지 않고 통판의 에칭품을 사용하여 얼라인이 용이하고 입출력 단자의 파인 패턴 형성이 가능하며 언더컷 현상이 발생하지 않고 공정상의 적용이 용이하고 공정 속도도 빠른 제조방법을 제공하고자 한 것이다.First, the present invention is easy to align using the etching product of the plate without using the primary etching product in the form of a strip cut for forming the pattern, fine pattern of the input and output terminals can be formed and the process does not occur undercut phenomenon It is an object of the present invention to provide a manufacturing method that is easy to apply and that the process speed is high.

도 4는 본 발명의 일 실시예에 의한 다열형 리드리스 프레임 및 반도체 패키지의 제조방법을 보인 흐름도이다.4 is a flowchart illustrating a method of manufacturing a multi-row leadless frame and a semiconductor package according to an embodiment of the present invention.

그래서 리드리스 프레임에 대한 1차 에칭 수행시 스트립별 패턴 형성이 아닌 시트별로 패턴을 형성하여 1차 에칭을 수행한다(ST11).Therefore, when performing the primary etching on the leadless frame, the primary etching is performed by forming patterns by sheets rather than by forming strip patterns (ST11).

그리고 패턴이 형성된 1차 에칭품에 액상 또는 드라이 필름(Dry film) 레지스트로 회로를 형성한다(ST12). 그런 다음 원하고자 하는 패턴을 형성한 후 도금을 실시한다(ST13). 또한 박리에 의해 도금 레지스트를 제거한다(ST14).Then, a circuit is formed of a liquid or dry film resist on the primary etching product having the pattern (ST12). Then, the desired pattern is formed and plating is performed (ST13). Further, the plating resist is removed by peeling (ST14).

또한 스트립별로 절단을 실시한다(ST15). 이때 펀칭, 라우팅, 레이저 컷팅, 리소그라피 등을 이용하여 스트립별 절단 공정을 진행한다.In addition, cutting is performed for each strip (ST15). At this time, the cutting process for each strip using punching, routing, laser cutting, lithography and the like.

또한 반도체 칩 실장, 와이어 본딩 후 에폭시 몰딩을 실시하여 반도체 패키지를 구성하여 신뢰성 향상이 이루어지도록 한다(ST16).In addition, after the semiconductor chip is mounted and wire bonded, epoxy molding is performed to configure the semiconductor package to improve reliability (ST16).

또한 몰딩 후 하부를 완전히 에칭하여 독립적인 입출력 단자의 형성을 위한 하부 에칭을 진행한다(ST17).In addition, after molding, the bottom is completely etched to proceed with bottom etching for forming independent input / output terminals (ST17).

도 5는 도 4의 제조공정을 보인 개념도이다.5 is a conceptual diagram illustrating a manufacturing process of FIG. 4.

먼저 도 5의 (a)에서와 같이, 금속 소재(21)를 이용하여 다열형 리드리스 프레임을 제조할 때, 1차 에칭 수행시 스트립별 패턴 형성이 아닌 시트별로 패턴을 형성하여 1차 에칭을 수행한다.First, as shown in (a) of FIG. 5, when manufacturing a multi-row leadless frame using the metal material 21, the first etching is performed by forming a pattern for each sheet rather than forming a pattern for each strip during the first etching. To perform.

그리고 도 5의 (b)에서와 같이, 패턴이 형성된 1차 에칭품에 양면 라미네이션(22)을 수행하여 액상 또는 드라이 필름(Dry film) 레지스트로 회로를 형성한다. 그런 다음 도 5의 (c)에서와 같이 원하고자 하는 패턴을 형성한 후 도금을 실시하여 도금층(23)을 형성한다. 또한 도 5의 (d)에서와 같이, 박리에 의해 도금 레지스트를 제거한다.As shown in FIG. 5B, a double-sided lamination 22 is performed on the patterned primary etching product to form a circuit using a liquid or dry film resist. Then, as shown in (c) of FIG. 5, a desired pattern is formed, followed by plating to form a plating layer 23. In addition, as shown in Fig. 5D, the plating resist is removed by peeling.

또한 도 5의 (e)에서와 같이, 스트립별로 절단을 실시한다(ST15). 이때 펀칭, 라우팅, 레이저 컷팅, 리소그라피 등을 이용하여 스트립별 절단 공정을 진행한다.In addition, as shown in FIG. 5E, cutting is performed for each strip (ST15). At this time, the cutting process for each strip using punching, routing, laser cutting, lithography and the like.

또한 도 5의 (f)에서와 같이, 반도체 칩(27) 실장, 와이어 본딩(28) 후 에폭시 몰딩(29)을 실시하여 반도체 패키지를 구성하여 신뢰성 향상이 이루어지도록 한다.In addition, as shown in FIG. 5F, after the semiconductor chip 27 is mounted and the wire bonding 28, an epoxy molding 29 is performed to configure the semiconductor package to improve reliability.

또한 도 5의 (g)에서와 같이, 몰딩 후 하부를 완전히 에칭하여 독립적인 입출력 단자의 형성을 위한 하부 에칭을 진행한다.In addition, as shown in (g) of FIG. 5, after molding, the bottom is completely etched to proceed with the bottom etching for forming independent input and output terminals.

도 6은 도 5의 (a)에서 통판 시트의 1차 에칭품에 대한 평면도이다. 여기서 참조번호 24는 시트이고, 25는 스트립 절단부이며, 26은 복수개의 반도체 패키지이다. 또한 참조번호 30은 복수개의 반도체 패키지 내에 있는 한 개의 반도체 패키지이다.FIG. 6 is a plan view of the primary etching product of the plate sheet in FIG. Where reference numeral 24 is a sheet, 25 is a strip cut and 26 is a plurality of semiconductor packages. Further, reference numeral 30 denotes one semiconductor package in the plurality of semiconductor packages.

그래서 종래에는 1차 에칭을 수행할 때부터 스트립 절단 에칭품을 사용하였으나, 본 발명에서는 도 6과 같은 통판 시트를 1차 에칭품으로 사용한다.Therefore, in the past, the strip cutting etching product has been used since the first etching, but in the present invention, a sheet sheet as shown in FIG. 6 is used as the primary etching product.

도 7에서 (a)는 종래의 스트립별로 분리된 시트로 패턴을 형성하는 예를 보인 도면이고, (b)는 본 발명에 의해 통판 시트로 패턴을 형성하는 예를 보인 도면이다. 여기서 참조번호 31은 금속 소재(21)에 의해 형성되는 패턴부이고, 참조번호 32는 도금층(23)에 의해 형성되는 패드부이다.In Figure 7 (a) is a view showing an example of forming a pattern from a sheet separated by a conventional strip, (b) is a view showing an example of forming a pattern from a sheet sheet according to the present invention. Here, reference numeral 31 is a pattern portion formed by the metal material 21, and reference numeral 32 is a pad portion formed by the plating layer 23.

그래서 에칭 샘플로 패턴 진행시 도 7의 (a)에서와 같이 스트립 별로 분리된 시트로 패턴을 형성하면 얼라인 바이어스(Align bias)가 38.67um이지만, 도 7의 (b)에서와 같이 통판 시트(sheet)로 진행 시 얼라인 바이어스(Align bias)가 1.73um가 됨을 알 수 있어서, 본 발명이 종래기술에 비해 월등한 성능을 가짐을 알 수 있다.Thus, when the pattern is formed from the sheet separated into strips as shown in (a) of FIG. 7 when the pattern is processed with the etching sample, the alignment bias is 38.67 um, but as shown in (b) of FIG. It can be seen that the alignment bias (Align bias) is 1.73um when proceeding to the sheet, it can be seen that the present invention has superior performance compared to the prior art.

도 8은 도 7의 (b)에서 얼라인이 제대로 수행되는지를 설명하기 위한 개념도이다. 여기서 얼라인 바이어스란 패턴부(31)의 중심점과 패드부(32)의 중심점간의 거리이다.FIG. 8 is a conceptual view illustrating whether alignment is properly performed in FIG. 7B. Here, the alignment bias is a distance between the center point of the pattern portion 31 and the center point of the pad portion 32.

그래서 현재 얼라인 바이어스(Align bias)는 패턴부(31)의 350um 대비 패드부(32)의 230um의 중심점의 거리이다. 그래서 이러한 도 8은 도 7의 (b)에서와 같이 결합되어 형성되는, 도 7의 (b)에서처럼 형성되는 얼라인 바이어스는 약 20um 이내로 관리되어야 한다. 만약 종래기술과 같이 스트립별로 분리된 패턴을 진행할 경우에는 사양(specification)에서 벗어나는 문제점이 있게 된다.Therefore, the current alignment bias (Align bias) is the distance of the center point of 230um of the pad portion 32 with respect to 350um of the pattern portion 31. Therefore, the alignment bias formed as shown in FIG. 7 (b), which is formed by being combined as shown in FIG. 7 (b), should be managed within about 20um. If the pattern is separated by strips as in the prior art, there is a problem that deviates from the specification.

그리고 본 발명은 시트 형태의 1차 에칭 품으로 패턴 형성을 진행한 후 후공 정 진행시 펀칭, 라우팅, 레이저 컷팅, 리소그라피법 등에 의해 스트립 단위로 절단한다.In the present invention, the pattern is formed into a primary etching product in the form of a sheet and then cut into strips by punching, routing, laser cutting, lithography, etc. during post-processing.

또한 본 발명은 패턴부(31)와 패드부(32)에 의해 형성되는 얼라인 바이어스(Align Bias)는 38.67um(마이크로미터) 이하가 되도록 한다.In addition, in the present invention, the alignment bias formed by the pattern portion 31 and the pad portion 32 is 38.67 um (micrometer) or less.

또한 본 발명은 얼라인 바이어스 나누기 패턴의 폭이 0.11 이하((얼라인 바이어스 38.67um) / (패턴 폭 350um) = 0.11048)가 되도록 한다.In addition, the present invention allows the alignment bias division pattern to have a width of 0.11 or less ((alignment bias 38.67 um) / (pattern width 350 um) = 0.11048).

이처럼 본 발명은 패턴 형성을 위하여 스트립이 절단된 형태의 1차 에칭품을 사용하지 않고 통판의 에칭품을 사용하여 얼라인이 용이하고 입출력 단자의 파인 패턴 형성이 가능하며 언더컷 현상이 발생하지 않고 공정상의 적용이 용이하고 공정 속도도 빠른 제조방법을 제공하게 되는 것이다.As described above, the present invention is easy to align using an etching product of a plate without using a primary etching product having a form in which a strip is cut to form a pattern, and a fine pattern of input / output terminals can be formed, and an undercut phenomenon does not occur. It is to provide a manufacturing method that is easy to apply the phase and the process speed is also fast.

이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술적 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the present invention has been described in more detail with reference to the examples, the present invention is not necessarily limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

도 1은 종래 스트립 절단 에칭품을 이용하여 다열형 리드리스 프레임 및 반도체 패키지를 제조하는 방법을 보인 흐름도이다.1 is a flowchart illustrating a method of manufacturing a multi-row leadless frame and a semiconductor package using a conventional strip cutting etching product.

도 2는 도 1에 의해 제조할 경우의 공정을 보인 개념도이다.FIG. 2 is a conceptual diagram showing a process in the case of manufacturing by FIG.

도 3에서 (a)는 도 2의 (a)에서 스트립 단위로 절단되어 있는 시트를 보인 평면도이고, (b)는 스트립이 고정되지 않아 패턴 얼라인이 제대로 수행되지 못한 예를 보인 도면이다.In FIG. 3, (a) is a plan view showing a sheet cut in units of strips in (a) of FIG. 2, and (b) is a view showing an example in which pattern alignment is not properly performed because the strip is not fixed.

도 4는 본 발명의 일 실시예에 의한 다열형 리드리스 프레임 및 반도체 패키지의 제조방법을 보인 흐름도이다.4 is a flowchart illustrating a method of manufacturing a multi-row leadless frame and a semiconductor package according to an embodiment of the present invention.

도 5는 도 4의 제조공정을 보인 개념도이다.5 is a conceptual diagram illustrating a manufacturing process of FIG. 4.

도 6은 도 5의 (a)에서 통판 시트의 1차 에칭품에 대한 평면도이다.FIG. 6 is a plan view of the primary etching product of the plate sheet in FIG.

도 7에서 (a)는 종래의 스트립별로 분리된 시트로 패턴을 형성하는 예를 보인 도면이고, (b)는 본 발명에 의해 통판 시트로 패턴을 형성하는 예를 보인 도면이다.In Figure 7 (a) is a view showing an example of forming a pattern from a sheet separated by a conventional strip, (b) is a view showing an example of forming a pattern from a sheet sheet according to the present invention.

도 8은 도 7의 (b)에서 얼라인이 제대로 수행되는지를 설명하기 위한 개념도이다.FIG. 8 is a conceptual view illustrating whether alignment is properly performed in FIG. 7B.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 금속 소재21: metal material

22 : 라미네이션22 lamination

23 : 도금층23: plating layer

24 : 시트24: sheet

25 : 스트립 절단부25: strip cutting

26 : 복수개의 반도체 패키지26: a plurality of semiconductor packages

27 : 반도체 칩27: semiconductor chip

28 : 와이어 본딩28: wire bonding

29 : 에폭시 몰딩29: epoxy molding

30 : 반도체 패키지30: semiconductor package

31 : 패턴부31: pattern part

32 : 패드부32: pad part

Claims (5)

다열형 리드리스 프레임의 제조방법에 있어서,In the method of manufacturing a multi-row leadless frame, 시트 단위로 상기 시트의 특정 부분에 1차 에칭을 수행하여 패턴을 형성하는 제 1 단계와;Forming a pattern by performing primary etching on a specific portion of the sheet on a sheet basis; 상기 패턴이 형성된 상기 시트에 도금레지스트 패턴을 형성하고, 상기 도금레지스트 패턴 이외의 영역에 도금처리를 수행 후 상기 도금레지스트패턴을 박리하는 제2단계와;Forming a plating resist pattern on the sheet on which the pattern is formed, and performing a plating process on a region other than the plating resist pattern, and then peeling the plating resist pattern; 상기 제 2 단계 후 스트립 단위로의 절단을 수행하는 제 3 단계;.A third step of performing cutting in strip units after the second step; 를 포함하여 수행하는 것을 특징으로 하는 다열형 리드리스 프레임의 제조방법.Method of producing a multi-row leadless frame, characterized in that performed. 청구항 1에 있어서,The method according to claim 1, 상기 제 3 단계는,The third step, 펀칭, 라우팅, 레이저 컷팅, 리소그라피 중에서 하나 이상을 사용하여 스트립 단위로의 절단을 수행하는 것을 특징으로 하는 다열형 리드리스 프레임의 제조방법.A method of manufacturing a multi-row leadless frame, characterized in that the cutting is carried out in strip units using at least one of punching, routing, laser cutting, and lithography. 청구항 1 또는 청구항 2에 의한 다열형 리드리스 프레임의 제조방법을 이용하여 반도체 패키지를 제조하는 반도체 패키지의 제조방법에 있어서,In the method of manufacturing a semiconductor package using a method of manufacturing a multi-row leadless frame according to claim 1 or 2, 상기 반도체 패키지의 제조방법은,The manufacturing method of the semiconductor package, 상기 제 3 단계 후 상기 다열형 리드리스 프레임에 반도체 칩을 실장하고 에폭시 몰딩을 수행하는 제 4 단계와;A fourth step of mounting a semiconductor chip on the multi-row leadless frame and performing epoxy molding after the third step; 상기 제 4 단계 후 하부 에칭을 수행하는 제 5 단계;A fifth step of performing a bottom etch after the fourth step; 를 포함하여 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package comprising the step of performing. 금속 소재에 의해 형성되는 패턴부와 도금층에 의해 형성되는 패드부를 구비한 다열형 리드리스 프레임이 있어서,There is a multi-row type leadless frame having a pattern portion formed by a metal material and a pad portion formed by a plating layer, 상기 패턴부의 중심점과 상기 패드부의 중심점에 의해 형성되는 얼라인 바이어스는 38.67um 이하인 것을 특징으로 하는 다열형 리드리스 프레임.And the alignment bias formed by the center point of the pattern portion and the center point of the pad portion is 38.67 um or less. 청구항 4에 있어서,The method according to claim 4, 상기 다열형 리드리스 프레임은,The multi-row type leadless frame, 상기 얼라인 바이어스 나누기 패턴의 폭이 0.11 이하인 것을 특징으로 하는 다열형 리드리스 프레임.And the width of the alignment bias divider pattern is 0.11 or less.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2007023338A (en) 2005-07-15 2007-02-01 Shinko Electric Ind Co Ltd Method for forming metal sheet pattern and circuit board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024135A (en) 1999-07-07 2001-01-26 Mitsui High Tec Inc Manufacture of semiconductor device
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