KR101036351B1 - Structure and manufacture method for multi-row leadless frame of semiconductor package - Google Patents

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Abstract

본 발명은 반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법을 제공하기 위한 것으로, 리드프레임을 1차 에칭하는 제 1 단계와; 상기 제 1 단계 후 감광성 물질을 채우는 제 2 단계와; 상기 제 2 단계 후 2차 에칭을 수행하는 제 3 단계;를 포함하여 구성함으로서, 1차 에칭 후 에칭 방지막을 형성한 후 2차 에칭을 통하여 경박단소 및 다양한 패턴의 다열형 리드리스 프레임을 제조할 수 있게 되는 것이다.The present invention provides a multi-row leadless frame for a semiconductor package and a method of manufacturing the same, comprising: a first step of primary etching the lead frame; A second step of filling the photosensitive material after the first step; And a third step of performing a second etching after the second step. By forming the anti-etching film after the first etching, the second and second etchings may be used to manufacture a multi-layered leadless frame having a light and small thickness and various patterns. It will be possible.

반도체 패키지, 다열 리드, 리드 프레임, 언더컷, 에칭 방지막 Semiconductor Package, Multi-Lead Lead, Lead Frame, Undercut, Anti-Etch

Description

반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법{Structure and manufacture method for multi-row leadless frame of semiconductor package}Multi-row leadless frame for semiconductor package and its manufacturing method {Structure and manufacture method for multi-row leadless frame of semiconductor package}

본 발명은 반도체 패키지용 다열형 리드리스 프레임에 관한 것으로, 특히 1차 에칭 후 에칭 방지막을 형성한 후 2차 에칭을 통하여 경박단소 및 다양한 패턴의 다열형 리드리스 프레임을 제조하기에 적당하도록 한 반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-row leadless frame for a semiconductor package, and more particularly, to forming a thin and short pattern and a multi-row leadless frame having various patterns through secondary etching after forming an anti-etching film after primary etching. A multi-row leadless frame for a package and a method of manufacturing the same.

일반적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.In general, since a semiconductor package cannot receive or transmit electric signals by receiving electricity from the outside by the semiconductor chip itself, it is necessary for the semiconductor chip to package the chip in order to exchange various electrical signals with the outside. Recently, in consideration of chip size reduction, heat dissipation ability and electrical performance improvement, reliability improvement, manufacturing cost, and the like, various structures such as lead frames, printed circuit boards, and circuit films have been manufactured.

그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 패키지가 주목받고 있다.In addition, according to the trend of higher integration of semiconductor chips, it is necessary to increase the number of input and output terminals, which are electrical leads between the semiconductor chip and the external circuit board. For this purpose, a semiconductor package of a multi-row leadframe having leads having two or more arrays for connecting a chip and an external circuit separately from each other has attracted attention.

도 1은 종래 반도체 장치의 제조방법을 보인 개념도로서, 대한민국특허청 공개번호 제 10-2008-0037121 호의 "반도체 장치 및 그 제조 방법"에 개시된 내용이다.1 is a conceptual view illustrating a conventional method for manufacturing a semiconductor device, which is disclosed in "Semiconductor Device and Manufacturing Method thereof" of Korean Patent Application Publication No. 10-2008-0037121.

그래서 Cu, Cu 합금, 또는 철 니켈 합금(예컨대, 42Alloy)재로 구성된 리드프레임재(leadframe material)(10)의 표면과 이면에 레지스트막(11)을 전면 도포한 후, 그 레지스트막(11)을 소정의 리드 패턴으로 노광하고, 현상하여 도금 마스크의 에칭 패턴(12)을 형성한다.Thus, after the front and back surfaces of the leadframe material 10 made of Cu, Cu alloy, or iron nickel alloy (for example, 42Alloy) material, the resist film 11 is applied, and then the resist film 11 is applied. It is exposed and developed by a predetermined lead pattern to form the etching pattern 12 of the plating mask.

그리고 리드프레임재(10)를 전면 도금하고, 레지스트막(11)을 제거하면 표면측과 이면측에 도금 마스크(13, 14)가 형성된다(도 7의 (a) ~ (d) 참조).Then, when the lead frame material 10 is plated on the entire surface and the resist film 11 is removed, the plating masks 13 and 14 are formed on the front side and the back side (see Figs. 7A to 7D).

이어서 하면(즉, 이면측) 전면을 다른 레지스트막(15)으로 코팅한 후, 도금 마스크(13)를 레지스트 마스크로서 이용해서 상면측(즉, 표면측)을 하프 에칭(half etching)한다. 이 경우, 리드프레임재(10) 표면의 도금 마스크(13)로 덮인 부분은 에칭되지 않기 때문에, 결국은 레지스트막으로 미리 형성된 소자 탑재부(16)와 와이어 본딩부(17)가 돌출하게 된다. 주목해야 할 점은, 이 소자 탑재부(16)와 와이어 본딩부(17)의 표면이 도금 마스크(13)로 덮여져 있다는 것이다(도 7의 (e)와 (f) 참조).Subsequently, after the entire surface of the lower surface (i.e., the back side) is coated with another resist film 15, the upper surface side (i.e., the surface side) is half-etched using the plating mask 13 as a resist mask. In this case, since the portion covered with the plating mask 13 on the surface of the lead frame material 10 is not etched, the element mounting portion 16 and the wire bonding portion 17 formed in advance with the resist film eventually protrude. It should be noted that the surfaces of the element mounting portion 16 and the wire bonding portion 17 are covered with the plating mask 13 (see FIGS. 7E and 7F).

또한 하면측 상에 레지스트막(15)을 제거한 후, 소자 탑재부(16)에 반도체 소자(18)를 탑재하고, 반도체 소자(18)의 각 전극 패드부와 와이어 본딩부(17)를 와이어 본딩한 후, 반도체 소자(18), 본딩 와이어(20) 및 와이어 본딩부(17)를 수 지 밀봉한다. 도면 부호 21은 밀봉 수지를 나타낸다(도 7의 (g)와 (h) 참조).After removing the resist film 15 on the lower surface side, the semiconductor element 18 is mounted on the element mounting portion 16, and wire bonding of the electrode pad portion and the wire bonding portion 17 of the semiconductor element 18 is performed. After that, the semiconductor element 18, the bonding wire 20 and the wire bonding portion 17 is resin-sealed. Reference numeral 21 denotes a sealing resin (see FIGS. 7G and 7H).

그런 다음 이면측을 하프 에칭한다. 이때, 리드프레임재(10)에 도금 마스크(14)가 형성된 부분은 도금 마스크(14)가 레지스트 마스크로서 기능하여 에칭되지 않고 남게 된다. 그 결과, 외부 접속 단자부(22)와 소자 탑재부(16)의 이면이 돌출한다. 외부 접속 단자부(22)와 와이어 본딩부(17)가 서로 연통하기 때문에, 각각의 외부 접속단자부(22)[및 이것과 연통하는 와이어 본딩부(17)]는 독립적이게 되고 반도체 소자(18)의 각 전극 패드부에 전기적으로 접속된다. 이들 반도체 장치(23)는 일반적으로 그리드형으로 배치되고 동시에 제조되므로, 다이싱 및 분리(고편화)하여 개개의 반도체 장치(23)가 제조된다(도 7의 (i)와 (j) 참조).Then, the back side is half etched. At this time, the portion where the plating mask 14 is formed on the lead frame material 10 remains without being etched because the plating mask 14 functions as a resist mask. As a result, the back surface of the external connection terminal part 22 and the element mounting part 16 protrudes. Since the external connection terminal portion 22 and the wire bonding portion 17 communicate with each other, each external connection terminal portion 22 (and the wire bonding portion 17 in communication with it) becomes independent and the It is electrically connected to each electrode pad part. Since these semiconductor devices 23 are generally arranged in a grid shape and are manufactured at the same time, the individual semiconductor devices 23 are manufactured by dicing and separating (solidifying) (see FIGS. 7 (i) and (j)). .

한편 2열 이상의 복수열 리드를 구비한 다열형 리드리스 프레임은 갈수록 경박단소화 되고 있고, 최근에는 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(lead)인 입, 출력 단자 수를 증가시킬 필요가 있다.On the other hand, multi-column leadless frames with two or more rows of leads are becoming thinner and shorter, and recently, in accordance with the trend of higher integration of semiconductor chips, input and output which are electrical leads between semiconductor chips and external circuit boards. It is necessary to increase the number of terminals.

도 1을 포함한 종래의 리드 프레임 기술의 경우, 입, 출력 단자 수를 늘리려고 하면, 각 리드의 리드 폭을 좁게 해야 하며 패턴 및 현상, 에칭공정 등의 기술적인 문제가 있다.In the conventional lead frame technology including FIG. 1, when the number of input and output terminals is increased, the lead width of each lead must be narrowed, and there are technical problems such as a pattern, development, and etching process.

반대로 리드 프레임 사이즈를 크게 하면 입출력 단자수를 증가시킬 수는 있으나, 경박단소와는 상반되는 결과를 가져온다. 즉, 기존의 제조 방법은 경박단소와 입출력 단자수의 증가에 있어서 기술적인 문제점이 있다.On the contrary, if the lead frame size is increased, the number of input / output terminals can be increased, but the result is opposite to the light and thin end. That is, the existing manufacturing method has a technical problem in increasing the number of light and thin and small number of input and output terminals.

도 2는 도 1과 같은 방법으로 반도체 장치를 제조할 경우 발생하는 대표 불 량 예를 보인 도면이다.FIG. 2 is a diagram illustrating an exemplary defect that occurs when a semiconductor device is manufactured in the same manner as in FIG. 1.

여기서 도 2의 (a)에서 참조번호 31은 금속소재이고, 32는 대표적인 에칭 레지스트로써 Ni/Au 층이며, 33은 언더컷으로 취약한 하부구조를 보이고 있다.In FIG. 2 (a), reference numeral 31 is a metal material, 32 is a Ni / Au layer as a representative etching resist, and 33 is a fragile substructure.

또한 도 2의 (b)에서 참조번호 34는 정상 패드이고, 35는 손실 패드이다.In Fig. 2B, reference numeral 34 denotes a normal pad and 35 denotes a loss pad.

그래서 도 2의 (a)에서의 언더컷(33)의 발생에 의해 (b)에서의 손실 패드(35)와 같은 불량이 발생하여 수율이 낮아지고, 회로의 신뢰성이 떨어지는 문제점이 있었다. 그리고 도 2에서와 같이 패턴 형성시 등방성 에칭현상으로 언더컷(under cut)이 생겨 입출력 단자 역할을 하는 패드(Pad) 간의 간격이 커지며, 그에 따라 입출력 단자수를 증가시키기에 한계가 있는 기술적인 문제가 생기게 된다.Thus, the occurrence of the undercut 33 in FIG. 2A causes a defect such as the loss pad 35 in (b), resulting in a low yield and inferior circuit reliability. In addition, as shown in FIG. 2, when the pattern is formed, an isotropic etching phenomenon causes an undercut, resulting in a large gap between pads serving as input / output terminals, thereby increasing the number of input / output terminals. Will be created.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 1차 에칭 후 에칭 방지막을 형성한 후 2차 에칭을 통하여 경박단소 및 다양한 패턴의 다열형 리드리스 프레임을 제조할 수 있는 반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법을 제공하는데 있다.Accordingly, the present invention has been proposed to solve the conventional problems as described above, and an object of the present invention is to form an anti-etching film after the primary etching, and then, through the secondary etching, the thin and small and multi-line leadless frames having various patterns. To provide a multi-row leadless frame for a semiconductor package and a method for manufacturing the same.

도 3은 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임의 제조방법을 보인 흐름도이고, 도 4는 도 3의 흐름을 보인 공정도이다.3 is a flowchart illustrating a method of manufacturing a multi-row leadless frame for a semiconductor package according to an exemplary embodiment of the present invention, and FIG. 4 is a flowchart illustrating the flow of FIG. 3.

이에 도시된 바와 같이, 리드프레임(41)을 1차 에칭하는 제 1 단계(ST1 ~ ST4)와; 상기 제 1 단계 후 감광성 물질(45)을 채우는 제 2 단계(ST5)와; 상기 제 2 단계 후 2차 에칭을 수행하는 제 3 단계(ST6 ~ ST8);를 포함하여 수행하는 것을 특징으로 한다.As shown therein, the first steps ST1 to ST4 first etch the lead frame 41; A second step ST5 of filling the photosensitive material 45 after the first step; And a third step (ST6 to ST8) of performing a second etching after the second step.

상기 반도체 패키지용 다열형 리드리스 프레임의 제조방법은, 감광성 물질(PR, DFR, PSR 등)을 이용하여 리드프레임(41)의 단면 혹은 양면을 패터닝하는 제 1 단계(ST1 ~ ST4)와; 상기 제 1 단계 후 패터닝 부분에 감광성 물질(45)을 채우는 제 2 단계(ST5)와; 상기 제 2 단계 후 감광성 물질(45)을 이용하여 에칭 방지막을 형성하여 선택적 노광이 되도록 하고, 현상과 2차 에칭을 수행하는 제 3 단계(ST6 ~ ST8);를 포함하여 수행하는 것을 특징으로 한다.The method of manufacturing a multi-row leadless frame for a semiconductor package includes: a first step (ST1 to ST4) of patterning one or both surfaces of the lead frame 41 using photosensitive materials (PR, DFR, PSR, etc.); A second step ST5 of filling the photosensitive material 45 with the patterned portion after the first step; And a third step (ST6 to ST8) of forming an etching prevention film using the photosensitive material 45 after the second step to perform selective exposure, and performing development and secondary etching (ST6 to ST8). .

상기 반도체 패키지의 제조방법은, 상기 제 3 단계 후 반도체 칩(47) 실장, 와이어 본딩(48), 에폭시 몰딩(49)을 수행하고, 백에칭을 통해 반도체 패키지를 완성하는 제 4 단계(ST9, ST10);를 더욱 포함하여 수행하는 것을 특징으로 한다.In the manufacturing method of the semiconductor package, a fourth step of mounting the semiconductor chip 47, wire bonding 48, epoxy molding 49 after the third step, and completing the semiconductor package through back etching (ST9, ST10); characterized in that it further comprises.

상기 제 3 단계는, 상기 제 2 단계 후 반건조 공정을 실시한 후 마스크(46)를 이용하여 형성된 패턴에 채워진 상기 감광성 물질(45)을 선택적으로 노광시켜 에칭 방지막으로 형성한 후 현상에 의해 완전 경화시키는 것을 특징으로 한다.In the third step, after performing the semi-drying process after the second step, the photosensitive material 45 filled in the pattern formed by using the mask 46 is selectively exposed to form an etching prevention film, and then completely cured by development. It is characterized by.

또한 본 발명, 반도체 패키지용 다열형 리드리스 프레임은, 상기 반도체 패키지용 다열형 리드리스 프레임의 제조방법에 의해 제조되는 것을 특징으로 한다.In addition, the present invention, a multi-row leadless frame for a semiconductor package is produced by the method for producing a multi-row leadless frame for a semiconductor package.

또한 본 발명, 반도체 패키지용 다열형 리드리스 프레임은, 리드프레임(41)과; 상기 리드프레임(41)에 형성되는 도금층(44)과; 상기 리드프레임(41)과 상기 도금층(44) 사이의 언더컷 부분에 채워져 에칭 방지막으로 되는 감광성 물질(45);을 포함하여 구성된 것을 특징으로 한다.In addition, the present invention, the multi-line type leadless frame for a semiconductor package, the lead frame 41; A plating layer 44 formed on the lead frame 41; And a photosensitive material 45 filled in the undercut portion between the lead frame 41 and the plating layer 44 to form an anti-etching film.

상기 반도체 패키지용 다열형 리드리스 프레임은, 상기 리드프레임(41)은 패턴이 형성되고, 상기 도금층(44)은 상기 리드프레임(41)에 형성된 패턴 상에 형성되고, 상기 감광성 물질(45)은 선택적 노광에 의해 상기 리드프레임(41)의 패턴의 언더컷 부분에 에칭 방지막으로 형성된 것을 특징으로 한다.In the multi-layered leadless frame for the semiconductor package, the lead frame 41 is formed with a pattern, the plating layer 44 is formed on the pattern formed in the lead frame 41, and the photosensitive material 45 is It is characterized by being formed as an anti-etching film on the undercut portion of the pattern of the lead frame 41 by selective exposure.

상기 에칭 방지막은, 상기 리드프레임(41)의 상부측면과 하부측면 중에서 양면 또는 한면에 형성된 것을 특징으로 한다.The anti-etching film is formed on both surfaces or one surface of the upper side surface and the lower side surface of the lead frame 41.

상기 에칭 방지막은, 상기 리드프레임(41)의 상부의 언더컷 부분의 길이가 하부의 언더컷 부분의 길이보다 짧거나 같도록 형성된 것을 특징으로 한다.The etching prevention film is characterized in that the length of the undercut portion of the upper portion of the lead frame 41 is shorter or equal to the length of the undercut portion of the lower portion.

본 발명에 의한 반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법은 1차 에칭 후 에칭 방지막을 형성한 후 2차 에칭을 통하여 경박단소 및 다양한 패턴의 다열형 리드리스 프레임을 제조할 수 있는 효과가 있게 된다.The multi-row leadless frame for a semiconductor package and a method of manufacturing the same according to the present invention have an effect of manufacturing a light-thin small and multi-row leadless frame having various patterns through secondary etching after forming an anti-etching film after primary etching. Will be.

이러한 본 발명의 효과를 다시 정리하면 다음과 같다.The effects of the present invention are summarized as follows.

첫째, 다열 리드리스 프레임의 형태로서 다양한 미세패턴 구현을 위하여 1차 에칭 후 에칭 방지막을 형성하여 패턴 에칭을 하므로 입출력 단자의 파인 패턴 형성이 가능하다.First, in the form of a multi-layered leadless frame, a fine pattern of an input / output terminal can be formed since a pattern etching is performed by forming an etching prevention film after primary etching to implement various fine patterns.

둘째, 종래의 리드 프레임의 경우 다이 패드 부와 프레임 부 사이의 영역 축소가 제한되어 있기 때문에 리드 부와 다이 패드 부 위의 반도체 소자를 접속하는 본딩 와이어의 길이가 상대적으로 길어져 비용 면에서 불리했으나, 본 실시 형태에 따르면 다이 패드 부와 리드 사이의 간격이 작아짐으로써 본딩 와이어 비용 절감이 가능하며, 전기적 특성 또한 향상 시킬 수 있다. 또한 선택적 에칭 및 도금을 통해 다이 패드 부와 리드 사이의 간격에 생긴 스페이스에 용이하게 단자를 증가시키는 것이 가능하다.(단자의 다수화 실현 가능)Second, in the case of the conventional lead frame, since the reduction in the area between the die pad portion and the frame portion is limited, the length of the bonding wire connecting the semiconductor elements on the lead portion and the die pad portion is relatively long, which is disadvantageous in terms of cost. According to the present embodiment, the distance between the die pad portion and the lead is reduced, thereby reducing the bonding wire cost and improving the electrical characteristics. In addition, through selective etching and plating, it is possible to easily increase the terminal in the space created in the gap between the die pad portion and the lead.

셋째, 기존의 노광, 현상을 응용하기 때문에 공정에 대한 적용이 쉽다.Third, it is easy to apply to the process because the existing exposure and development are applied.

이와 같이 구성된 본 발명에 의한 반도체 패키지용 다열형 리드리스 프레임 및 그 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.A multi-layered leadless frame for a semiconductor package and a method of manufacturing the same according to the present invention configured as described above will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed descriptions of well-known functions or configurations will be omitted if it is determined that the detailed description of the present invention may unnecessarily obscure the subject matter of the present invention. It is to be understood that the following terms are defined in consideration of the functions of the present invention, and may be changed according to the intention of the user, the operator, or the precedent, and the meaning of each term should be interpreted based on the contents will be.

먼저 본 발명은 1차 에칭 후 에칭 방지막을 형성한 후 2차 에칭을 통하여 경박단소 및 다양한 패턴의 다열형 리드리스 프레임을 제조하고자 한 것이다.First, the present invention is to produce a multi-layered leadless frame of light and thin and various patterns through the secondary etching after forming the anti-etching film after the primary etching.

도 3은 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임의 제조방법을 보인 흐름도이다.3 is a flowchart illustrating a method of manufacturing a multi-row leadless frame for a semiconductor package according to an embodiment of the present invention.

먼저 감광성 물질을 이용하여 리드프레임(41)의 리드프레임(41)의 원자재에 코팅한 후 노광 및 현상을 수행한다(ST1). 여기서 감광성 물질은 PR(Photo Regist, 포토레지스트) 또는 DFR(Dry Film Resist) 또는 PSR(Photo Solder Resist) 등을 사용할 수 있다. 이때 PR, DFR, PSR 등의 감광성 물질을 코팅할 때 리드프레임(41)의 양면 또는 한면을 코팅할 수 있다. 여기서는 리드프레임(41)의 양면을 코팅한 경우로 예를 삼아 설명한다.First, the raw material of the lead frame 41 of the lead frame 41 is coated using a photosensitive material, and then exposure and development are performed (ST1). Here, the photosensitive material may use a PR (Photo Regist, Photoresist) or DFR (Dry Film Resist) or PSR (Photo Solder Resist). At this time, when coating a photosensitive material, such as PR, DFR, PSR may be coated on both sides or one side of the lead frame (41). Here, a case where both surfaces of the lead frame 41 are coated will be described using an example.

그리고 리드프레임(41)의 원자재의 양면을 도금한다(ST2).Then, both surfaces of the raw material of the lead frame 41 are plated (ST2).

그런 다음 감광성 물질을 박리하고(ST3), 1차 에칭을 수행하여 리드프레임(41)에 패턴을 형성한다(ST4). 이때 양면 또는 한면을 에칭할 수 있다.Then, the photosensitive material is peeled off (ST3), and a pattern is formed on the lead frame 41 by performing primary etching (ST4). At this time, both sides or one side may be etched.

이렇게 형성된 리드프레임(41)의 패턴에 감광성 물질(45)인 감광성 수지를 갭 필링(Gap Filling)하여 채운다(ST5).The pattern of the lead frame 41 thus formed is filled by gap filling the photosensitive resin, which is the photosensitive material 45 (ST5).

그리고 리드프레임(41)에 형성된 패턴 부분인 에칭 부분을 선택적으로 노광 시킨다(ST6).Then, the etching portion, which is a pattern portion formed on the lead frame 41, is selectively exposed (ST6).

그런 다음 선택적 노광이 수행된 부분을 현상한다(ST7).Then, the part where the selective exposure has been performed is developed (ST7).

그리고 2차 에칭을 수행한다(ST8).Then, secondary etching is performed (ST8).

또한 부가적으로 반도체 칩(47) 실장, 와이어 본딩(48), 에폭시 몰딩(49)을 수행하고(ST9), 백에칭을 통해 반도체 패키지를 완성한다(ST10).In addition, the semiconductor chip 47 is mounted, wire bonding 48, and epoxy molding 49 are performed (ST9), and the semiconductor package is completed through back etching (ST10).

도 4는 도 3의 흐름을 보인 공정도이다.4 is a process diagram showing the flow of FIG.

먼저 도 4의 (a)에서 리드프레임(41) 원자재에 감광성 물질을 코팅한다. 이때 감광성 물질은 PR, DFR, PSR 등을 사용할 수 있다. 또한 코팅 성분은 액상 또는 필름형 감광제일 수 있다. (a)에서는 리드프레임(41)의 원자재의 양면을 코팅한 예를 보였는데, 리드프레임(41)의 원자재의 양면 뿐만 아니라 한면에 대해서만 코팅을 수행할 수도 있다. 여기서는 리드프레임(41)의 양면을 코팅한 경우를 중심으로 설명한다.First, a photosensitive material is coated on the raw material of the lead frame 41 in FIG. In this case, the photosensitive material may use PR, DFR, PSR, or the like. The coating component may also be a liquid or film type photosensitive agent. In (a), an example in which both surfaces of the raw material of the lead frame 41 are coated, coating may be performed on only one surface as well as both surfaces of the raw material of the lead frame 41. Here, the case where both surfaces of the lead frame 41 are coated will be described.

이러한 코팅을 수행한 이후 양면에 대한 노광 및 현상(43)을 수행한다.After performing this coating, exposure and development 43 on both sides are carried out.

그런 다음 (b)에서 리드프레임(41)의 원자재의 양면을 도금(44)한다. 도금은 전해 또는 무전해의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 이를 단층 혹은 복층으로 도금할 수 있다.Then, in step (b), both surfaces of the raw material of the lead frame 41 are plated (44). Plating may be performed using a single component or a binary or ternary alloy layer of Ni, Pd, Au, Sn, Ag, Co, Cu of electrolytic or electroless, and may be plated with a single layer or multiple layers.

또한 (c)에서 감광성 물질을 박리한다.Furthermore, in (c), the photosensitive material is peeled off.

또한 (d)에서 1차 에칭(half etching)을 수행하여 리드프레임(41)에 패턴을 형성한다(ST4). 이때 양면 또는 한면에 대해 부분 에칭을 수행할 수 있다.In addition, a pattern is formed on the lead frame 41 by performing a primary etching in (d) (ST4). In this case, partial etching may be performed on both surfaces or one surface.

또한 (e)에서 형성된 리드프레임(41)의 패턴에 감광성 물질(45)을 갭 필 링(Gap Filling)하여 채운다.In addition, the photosensitive material 45 is filled in the pattern of the lead frame 41 formed by (e) by gap filling.

그리고 (f)에서 리드프레임(41)에 형성된 패턴 부분인 에칭 부분을 선택적으로 노광시킨다. 즉, 마스크(46)를 이용하여 형성된 패턴에 채워진 감광성 물질(45)을 선택적으로 노광시켜 에칭 방지막으로 형성한다. 이때 반건조 후 노광/현상을 수행하고, 완전 경과를 거쳐 방지막을 형성하는 것이 바람직하다.In (f), the etching portion, which is a pattern portion formed on the lead frame 41, is selectively exposed. That is, the photosensitive material 45 filled in the pattern formed using the mask 46 is selectively exposed to form an anti-etching film. At this time, it is preferable to perform exposure / development after semi-drying, and to form a protective film through a complete passage.

그래서 에칭 방지막은 리드프레임(41)과 도금(44) 부분 사이의 언더컷 부분에 형성된다. 이를 통해 EMC(epoxy molding compound, 에폭시 몰딩 컴파운드)에 의한 에폭시 몰딩(49) 시 신뢰성 향상뿐만 아니라 등방성 에칭 방지막 역할을 하여 미세 패턴(Fine Pattern)을 형성할 수 있는 장점이 있다.Thus, the anti-etching film is formed on the undercut portion between the lead frame 41 and the plating 44 portion. As a result, in the epoxy molding 49 by the epoxy molding compound (EMC), not only the reliability is improved but also an isotropic etching prevention film serves to form a fine pattern.

그런 다음 (g)에서 선택적 노광이 수행된 부분을 현상한다.Then in (g), the part where the selective exposure was performed is developed.

또한 (h)에서 2차 에칭을 수행하여 미세 패턴(fine pattern)을 형성하게 된다.In addition, the second etching is performed in (h) to form a fine pattern.

또한 (i)에서 리드프레임(41)에서 다이 패드 부가 형성될 부분에 반도체 칩(47)을 실장하고, 반도체 칩(47)과 도금(44) 부분을 연결시키는 와이어 본딩(48)을 수행하며, 이에 대해 에폭시 몰딩(49)을 수행하여 반도체 패키지를 구성한다.Further, in (i), the semiconductor chip 47 is mounted on the portion where the die pad portion is to be formed in the lead frame 41, and the wire bonding 48 for connecting the semiconductor chip 47 and the plating 44 is performed. Epoxy molding 49 is performed on this to construct a semiconductor package.

또한 (j)에서 반도체 패키지의 하부에 대해 완전히 백에칭을 수행하여 독립적인 입출력 단자를 형성하기 위한 하부 에칭 공정을 수행함으로써, 반도체 패키지를 완성하게 된다.Further, in (j), the bottom surface of the semiconductor package is completely back-etched to perform a bottom etching process for forming independent input / output terminals, thereby completing the semiconductor package.

도 5는 언더컷에 대해 이상적인 에칭, 실제 에칭, 본 발명에 의한 에칭을 경우를 보인 개념도로서, (a)는 이상적인 에칭의 경우이고, (b)는 실제 에칭의 경우 이며, (c)는 본 발명에 의한 에칭의 경우를 보인 것이다.5 is a conceptual diagram showing an ideal etching, an actual etching, and an etching according to the present invention with respect to the undercut, in which (a) is an ideal etching, (b) is an actual etching, and (c) is the present invention. The case of etching by is shown.

그래서 도 5의 (b)에서와 같이 실제로 H 만큼 에칭을 하려고 하면, 언더컷에 의해 중앙의 패턴에 형성된 도금층(44)이 떨어져 나가게 된다. 이는 반도체 패키지의 불량으로 나타난다.Thus, when the etching is actually performed by H as shown in FIG. 5B, the plating layer 44 formed in the center pattern is separated by the undercut. This appears to be a defect of the semiconductor package.

따라서 본 발명에서는 도 5의 (c)에서와 같이 구성하여 언더컷을 조절함으로써 더 깊이 에칭할 때 중앙의 패턴에 형성된 도금층(44)이 떨어져 나가지 않도록 하게 된다.Therefore, in the present invention, as shown in (c) of FIG. 5, the undercut is adjusted to prevent the plating layer 44 formed in the center pattern from falling off when etching deeper.

도 6은 종래기술과 본 발명을 비교한 일 예를 보인 개념도로서, 상부 도금층의 언더컷을 감소시키는 예를 설명하기 위한 도면이다. 도 6에서 (a), (b), (c), (d), (e)는 본 발명의 공정을 보인 개념도이고, (d-2)와 (e-2)는 종래기술의 공정을 보인 개념도이다. 또한 도 6에서 칩실장/와이어본딩/몰딩의 경우는 도면을 생략했다. 또한 참조번호 30은 언더컷 부분이다.FIG. 6 is a conceptual view illustrating an example in which the prior art is compared with the present invention, and illustrates an example of reducing an undercut of an upper plating layer. In Figure 6 (a), (b), (c), (d), (e) is a conceptual diagram showing the process of the present invention, (d-2) and (e-2) is showing a prior art process Conceptual diagram. In FIG. 6, in the case of chip mounting / wire bonding / molding, drawings are omitted. Reference numeral 30 is an undercut portion.

그래서 상부의 도금층(44)에서의 언더컷 감소를 다음과 같이 구현한다.Thus, undercut reduction in the upper plating layer 44 is implemented as follows.

먼저 도 6의 (e) 및 (e-2)에서와 같은 동일한 W의 폭을 만들기 위해, 본 발명에서는 리드프레임(41) 원자재와 도금층(44) 사이의 언더컷(Under cut) 부분의 길이(T2)가 종래기술의 언더컷 길이(T1) 보다 더 작게 형성되어진 것을 보여준다.(즉, T1 > T2)First, in order to make the same width of W as in FIGS. 6E and 6E, in the present invention, the length T2 of the undercut portion between the raw material of the lead frame 41 and the plating layer 44 is defined. ) Is made smaller than the prior art undercut length (T1) (ie, T1> T2).

또한 도 6의 (d) 및 (d-2)에서와 같이 동일한 H 만큼을 에칭 시켰을 경우, 종래기술은 T1 만큼의 상부 언더컷이 발생하는데, 본 발명을 이용하면 동일한 H 만큼을 에칭하기 위해서 T2 만큼의 언더컷을 유발시킨다.In addition, in the case of etching the same H as shown in (d) and (d-2) of FIG. Causes undercuts.

즉, T1 > T2 이므로, 본 발명을 이용하면 언더컷에 대한 문제점을 해소 할 수 있다.That is, since T1> T2, the present invention can solve the problem of undercut.

도 7은 종래기술과 본 발명을 비교한 다른 예를 보인 개념도로서, 하부 도금층의 언더컷을 감소시키는 예를 설명하기 위한 도면이다. 도 7에서 (a), (b), (c), (d), (e)는 본 발명의 공정을 보인 개념도이고, (a-2)와 (e-2)는 종래기술의 공정을 보인 개념도이다. 또한 도 7에서 칩실장/와이어본딩/몰딩의 경우는 도면을 생략했다.7 is a conceptual view illustrating another example in which the present invention is compared with the present invention, and illustrates an example of reducing the undercut of the lower plating layer. In Figure 7 (a), (b), (c), (d), (e) is a conceptual diagram showing the process of the present invention, (a-2) and (e-2) is showing a prior art process Conceptual diagram. In FIG. 7, the chip mounting / wire bonding / molding is omitted.

그래서 도 7의 (e) 및 (e-2)에서와 같은 동일한 W의 폭을 만들기 위해 하단부 도금층(44)의 언더컷이 본 발명에서는 더 작게 형성되어진 것을 보여준다. (즉, T1 > T2)Thus, the undercut of the lower plating layer 44 is made smaller in the present invention to make the same W width as in FIGS. 7E and 7E-2. (Ie T1> T2)

또한 상부의 언더컷 길이가 하부의 언더컷 길이보다 짧거나 같게 형성할 수 있다. 즉, 도 7 (d)의 상부 T2와 도 7 (e)의 하부 T2를 비교할 때, 상부 T2의 길이는 하부 T2의 길이보다 짧거나 같게 형성할 수 있다.In addition, the length of the undercut of the upper portion may be shorter or the same as the length of the undercut of the lower portion. That is, when comparing the upper T2 of FIG. 7 (d) and the lower T2 of FIG. 7 (e), the length of the upper T2 may be shorter or the same as the length of the lower T2.

또한 하부 T2는 없도록 형성할 수도 있다.In addition, it may be formed so that the lower T2.

도 8은 종래기술과 본 발명을 비교한 또다른 예를 보인 개념도로서, 하부 도금층의 언더컷을 감소시키는 예를 설명하기 위한 도면이다. 도 8에서 (a), (b), (c), (d), (e), (f)는 본 발명의 공정을 보인 개념도이고, (d-2)와 (e-2)와 (f-2)는 종래기술의 공정을 보인 개념도이다. 또한 도 8에서 칩실장/와이어본딩/몰딩의 경우는 도면을 생략했다.8 is a conceptual view illustrating another example in which the present invention is compared with the present invention, and illustrates an example of reducing the undercut of the lower plating layer. In Figure 8 (a), (b), (c), (d), (e), (f) is a conceptual diagram showing the process of the present invention, (d-2) and (e-2) and (f) -2) is a conceptual diagram showing a process of the prior art. In FIG. 8, in the case of chip mounting / wire bonding / molding, drawings are omitted.

그래서 도 8의 (f) 및 (f-2)에서와 같은 동일한 W의 폭을 만들기 위해 하단 부 도금층(44)의 언더컷이 본 발명에서 더 작게 형성되어진 것을 보여준다. (즉, T1 > T2)Thus, the undercut of the lower sub plating layer 44 is made smaller in the present invention to make the same W width as in FIGS. 8 (f) and (f-2). (Ie T1> T2)

동일한 H 만큼을 에칭 시켰을 경우, 종래기술에서는 T1 만큼의 상부 언더컷이 발생하는데, 본 발명을 이용하면 동일한 H 만큼을 에칭하기 위해서 (d)에서와 같이 T2 만큼의 언더컷을 유발시킨다.When the same H is etched, in the prior art, an upper undercut by T1 occurs, but using the present invention causes an undercut by T2 as in (d) to etch by the same H.

즉, T1 > T2 이므로, 본 발명을 이용하면 언더컷에 대한 문제점을 해소시킬 수 있다.That is, since T1> T2, the present invention can solve the problem of undercut.

또한, 도 8의 (f)에서와 같이 하부의 언더컷이 없도록 형성시킬 수도 있다.In addition, it may be formed so that there is no undercut as shown in (f) of FIG.

즉, 하부의 언더컷이 없는 경우에는 기본적으로 리드프레임의 하부 폭과 하부 에칭 방지막의 길이가 동일하게 되는 경우로, 도 8의 (f)에 도시된 바와 같이 형성될 수 있게 된다. 따라서 본 발명에 따른 제조 공정에 의하면 하부 언더컷이 없는 리드프레임을 제조하는 것도 가능하게 된다.That is, in the case where there is no undercut, the bottom width of the lead frame and the length of the bottom etching prevention film are basically the same, and thus can be formed as shown in FIG. Therefore, according to the manufacturing process according to the invention it is also possible to manufacture a lead frame without a lower undercut.

이처럼 본 발명은 1차 에칭 후 에칭 방지막을 형성한 후 2차 에칭을 통하여 경박단소 및 다양한 패턴의 다열형 리드리스 프레임을 제조하게 되는 것이다.As described above, the present invention is to form a multi-layered leadless frame of light and thin and various patterns through secondary etching after forming the anti-etching film after the primary etching.

이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술적 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있 는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the present invention has been described in more detail with reference to the examples, the present invention is not necessarily limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of the present invention.

도 1은 종래 반도체 장치의 제조방법을 보인 개념도이다.1 is a conceptual diagram illustrating a method of manufacturing a conventional semiconductor device.

도 2는 도 1과 같은 방법으로 반도체 장치를 제조할 경우 발생하는 대표 불량 예를 보인 도면이다.FIG. 2 is a diagram illustrating an exemplary defect occurring when a semiconductor device is manufactured in the same manner as in FIG. 1.

도 3은 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임의 제조방법을 보인 흐름도이다.3 is a flowchart illustrating a method of manufacturing a multi-row leadless frame for a semiconductor package according to an embodiment of the present invention.

도 4는 도 3의 흐름을 보인 공정도이다.4 is a process diagram showing the flow of FIG.

도 5는 언더컷에 대해 이상적인 에칭, 실제 에칭, 본 발명에 의한 에칭을 경우를 보인 개념도이다.5 is a conceptual diagram showing the case of ideal etching, actual etching, and etching according to the present invention with respect to the undercut.

도 6은 종래기술과 본 발명을 비교한 일 예를 보인 개념도이다.6 is a conceptual diagram illustrating an example in which the prior art and the present invention are compared.

도 7은 종래기술과 본 발명을 비교한 다른 예를 보인 개념도이다.7 is a conceptual diagram showing another example of comparing the present invention with the prior art.

도 8은 종래기술과 본 발명을 비교한 또다른 예를 보인 개념도이다.8 is a conceptual view showing another example comparing the present invention and the prior art.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

41 : 리드프레임41: leadframe

42 : 코팅물질42: coating material

43 : 현상43: phenomenon

44 : 도금층44: plating layer

45 : 감광성 물질45 photosensitive material

46 : 마스크46: mask

47 : 반도체 칩47: semiconductor chip

48 : 와이어 본딩48: wire bonding

49 : 에폭시 몰딩49: epoxy molding

Claims (9)

리드프레임의 단면 또는 양면 상에 도금패턴을 형성하고, 상기 도금패턴을 에칭마스크로 1차 에칭하는 제1 단계와;Forming a plating pattern on one or both surfaces of the lead frame and first etching the plating pattern with an etching mask; 상기 1차에칭으로 구현된 에칭패턴에 감광성물질을 충진하고, 충진된 영역을 포토리소그라피로 선택적패터닝 후 완전경화를 통해 에칭방지막을 형성하는 제2 단계와;A second step of filling a photosensitive material in the etching pattern implemented by the first etching, and selectively patterning the filled region with photolithography to form an etching prevention film through complete curing; 상기 도금패턴과 에칭방지막을 에칭마스크로 2차 에칭을 수행하는 제 3 단계;Performing a third etching of the plating pattern and the etching prevention film with an etching mask; 를 포함하여 수행하는 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.Method of manufacturing a multi-row type leadless frame for a semiconductor package comprising the step of including. 청구항 1에 있어서,The method according to claim 1, 상기 제2단계는,The second step, 상기 에칭패턴에 충진된 감광성물질을 반건조 시키는 단계;Semi-drying the photosensitive material filled in the etching pattern; 포토마스크를 이용하여 상기 감광성 물질을 선택적으로 노광시켜 에칭 방지막으로 형성한 후 현상에 의해 완전 경화시키는 단계;Selectively exposing the photosensitive material using a photomask to form an anti-etching film and then fully curing by development; 를 포함하여 구성되는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.Method of manufacturing a multi-row leadless frame for a semiconductor package comprising a. 청구항 1 또는 2에 있어서,The method according to claim 1 or 2, 상기 에칭방지막의 형성은,Formation of the anti-etching film, 상기 도금패턴의 말단부 이상으로 에칭방지막이 말단부가 돌출되도록 구현되는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.A method of manufacturing a multi-row type leadless frame for a semiconductor package, wherein the anti-etching film protrudes from the end of the plating pattern. 리드프레임의 단면 또는 양면 상에 도금패턴을 형성하고, 상기 도금패턴을 에칭마스크로 1차 에칭하는 제1 단계와;Forming a plating pattern on one or both surfaces of the lead frame and first etching the plating pattern with an etching mask; 상기 1차에칭으로 구현된 에칭패턴에 감광성물질을 충진하고, 충진된 영역을 포토리소그라피로 선택적패터닝 후 완전경화를 통해 에칭방지막을 형성하는 제2 단계와;A second step of filling a photosensitive material in the etching pattern implemented by the first etching, and selectively patterning the filled region with photolithography to form an etching prevention film through complete curing; 상기 도금패턴과 에칭방지막을 에칭마스크로 2차 에칭을 수행하는 제 3 단계;Performing a third etching of the plating pattern and the etching prevention film with an etching mask; 상기 제 3 단계 후 반도체 칩 실장, 와이어 본딩, 에폭시 몰딩을 수행하고, 백에칭을 통해 반도체 패키지를 완성하는 제 4 단계;A fourth step of performing semiconductor chip mounting, wire bonding, and epoxy molding after the third step, and completing a semiconductor package through back etching; 를 포함하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package comprising a. 리드프레임과;A lead frame; 상기 리드프레임에 형성되는 다수의 도금패턴과;A plurality of plating patterns formed on the lead frame; 상기 리드프레임과 상기 도금패턴 사이에 형성되는 에칭패턴;An etching pattern formed between the lead frame and the plating pattern; 상기 에칭패턴의 양단인 언더컷 부분에 채워져 에칭 방지막으로 되는 감광성 물질;A photosensitive material filled in an undercut portion at both ends of the etching pattern to form an etching prevention film; 상기 에칭방지막의 말단부는 상기 도금패턴의 말단부 이상으로 돌출되는 구조로 형성되는 반도체 패키지용 다열형 리드리스 프레임.The end portion of the anti-etching film is a multi-row leadless frame for a semiconductor package is formed in a structure that protrudes beyond the end portion of the plating pattern. 삭제delete 청구항 5에 있어서,The method according to claim 5, 상기 에칭 방지막은,The etching prevention film, 상기 리드프레임의 상부측면과 하부측면 중에서 양면 또는 한면에 형성된 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임.The multi-layered leadless frame for a semiconductor package, characterized in that formed on both sides or one side of the upper side and the lower side of the lead frame. 청구항 5 또는 청구항 7에 있어서,The method according to claim 5 or 7, 상기 에칭 방지막은,The etching prevention film, 상기 리드프레임의 상부의 언더컷 부분의 길이가 하부의 언더컷 부분의 길이보다 짧거나 같도록 형성된 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임.And a length of an undercut portion at an upper portion of the lead frame is shorter than or equal to a length of an undercut portion at a lower portion of the lead frame. 청구항 5에 있어서,The method according to claim 5, 상기 반도체 패키지용 다열형 리드리스 프레임은,상기 리드프레임의 하부의 폭과 하부 에칭 방지막의 길이를 동일하게 형성하여 하부 언더컷을 제거하는 구조로 형성되는 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임.The multi-layered leadless frame for a semiconductor package may include a structure that removes a lower undercut by forming a width of a lower portion of the lead frame and a length of a lower etching prevention film in the same manner. .
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