KR101033484B1 - Fabrication Method of Phase-Change Random Access Memory Device - Google Patents

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윤효섭
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Abstract

개시되는 상변화 메모리 소자 제조 방법은 스위칭 소자를 포함하는 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막의 지정된 부분을 패터닝하여 하부전극 콘택홀을 형성하는 단계, 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막을 형성하는 단계, 스페이서 절연막 상에 하부전극 콘택홀이 노출되도록 장벽층을 형성하는 단계, 이온주입 공정을 수행하여 하부전극 콘택홀 저부의 스페이서 절연막을 손상층으로 변화시키는 단계, 손상층을 제거하는 단계 및 장벽층을 제거한 후, 층간 절연막 상의 스페이서 절연막을 제거하여 절연막 스페이서를 형성하는 단계를 포함한다.The disclosed method of manufacturing a phase change memory device includes forming an interlayer insulating film on a semiconductor substrate on which a substructure including a switching device is formed, and patterning a designated portion of the interlayer insulating film to form a lower electrode contact hole, and forming a lower electrode contact hole. Forming a spacer insulating layer on the entire structure including the insulating layer, forming a barrier layer to expose the lower electrode contact hole on the spacer insulating layer, and performing an ion implantation process to change the spacer insulating layer at the bottom of the lower electrode contact hole to a damage layer And removing the barrier layer, and then removing the spacer insulating film on the interlayer insulating film to form the insulating film spacer.

PCRAM, 하부전극 콘택홀 PCRAM, bottom electrode contact hole

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase-Change Random Access Memory Device}Fabrication Method of Phase-Change Random Access Memory Device

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a phase change memory device.

상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 하부전극을 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.A phase-change random access memory (PCRAM) device generates a phase change of a phase change material by applying joule heating to the phase change material through a lower electrode serving as a heater. Data is recorded / erased using the difference in electrical resistance between the crystalline state and the amorphous state of the phase change material.

상변화 물질을 결정질 상태로부터 비정질 상태로 변화시키기 위해 인가되는 전류는 리셋 전류(Reset current)라 일컬어지며, 리셋 전류가 높을수록 동작 전압 또한 높아진다. 아울러, 상변화 물질을 결정질 상태로 변화시킬 때에는 스위칭 소자와 하부전극 간의 계면의 저항, 즉 셋(set) 저항이 낮을수록 필요한 전류량이 감소한다.The current applied to change the phase change material from the crystalline state to the amorphous state is called a reset current, and the higher the reset current, the higher the operating voltage. In addition, when the phase change material is changed to the crystalline state, the lower the resistance of the interface between the switching element and the lower electrode, that is, the set resistance, the lower the required amount of current.

이러한 리셋 전류와 셋 저항은 하부전극의 크기와 밀접한 관계가 있으며, 특히 리셋 전류를 감소시키기 위해서는 하부전극과 상변화 물질층의 접촉 면적을 최 소화하는 것이 바람직하다. 이를 위해, 최근에는 하부전극 콘택(Bottom Electrode Contact; BEC)홀을 형성한 후, 콘택홀 측벽에 스페이서를 형성하여 홀 크기를 감소시키는 방안이 제시되었다.The reset current and the set resistance are closely related to the size of the lower electrode, and in order to reduce the reset current, it is preferable to minimize the contact area between the lower electrode and the phase change material layer. To this end, recently, a method of reducing the hole size by forming a bottom electrode contact (BEC) hole and then forming a spacer on the sidewall of the contact hole has been proposed.

도 1 및 도 2는 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a general phase change memory device.

먼저, 도 1에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(10) 상에 층간 절연막(12)을 형성하고, 스위칭 소자 상부가 노출되도록 하부전극 콘택홀(14)을 형성한다. 그리고, 전체 구조 상에 스페이서 절연막(16)을 형성한다.First, as shown in FIG. 1, an interlayer insulating layer 12 is formed on a semiconductor substrate 10 on which a substructure such as a switching element (not shown) is formed, and the lower electrode contact hole 14 is exposed to expose the upper portion of the switching element. ). And the spacer insulating film 16 is formed on the whole structure.

다음, 도 2에 도시한 것과 같이 스페이서 식각 공정을 실시하여 하부전극 콘택홀(14) 측벽에 절연막 스페이서(16A)를 형성한다.Next, as shown in FIG. 2, a spacer etching process is performed to form the insulating layer spacer 16A on the sidewall of the lower electrode contact hole 14.

그런데, 스페이서 식각 공정을 진행할 때, 하부전극 콘택홀(14) 상단에서 스페이서 절연막(16)이 과도하게 식각되어, 하부전극 콘택홀(14)의 상부로부터 저부로 내려올수록 홀의 크기가 감소하는 현상이 발생한다. 즉, 홀의 저부에서는 목표 크기(D2)를 확보할 수 있으나, 홀의 상단 구경(D1)이 목표 크기보다 크게 형성되는 것이다.However, when the spacer etching process is performed, the spacer insulating layer 16 is excessively etched at the upper end of the lower electrode contact hole 14, so that the size of the hole decreases as it descends from the top of the lower electrode contact hole 14 to the bottom. Occurs. That is, the target size D2 can be secured at the bottom of the hole, but the upper end diameter D1 of the hole is larger than the target size.

이에 따라, 하부전극 콘택홀을 원하는 크기로 형성할 수 없어 리셋 전류를 낮추는 데 한계가 있다.Accordingly, since the lower electrode contact hole cannot be formed to a desired size, there is a limit in lowering the reset current.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택홀의 구경을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and there is a technical problem to provide a method for manufacturing a phase change memory device capable of minimizing the aperture of the lower electrode contact hole.

본 발명의 다른 기술적 과제는 하부전극 콘택홀의 상단 구경과 하단 구경을 동일하게 할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a phase change memory device capable of making the upper and lower apertures of the lower electrode contact hole the same.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 스위칭 소자를 포함하는 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막의 지정된 부분을 패터닝하여 하부전극 콘택홀을 형성하는 단계; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막 상에 상기 하부전극 콘택홀이 노출되도록 장벽층을 형성하는 단계; 이온주입 공정을 수행하여 상기 하부전극 콘택홀 저부의 스페이서 절연막을 손상층으로 변화시키는 단계; 상기 손상층을 제거하는 단계; 및 상기 장벽층을 제거한 후, 상기 층간 절연막 상의 스페이서 절연막을 제거하여 절연막 스페이서를 형성하는 단계;를 포함한다.According to an aspect of the present invention, a method of manufacturing a phase change memory device includes forming an interlayer insulating film on a semiconductor substrate on which a substructure including a switching device is formed, and patterning a designated portion of the interlayer insulating film. Forming a lower electrode contact hole; Forming a spacer insulating layer on the entire structure including the lower electrode contact hole; Forming a barrier layer on the spacer insulating layer to expose the lower electrode contact hole; Performing an ion implantation process to change the spacer insulating film at the bottom of the lower electrode contact hole into a damage layer; Removing the damage layer; And after removing the barrier layer, removing the spacer insulating film on the interlayer insulating film to form an insulating film spacer.

본 발명에 의하면, 하부전극 콘택홀 저부의 스페이서 절연막에 인위적인 손상을 가하여 선택적으로 제거한다. 따라서 스페이서 식각 공정을 진행하지 않고도 하부전극 콘택홀 측벽에 스페이서를 형성할 수 있어, 하부전극 콘택홀 상단에서 스페이서 절연막이 과도하게 식각되는 것을 방지할 수 있다.According to the present invention, it is selectively removed by artificially damaging the spacer insulating film at the bottom of the lower electrode contact hole. Accordingly, the spacer may be formed on the sidewalls of the lower electrode contact holes without performing the spacer etching process, thereby preventing the spacer insulating layer from being excessively etched at the upper end of the lower electrode contact holes.

결과적으로, 하부전극 콘택홀 측벽에 균일한 두께의 스페이서를 형성할 수 있으므로, 하부전극 콘택의 크기를 최소화할 수 있고, 리셋 전류를 감소시킬 수 있는 이점이 있다.As a result, since the spacers having a uniform thickness can be formed on the sidewalls of the lower electrode contact holes, the size of the lower electrode contacts can be minimized and the reset current can be reduced.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3 내지 도 10은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.3 to 10 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

먼저, 도 3에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(101) 상에 층간 절연막(103)을 형성한다. 그리고, 스위칭 소자 상부가 노출되도록 패터닝하여 하부전극 콘택홀(105)을 형성한다.First, as shown in FIG. 3, an interlayer insulating film 103 is formed on a semiconductor substrate 101 on which a substructure such as a switching element (not shown) is formed. The lower electrode contact hole 105 is formed by patterning the upper portion of the switching element.

다음, 도 4에 도시한 것과 같이, 하부전극 콘택홀(105)을 포함하는 전체 구조 상에 스페이서 절연막(107)을 형성한다. 여기에서, 스페이서 절연막(107)은 질화물을 이용하여 형성할 수 있으며, 바람직하게는 열 질화막(Thermal Nitride)으로 형성할 수 있다.Next, as shown in FIG. 4, a spacer insulating layer 107 is formed on the entire structure including the lower electrode contact hole 105. Here, the spacer insulating film 107 may be formed using a nitride, preferably a thermal nitride film (Thermal Nitride).

이어서, 도 5에 도시한 것과 같이, 하부전극 콘택홀(105)이 노출되도록 장벽층(109)을 형성하고, 이온주입 공정을 수행한다.Subsequently, as shown in FIG. 5, the barrier layer 109 is formed to expose the lower electrode contact hole 105, and an ion implantation process is performed.

여기에서, 장벽층(109)은 스텝 커버리지(step coverage)가 열악한 물질, 예 를 들어 탄소(carbon)을 포함하는 물질을 이용하여 형성하거나, 포토레지스트막을 이용하여 형성할 수 있다. 아울러, 이온주입 공정 완료 후 장벽층(109)을 제거함은 물론이다.The barrier layer 109 may be formed using a material having poor step coverage, for example, a material including carbon, or may be formed using a photoresist film. In addition, the barrier layer 109 is removed after the ion implantation process is completed.

이와 같은 이온 주입 공정에 의해, 상부가 노출된 스페이서 절연막(107)의 일부, 즉, 하부전극 콘택홀 저부에 형성된 스페이서 절연막(107)에 인위적인 손상이 가해져 손상층(111)으로 변화된다(도 6 참조).By such an ion implantation process, an artificial damage is applied to a part of the spacer insulating film 107 exposed to the upper part, that is, the spacer insulating film 107 formed at the bottom of the lower electrode contact hole, thereby changing to the damage layer 111 (FIG. 6). Reference).

이러한 손상층(111)은 이온주입이 이루어지지 않은 스페이서 절연막(107)과 식각 선택비가 상이하므로, 도 7에 도시한 것과 같이 선택적으로 제거할 수 있다. 손상층(111)을 제거할 때에는 습식 세정 공정을 수행하는 것이 바람직하다. 이러한 습식 세정 공정에 의해 이온주입된 스페이서 절연막(107) 즉, 손상층(111)만이 선택적으로 제거된다.Since the damage layer 111 has an etching selectivity different from that of the spacer insulating layer 107 which is not ion implanted, it may be selectively removed as shown in FIG. 7. When removing the damaged layer 111, it is preferable to perform a wet cleaning process. Only the spacer insulating film 107 implanted by the wet cleaning process, that is, the damage layer 111 is selectively removed.

그리고, 도 8에 도시한 것과 같이, 평탄화 공정을 수행하여 층간 절연막(103) 상부에 형성된 스페이서 절연막(107)을 제거한다. 그러면 하부전극 콘택홀 측벽에만 절연막 스페이서(107A)가 형성되게 된다.As shown in FIG. 8, the planarization process is performed to remove the spacer insulating film 107 formed on the interlayer insulating film 103. Then, the insulating film spacer 107A is formed only on the sidewalls of the lower electrode contact holes.

이와 같이, 본 발명에서는 절연막 스페이서(107A) 형성시 스페이서 식각 공정을 수행하지 않고, 하부전극 콘택홀 저부의 스페이서 절연막(107)과 층간 절연막(103) 상부의 스페이서 절연막(107)을 별도로 제거한다. 따라서, 하부전극 콘택홀 상단에서 스페이서 절연막(107)이 과도하게 식각되는 것을 방지할 수 있으며, 결과적으로 하부전극 콘택홀의 상부로부터 저부에 이르기까지 절연막 스페이서(107A)를 균일한 두께로 형성할 수 있다.As described above, in the present invention, the spacer insulation layer 107 of the bottom of the lower electrode contact hole and the spacer insulation layer 107 on the interlayer insulation layer 103 are separately removed without performing a spacer etching process when forming the insulation layer spacer 107A. Therefore, the spacer insulating film 107 can be prevented from being excessively etched at the upper end of the lower electrode contact hole, and as a result, the insulating film spacer 107A can be formed to have a uniform thickness from the top to the bottom of the lower electrode contact hole. .

절연막 스페이서(107A)를 형성하여 하부전극 콘택홀의 크기를 최소화한 후에는 도 9에 도시한 것과 같이, 절연막 스페이서(107A) 측벽 및 하부전극 콘택홀 저에 질화 티타늄(TiN)과 같은 도전층(113)을 형성하고, 하부전극 콘택홀 내부에 매립층(115)을 형성함으로써, 하부전극 콘택을 완성한다.After the insulating layer spacer 107A is formed to minimize the size of the lower electrode contact hole, as shown in FIG. ), And the buried layer 115 is formed inside the lower electrode contact hole, thereby completing the lower electrode contact.

도 9에는 링(Ring) 타입으로 하부전극 콘택을 형성하는 경우를 나타내었으나, 이에 한정되지 않으며, 하부전극 콘택홀 전체를 질화 티타늄(TiN)과 같은 도전물질로 매립하는 기둥(Pillar) 타입으로 형성하는 것도 가능하다.9 illustrates a case in which the lower electrode contact is formed in a ring type, but is not limited thereto. The lower electrode contact hole may be formed in a pillar type in which the entire lower electrode contact hole is filled with a conductive material such as titanium nitride (TiN). It is also possible.

한편, 하부전극 콘택을 형성한 후에는 도 10에 도시한 것과 같이, 하부전극 콘택과 접촉되도록 상변화 물질층(117) 및 상부전극(119)을 형성한다.On the other hand, after the lower electrode contact is formed, as shown in FIG. 10, the phase change material layer 117 and the upper electrode 119 are formed to contact the lower electrode contact.

본 발명의 다른 실시예에서, 하부전극 콘택홀의 저부 및 절연막 스페이서(107A) 측벽에 도전층을 형성한 후, 하부전극 콘택홀 내를 상변화 물질로 매립하는 것도 가능하다. 즉, 상변화 물질층을 매립형으로 형성하고, 이와 접촉되도록 상부전극을 형성하는 경우 소자의 집적도를 더욱 향상시킬 수 있다.In another embodiment of the present invention, after forming a conductive layer on the bottom of the lower electrode contact hole and the sidewall of the insulating film spacer 107A, the lower electrode contact hole may be filled with a phase change material. That is, when the phase change material layer is buried and the upper electrode is formed to be in contact therewith, the degree of integration of the device may be further improved.

PCRAM에서 하부전극은 다양한 형태로 제조할 수 있다. 특히, 다이오드 및 금속 실리사이드층 형성 후, 금속 실리사이드층과 접촉되도록 도전 패턴을 형성한다. 그리고, 이 도전 패턴 상부가 노출되도록 하부전극 콘택홀을 형성한 후, 하부전극 콘택홀 내에 도전층을 형성한다. 이 경우, 금속 실리사이드층과 접촉되는 도전 패턴 및 하부전극 콘택홀 내의 도전층이 하부전극으로 동작하게 된다.In the PCRAM, the lower electrode can be manufactured in various forms. In particular, after the diode and the metal silicide layer are formed, a conductive pattern is formed to be in contact with the metal silicide layer. The lower electrode contact hole is formed to expose the upper portion of the conductive pattern, and then a conductive layer is formed in the lower electrode contact hole. In this case, the conductive pattern in contact with the metal silicide layer and the conductive layer in the lower electrode contact hole operate as the lower electrode.

이러한 구조의 PCRAM에서, 하부전극 콘택홀 저부의 스페이서 절연막에 이온주입 공정을 실시할 때, 그 하부의 도전 패턴까지 이온 주입이 이루어지도록 에너 지를 조절할 수 있다. 이 경우, 도전패턴과 하부전극 콘택홀 내 도전층과의 저항을 더욱 감소시킬 수 있어, PCRAM의 동작 특성이 향상되는 이점을 얻을 수 있다.In the PCRAM having such a structure, when the ion implantation process is performed on the spacer insulating film at the bottom of the lower electrode contact hole, the energy can be adjusted so that the ion is implanted up to the conductive pattern under the bottom. In this case, the resistance between the conductive pattern and the conductive layer in the lower electrode contact hole can be further reduced, so that an operation characteristic of the PCRAM can be improved.

이와 같이 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art to which the present invention pertains will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1 및 도 2는 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도,1 and 2 are cross-sectional views illustrating a method of manufacturing a general phase change memory device;

도 3 내지 도 10은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.3 to 10 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

101 : 반도체 기판 103 : 층간 절연막101 semiconductor substrate 103 interlayer insulating film

105 : 콘택홀 107 : 스페이서 절연막105: contact hole 107: spacer insulating film

107A : 절연막 스페이서 109 : 장벽층107A: insulating film spacer 109: barrier layer

111 : 손상층 113 : 도전층111: damage layer 113: conductive layer

115 : 매립층 117 : 상변화 물질층115: buried layer 117: phase change material layer

119 : 상부전극119: upper electrode

Claims (8)

스위칭 소자를 포함하는 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막의 지정된 부분을 패터닝하여 하부전극 콘택홀을 형성하는 단계;Forming an interlayer insulating film on a semiconductor substrate having a lower structure including a switching element, and patterning a designated portion of the interlayer insulating film to form a lower electrode contact hole; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막을 형성하는 단계;Forming a spacer insulating layer on the entire structure including the lower electrode contact hole; 상기 스페이서 절연막 상에 상기 하부전극 콘택홀이 노출되도록 장벽층을 형성하는 단계;Forming a barrier layer on the spacer insulating layer to expose the lower electrode contact hole; 이온주입 공정을 수행하여 상기 하부전극 콘택홀 저부의 스페이서 절연막을 손상층으로 변화시키는 단계;Performing an ion implantation process to change the spacer insulating film at the bottom of the lower electrode contact hole into a damage layer; 상기 손상층을 제거하는 단계; 및Removing the damage layer; And 상기 장벽층을 제거한 후, 상기 층간 절연막 상의 스페이서 절연막을 제거하여 절연막 스페이서를 형성하는 단계;Removing the barrier layer, and then removing the spacer insulating film on the interlayer insulating film to form an insulating film spacer; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 손상층은 습식 세정 공정으로 제거하는 상변화 메모리 소자 제조 방법.And removing the damage layer by a wet cleaning process. 제 1 항에 있어서,The method of claim 1, 상기 층간 절연막 상의 스페이서 절연막은 평탄화 공정으로 제거하는 상변화 메모리 소자 제조 방법.The spacer insulating film on the interlayer insulating film is removed by a planarization process. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 장벽층은 탄소 함유 물질을 이용하여 형성하는 상변화 메모리 소자 제조 방법.The barrier layer is formed using a carbon-containing material. 제 1 항에 있어서,The method of claim 1, 상기 장벽층은 포토레지스트막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And the barrier layer is a photoresist film. 제 1 항에 있어서,The method of claim 1, 상기 절연막 스페이서를 형성한 후, 상기 절연막 스페이서의 측벽 및 상기 하부전극 콘택홀 저부에 도전층을 형성하는 단계; 및Forming a conductive layer on a sidewall of the insulating layer spacer and a bottom of the lower electrode contact hole after forming the insulating layer spacer; And 상기 하부전극 콘택홀 내에 매립층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.And forming a buried layer in the lower electrode contact hole. 제 1 항에 있어서,The method of claim 1, 상기 절연막 스페이서를 형성한 후, 상기 하부전극 콘택홀 내에 상변화 물질 층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.And forming a phase change material layer in the lower electrode contact hole after the insulating layer spacer is formed.
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