KR20110011862A - Fabrication method of phase-change random access memory device - Google Patents

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KR20110011862A
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Abstract

PURPOSE: A method for manufacturing a phase change memory device is provided to stably secure the height of a lower electrode contact by uniformly forming spacer insulating films at both the upper side and the lower side of a lower electrode contact hole. CONSTITUTION: A semiconductor substrate(201) with a switching element is prepared. An interlayer insulating film(203) is formed on the semiconductor substrate. A lower electrode contact hole is formed on the semiconductor substrate. A spacer insulating film(205A) and a spacer protective film are successively formed on the overall structure including the lower electrode contact hole. The spacer insulating film and the spacer protective film are spacer-etched. The remained spacer protective film is eliminated.

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase-Change Random Access Memory Device}Fabrication Method of Phase-Change Random Access Memory Device

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a phase change memory device.

상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 하부전극을 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.A phase-change random access memory (PCRAM) device generates a phase change of a phase change material by applying joule heating to the phase change material through a lower electrode serving as a heater. Data is recorded / erased using the difference in electrical resistance between the crystalline state and the amorphous state of the phase change material.

상변화 물질을 결정질 상태로부터 비정질 상태로 변화시키기 위해 인가되는 전류는 리셋 전류(Reset current)라 일컬어지며, 리셋 전류가 높을수록 동작 전압 또한 높아진다. 아울러, 상변화 물질을 결정질 상태로 변화시킬 때에는 스위칭 소자와 하부전극 간의 계면의 저항, 즉 셋(set) 저항이 낮을수록 필요한 전류량이 감소한다.The current applied to change the phase change material from the crystalline state to the amorphous state is called a reset current, and the higher the reset current, the higher the operating voltage. In addition, when the phase change material is changed to the crystalline state, the lower the resistance of the interface between the switching element and the lower electrode, that is, the set resistance, the lower the required amount of current.

이러한 리셋 전류와 셋 저항은 하부전극의 크기와 밀접한 관계가 있으며, 특히 리셋 전류를 감소시키기 위해서는 하부전극의 홀 크기를 최소화하는 것이 바람 직하다. 그러나, 현재의 반도체 소자 제조 성능으로 형성할 수 있는 홀의 크기는 50nm 정도이며, 식각 공정을 거쳐 최종 형성되는 홀의 크기는 70~80nm 정도로, 하부전극의 홀 크기를 최소화하는 데 한계가 있다. 또한, 홀의 크기가 감소할수록 홀의 크기를 균일하게 형성하기 어려운 문제도 있다.The reset current and the set resistance are closely related to the size of the lower electrode, and in order to reduce the reset current, it is preferable to minimize the hole size of the lower electrode. However, the size of the hole that can be formed by the current semiconductor device manufacturing performance is about 50nm, the size of the hole is finally formed through the etching process is about 70 ~ 80nm, there is a limit to minimize the hole size of the lower electrode. In addition, as the size of the hole decreases, there is a problem that it is difficult to form the size of the hole uniformly.

이러한 문제를 해결하기 위해, 최근에는 하부전극 콘택(Bottom Electrode Contact; BEC)홀을 형성한 후, 콘택홀 측벽에 스페이서를 형성하여 홀 크기를 최소화하는 방안이 제시되었다.In order to solve this problem, a method of minimizing the hole size by forming a bottom electrode contact hole (BEC) and then forming a spacer on the sidewall of the contact hole has been proposed.

도 1 및 도 2는 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1 and 2 are cross-sectional views illustrating a method of manufacturing a general phase change memory device.

먼저, 도 1에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(101) 상에 층간 절연막(103)을 형성하고, 스위칭 소자 상부가 노출되도록 하부전극 콘택홀을 형성한다. 그리고, 전체 구조 상에 스페이서 절연막(105)을 형성한다.First, as shown in FIG. 1, an interlayer insulating layer 103 is formed on a semiconductor substrate 101 on which a substructure such as a switching element (not shown) is formed, and a lower electrode contact hole is formed to expose an upper portion of the switching element. do. Then, the spacer insulating film 105 is formed over the entire structure.

다음, 도 2에 도시한 것과 같이 스페이서 식각 공정을 실시하여 하부전극 콘택홀 측벽에 절연막 스페이서(105A)를 형성한다.Next, as shown in FIG. 2, a spacer etching process is performed to form an insulating film spacer 105A on the sidewalls of the lower electrode contact holes.

그런데, 스페이서 식각 공정을 진행할 때, 하부전극 콘택홀의 상부로부터 저부로 내려올수록 홀의 크기가 감소하는 현상이 발생한다. 즉, 홀의 저부에서는 목표 크기(D2)를 확보할 수 있으나, 홀의 상단 구경(D1)이 목표 크기보다 크게 형성되는 것이다.However, when the spacer etching process is performed, the size of the hole decreases as it descends from the top to the bottom of the lower electrode contact hole. That is, the target size D2 can be secured at the bottom of the hole, but the upper end diameter D1 of the hole is larger than the target size.

이에 따라, CMP 공정을 후속하여 구경이 큰 상단 부위를 제거하는 방법을 고 려할 수 있다. 즉, 도 2에서 A1-A2부위까지 CMP 공정으로 제거하는 것이다. 그러나, 이 경우 콘택홀의 높이가 낮아지는 결과를 초래하여 원하는 리셋 전류를 공급할 수 없는 문제가 있다.Accordingly, it may be considered how to remove the large portion of the large diameter following the CMP process. That is, the removal to the A1-A2 site in Figure 2 by the CMP process. However, in this case, there is a problem that the height of the contact hole is lowered, so that a desired reset current cannot be supplied.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택홀의 구경을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and there is a technical problem to provide a method for manufacturing a phase change memory device capable of minimizing the aperture of the lower electrode contact hole.

본 발명의 다른 기술적 과제는 하부전극 콘택홀의 상단 구경과 하단 구경을 동일하게 하면서도 안정적인 높이를 확보할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.Another technical problem of the present invention is to provide a phase change memory device manufacturing method capable of securing a stable height while maintaining the same upper and lower apertures of a lower electrode contact hole.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 스위칭 소자를 포함하는 하부구조가 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상에 상기 스위칭 소자 표면이 노출되도록 하부전극 콘택홀을 형성하는 단계; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막 및 스페이서 보호막을 순차적으로 형성하는 단계; 상기 스페이서 절연막 및 스페이서 보호막을 스페이서 식각하는 단계; 및 상기 스페이서 식각 후 잔존하는 상기 스페이서 보호막을 제거하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a phase change memory device, the method including: providing a semiconductor substrate having a substructure including a switching device; Forming a lower electrode contact hole on the semiconductor substrate to expose the surface of the switching element; Sequentially forming a spacer insulating film and a spacer protective film on the entire structure including the lower electrode contact hole; Spacer etching the spacer insulating film and the spacer protective film; And removing the spacer protective layer remaining after the spacer etching.

본 발명에 의하면, 하부전극 콘택홀에 2중 스페이서 절연막을 형성한 후 스페이서 식각 공정을 실시한다. 따라서, 스페이서 식각 공정시 외측의 스페이서 절연막이 내측 스페이서 절연막의 베리어(Barrier)로 작용하여, 하부전극 콘택홀 상 부에서 내측 스페이서 절연막이 손실되는 것을 방지할 수 있다.According to the present invention, a spacer etching process is performed after forming a double spacer insulating film in the lower electrode contact hole. Therefore, during the spacer etching process, the outer spacer insulating layer acts as a barrier of the inner spacer insulating layer, thereby preventing the inner spacer insulating layer from being lost on the lower electrode contact hole.

이에 따라, 하부전극 콘택홀의 상부 및 저부에서 스페이서 절연막을 균일한 두께로 형성할 수 있으므로, 상부/저부 구경을 맞추기 위한 부가 공정을 실시할 필요가 없으며, 하부전극 콘택의 높이 또한 안정적으로 확보할 수 있다.Accordingly, since the spacer insulating layer may be formed to have a uniform thickness on the upper and lower portions of the lower electrode contact hole, there is no need to perform an additional process for matching the upper and lower apertures, and the height of the lower electrode contact can be secured stably. have.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3 내지 도 7은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도이다.3 to 7 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

먼저, 도 3에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(201) 상에 층간 절연막(203)을 형성한다. 그리고, 스위칭 소자 상부가 노출되도록 패터닝하여 하부전극 콘택홀을 형성한다.First, as shown in FIG. 3, an interlayer insulating film 203 is formed on a semiconductor substrate 201 in which a substructure such as a switching element (not shown) is formed. The lower electrode contact hole is formed by patterning the upper portion of the switching element to be exposed.

다음, 도 4에 도시한 것과 같이, 2중 스페이서 절연막을 형성한다. 즉, 전체 구조 상에 스페이서 절연막(205) 및 스페이서 보호막(207)을 순차적으로 형성하는 것이다.Next, as shown in FIG. 4, a double spacer insulating film is formed. That is, the spacer insulating film 205 and the spacer protective film 207 are sequentially formed on the entire structure.

여기에서, 스페이서 절연막(205)은 질화물을 이용하여 형성할 수 있으며, 바람직하게는 열 질화막(Thermal Nitride)으로 형성할 수 있다. 또한, 스페이서 보호막(207)은 비정질 실리콘 또는 결정질 실리콘을 이용하여 형성할 수 있다. 아울러, 스페이서 절연막(205)의 두께는 하부전극 콘택홀의 목표 구경을 확보할 수 있는 두께로 형성하며, 스페이서 보호막(207)은 후속 스페이서 식각 공정시 콘택홀의 상부에서 스페이서 절연막(205)을 보호할 수 있는 두께로 형성한다. 본 발명의 바람직한 실시예에서, 층간 절연막(203) 상부측에 형성되는 스페이서 보호막(207)의 높이가 하부전극 콘택홀 저부측에 형성되는 높이보다 더 높도록 형성할 수 있다.Here, the spacer insulating film 205 may be formed using a nitride, preferably a thermal nitride film (Thermal Nitride). In addition, the spacer protective film 207 may be formed using amorphous silicon or crystalline silicon. In addition, the thickness of the spacer insulating layer 205 is formed to a thickness that can secure the target aperture of the lower electrode contact hole, and the spacer protective layer 207 may protect the spacer insulating layer 205 at the top of the contact hole during the subsequent spacer etching process. Form to the thickness. In a preferred embodiment of the present invention, the height of the spacer protective film 207 formed on the upper side of the interlayer insulating film 203 may be higher than the height formed on the bottom side of the lower electrode contact hole.

도 5는 스페이서 식각 공정을 실시하여 하부전극 콘택홀 측벽에 절연막 스페이서(205A) 및 보호막 스페이서(207A)가 남아 있는 상태를 나타낸다. 스페이서 식각 공정은 스페이서 보호막(207)에 대한 1차 식각 공정 및 스페이서 절연막(205)에 대한 2차 식각 공정으로 수행된다.FIG. 5 illustrates a state in which the insulating film spacer 205A and the protective film spacer 207A remain on the sidewalls of the lower electrode contact hole by performing a spacer etching process. The spacer etching process may be performed by a first etching process on the spacer passivation layer 207 and a second etching process on the spacer insulating layer 205.

그리고, 도 6에 도시한 것과 같이 보호막 스페이서(207A)를 제거하여, 하부전극 콘택홀 측벽에 절연막 스페이서(205A)만을 남긴다. 이때, 보호막 스페이서(207A)는 절연막 스페이서(202A)와 동일한 식각 선택비를 갖는 식각물질을 이용하여 제거하는 것이 바람직하다.As shown in FIG. 6, the protective film spacer 207A is removed to leave only the insulating film spacer 205A on the sidewall of the lower electrode contact hole. In this case, the protective film spacer 207A may be removed using an etching material having the same etching selectivity as the insulating film spacer 202A.

이와 같이, 본 발명에서는 하부전극 콘택홀의 구경을 축소할 목적으로 스페이서 절연막(205)을 형성한다. 그리고, 후속 스페이서 식각 공정시 하부전극 콘택홀 상부에서 스페이서 절연막(205)이 과도하게 식각되어, 하부전극 콘택홀의 상단 구경을 목표치로 형성할 수 없는 문제점을 해결하기 위해 스페이서 보호막(207)을 이용한다.As described above, in the present invention, the spacer insulating film 205 is formed to reduce the aperture of the lower electrode contact hole. In the subsequent spacer etching process, the spacer insulating layer 205 is excessively etched in the upper portion of the lower electrode contact hole, so that the spacer protective layer 207 is used to solve the problem that the upper aperture of the lower electrode contact hole cannot be formed as a target value.

즉, 스페이서 보호막(207)은 스페이서 절연막(205)에 대한 스페이서 식각 공정시 스페이서 절연막(205)이 식각되는 것을 방지하는 베리어층으로 작용한다. 따라서, 하부전극 콘택홀의 상단에서 스페이서 절연막(205)이 원하는 두께를 유지할 수 있어, 목표하는 크기로 하부전극 콘택홀을 형성할 수 있게 된다.That is, the spacer protective film 207 serves as a barrier layer that prevents the spacer insulating film 205 from being etched during the spacer etching process with respect to the spacer insulating film 205. Accordingly, the spacer insulating layer 205 may maintain a desired thickness at the upper end of the lower electrode contact hole, thereby forming a lower electrode contact hole with a desired size.

한편, 하부전극 콘택홀을 형성한 후에는 도 7에 도시한 것과 같이, 절연막 스페이서(205A) 측벽 및 하부전극 콘택홀 저부에 도전층(209)을 형성하고, 하부전극 콘택홀 내부에 매립층(211)을 형성함으로써, 하부전극 콘택을 완성한다. 도 7에는 링(Ring) 타입으로 하부전극 콘택을 형성하는 경우를 나타내었으나, 이에 한정되지 않으며, 하부전극 콘택홀 전체를 질화 티타늄(TiN)과 같은 도전물질로 매립하는 기둥(Pillar) 타입으로 형성하는 것도 가능하다.On the other hand, after forming the lower electrode contact hole, as shown in FIG. 7, the conductive layer 209 is formed on the sidewalls of the insulating film spacer 205A and the bottom of the lower electrode contact hole, and the buried layer 211 is formed inside the lower electrode contact hole. ) To complete the lower electrode contact. 7 illustrates a case in which the lower electrode contact is formed in a ring type, but is not limited thereto. The lower electrode contact hole may be formed in a pillar type in which the entire lower electrode contact hole is filled with a conductive material such as titanium nitride (TiN). It is also possible.

도시하지 않았지만, 하부전극 콘택이 형성된 후, 후속 공정을 통해 상변화 물질층, 상부전극 등을 형성함은 물론이다.Although not shown, after forming the lower electrode contact, it is a matter of course to form a phase change material layer, an upper electrode and the like through a subsequent process.

도 8 내지 도 12는 본 발명의 다른 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.8 to 12 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to another embodiment of the present invention.

본 실시예에서는 하부전극 콘택홀과 그 하부의 스위칭 소자와의 접촉 저항을 감소시키기 위해, 하부전극 콘택홀 저부에 도전층, 예를 들어 금속 실리사이드층을 형성한 경우를 설명한다.In this embodiment, a case in which a conductive layer, for example, a metal silicide layer, is formed on the bottom of the lower electrode contact hole in order to reduce contact resistance between the lower electrode contact hole and the switching element thereunder.

즉, 도 8에 도시한 것과 같이, 스위칭 소자(미도시) 등의 하부구조가 형성된 반도체 기판(301) 상에 층간 절연막(303)을 형성한다. 그리고, 스위칭 소자 상부가 노출되도록 층간 절연막(303)을 패터닝하여 하부전극 콘택홀을 형성한다.That is, as shown in FIG. 8, the interlayer insulating film 303 is formed on the semiconductor substrate 301 on which a substructure such as a switching element (not shown) is formed. The interlayer insulating layer 303 is patterned to expose the upper portion of the switching element to form a lower electrode contact hole.

이어서, 전체 구조 상에 도전물질, 예를 들어 티타늄/질화 티타늄(Ti/TiN)을 형성하고 열처리를 수행하여, 하부전극 콘택홀 저부에서 도전물질과 실리콘이 반응하여 금속 실리사이드층(305)이 형성되도록 한다. 아울러, 하부전극 콘택홀 저부에만 금속 실리사이드층(305)이 남아 있도록 에치-백 공정을 수행한다.Subsequently, a conductive material, such as titanium / titanium nitride (Ti / TiN), is formed on the entire structure and heat-treated to form a metal silicide layer 305 by reacting the conductive material with silicon at the bottom of the lower electrode contact hole. Be sure to In addition, an etch-back process is performed such that the metal silicide layer 305 remains only at the bottom of the lower electrode contact hole.

다음, 도 9에 도시한 것과 같이, 전체 구조 상에 스페이서 절연막(307) 및 스페이서 보호막(309)으로 이루어지는 2중 스페이서 절연막을 형성한다. 그리고, 스페이서 보호막(309)에 대한 스페이서 식각 공정 및 스페이서 절연막(307)에 대한 스페이서 식각 공정을 순차적으로 수행하여 하부전극 콘택홀 측벽에 절연막 스페이서(307A) 및 보호막 스페이서(309A)를 형성한다.Next, as shown in FIG. 9, the double spacer insulating film which consists of the spacer insulating film 307 and the spacer protective film 309 is formed on the whole structure. The spacer etching process for the spacer protection layer 309 and the spacer etching process for the spacer insulation layer 307 are sequentially performed to form the insulation layer spacer 307A and the protection layer spacer 309A on the sidewall of the lower electrode contact hole.

여기에서, 스페이서 절연막(307)은 질화막, 바람직하게는 열 질화막이 될 수 있고, 스페이서 보호막(309)은 비정질 실리콘 또는 결정질 실리콘을 이용하여 형성할 수 있다. 아울러, 스페이서 절연막(307)의 두께는 하부전극 콘택홀의 목표 구경을 확보할 수 있는 두께로 형성하며, 스페이서 보호막(309)은 후속 스페이서 식각 공정시 콘택홀의 상부에서 스페이서 절연막(307)을 보호할 수 있는 두께로 형성한다. 본 발명의 바람직한 실시예에서, 층간 절연막(303) 상부측에 형성되는 스페이서 보호막(309)의 높이가 하부전극 콘택홀 저부측에 형성되는 높이보다 더 높도록 형성할 수 있다.Here, the spacer insulating film 307 may be a nitride film, preferably a thermal nitride film, and the spacer protective film 309 may be formed using amorphous silicon or crystalline silicon. In addition, the thickness of the spacer insulating layer 307 is formed to a thickness that can secure the target aperture of the lower electrode contact hole, and the spacer protective layer 309 may protect the spacer insulating layer 307 on the contact hole during the subsequent spacer etching process. Form to the thickness. In a preferred embodiment of the present invention, the height of the spacer protective layer 309 formed on the upper side of the interlayer insulating layer 303 may be higher than the height formed on the bottom side of the lower electrode contact hole.

이후, 절연막 스페이서(307A)와 동일한 식각 선택비를 갖는 물질을 이용하여 보호막 스페이서(309A)를 제거하여(도 11 참조), 하부전극 콘택홀을 목표하는 크기로 형성한다.Subsequently, the passivation layer spacer 309A is removed using a material having the same etching selectivity as the insulating layer spacer 307A (see FIG. 11) to form a lower electrode contact hole in a target size.

본 실시예에서도, 하부전극 콘택홀 형성 후에는 링 타입, 기둥 타입 중 가능한 형태의 하부전극 콘택을 완성한다. 도 12에는 링 타입으로 하부전극 콘택을 형성한 상태를 나타내며, 절연막 스페이서(307A) 측벽에 도전층(311)을 형성하고, 하부전극 콘택홀의 잉여 부분에 매립층(313)을 형성한 것을 알 수 있다.Also in this embodiment, after forming the lower electrode contact hole, the lower electrode contact of the ring type or the pillar type is possible. 12 illustrates a state in which a lower electrode contact is formed in a ring type, a conductive layer 311 is formed on sidewalls of the insulating film spacer 307A, and a buried layer 313 is formed in a surplus portion of the lower electrode contact hole. .

하부전극 콘택홀의 구경을 목표 크기로 맞추기 위해 절연막 스페이서(307A)를 형성함에 있어서, 스페이서 식각 공정에 의해 하부전극 콘택홀 상부에서 스페이서 절연막(307)이 과도 식각되는 것을 방지하기 위해 스페이서 보호막(309)을 이용한다. 따라서, 스페이서 식각 공정시 스페이서 보호막(309)이 스페이서 절연막(307)에 대한 베리어로 작용하여 스페이서 절연막(307)의 손실 없이 절연막 스페이서(307A)를 형성할 수 있다.In forming the insulating film spacer 307A to match the aperture of the lower electrode contact hole to the target size, the spacer protective film 309 to prevent the over-etching of the spacer insulating film 307 on the lower electrode contact hole by a spacer etching process. Use Therefore, during the spacer etching process, the spacer protective layer 309 may act as a barrier to the spacer insulating layer 307 to form the insulating layer spacer 307A without losing the spacer insulating layer 307.

아울러, 하부전극 콘택홀 저부에 금속 실리사이드층(305)을 형성함으로써, 스위칭 소자(미도시)와의 접촉 저항을 감소시켜, PCRMA의 동작 전류를 더욱 감소시킬 수 있다.In addition, by forming the metal silicide layer 305 on the bottom of the lower electrode contact hole, contact resistance with a switching element (not shown) may be reduced, thereby further reducing the operating current of the PCRMA.

한편, 하부전극 콘택을 완성한 후에는 후속 공정을 통해 상변화 물질층, 상부전극 등을 형성함은 물론이다.On the other hand, after the bottom electrode contact is completed, it is a matter of course to form a phase change material layer, an upper electrode, and the like through a subsequent process.

최근에는 상변화 물질층을 외부로부터 보호하고, 소자의 집적도를 증가시키기 위해 상변화 물질층을 매립형으로 형성하는 구조가 제시되고 있다.Recently, in order to protect the phase change material layer from the outside and increase the degree of integration of the device, a structure for forming the phase change material layer in a buried type has been proposed.

도 13은 본 발명의 또 다른 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.13 is a cross-sectional view illustrating a method of manufacturing a phase change memory device according to still another embodiment of the present invention.

도 8 내지 도 11의 과정을 통해 하부전극 콘택홀을 형성한 다음, 도 13에 도시한 것과 같이 하부전극 콘택홀 내부를 상변화 물질층(315)으로 매립한다. 그리고, 상변화 물질층(315)과 접촉되도록 상부전극(317)을 형성한다.After forming the lower electrode contact hole through the process of FIGS. 8 to 11, the inside of the lower electrode contact hole is filled with the phase change material layer 315 as shown in FIG. 13. The upper electrode 317 is formed to contact the phase change material layer 315.

상변화 물질층(315)을 형성하기 위해서는 예를 들어, 하부전극 콘택홀을 포함하는 전체 구조 상에 상변화 물질층을 예를 들어 바텀-업(Bottom-up) 방식으로 증착한다. 그리고, CMP 공정 및 후처리 공정을 진행하여 평탄화 및 안정화 공정을 실시한다.In order to form the phase change material layer 315, the phase change material layer is deposited on the entire structure including the lower electrode contact hole, for example, in a bottom-up manner. Then, the CMP process and the post-treatment process are performed to perform the planarization and stabilization process.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1 및 도 2는 일반적인 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도,1 and 2 are cross-sectional views illustrating a method of manufacturing a general phase change memory device;

도 3 내지 도 7은 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도,3 to 7 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention;

도 8 내지 도 12는 본 발명의 다른 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도,8 to 12 are cross-sectional views illustrating a method of manufacturing a phase change memory device according to another embodiment of the present invention;

도 13은 본 발명의 또 다른 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.13 is a cross-sectional view illustrating a method of manufacturing a phase change memory device according to still another embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

201, 301 : 반도체 기판 203, 303 : 층간 절연막201 and 301: semiconductor substrate 203 and 303: interlayer insulating film

205, 307 : 스페이서 절연막 207, 309 : 스페이서 보호막205 and 307 spacer insulating film 207 and 309 spacer protective film

209, 311 : 도전층 211, 313 : 매립층209, 311: conductive layer 211, 313: buried layer

305 : 금속 실리사이드층 315 : 상변화 물질층305: metal silicide layer 315: phase change material layer

317 : 상부전극317: upper electrode

Claims (11)

스위칭 소자를 포함하는 하부구조가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a lower structure including a switching element; 상기 반도체 기판 상에 상기 스위칭 소자 표면이 노출되도록 하부전극 콘택홀을 형성하는 단계;Forming a lower electrode contact hole on the semiconductor substrate to expose the surface of the switching element; 상기 하부전극 콘택홀을 포함하는 전체 구조 상에 스페이서 절연막 및 스페이서 보호막을 순차적으로 형성하는 단계;Sequentially forming a spacer insulating film and a spacer protective film on the entire structure including the lower electrode contact hole; 상기 스페이서 절연막 및 스페이서 보호막을 스페이서 식각하는 단계; 및Spacer etching the spacer insulating film and the spacer protective film; And 상기 스페이서 식각 후 잔존하는 상기 스페이서 보호막을 제거하는 단계;Removing the spacer protective layer remaining after the spacer etching; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 절연막은 상기 하부전극 콘택홀의 목표 구경을 만족하는 두께로 형성하는 상변화 메모리 소자 제조 방법.And the spacer insulating layer is formed to a thickness satisfying a target aperture of the lower electrode contact hole. 제 2 항에 있어서,The method of claim 2, 상기 스페이서 보호막은 상기 스페이서 식각 공정시 상기 스페이서 절연막이 식각되지 않도록 하는 두께로 형성하는 상변화 메모리 소자 제조 방법.The spacer protective layer is formed to a thickness so that the spacer insulating film is not etched during the spacer etching process. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 보호막은 상기 스페이서 절연막과 식각 선택비가 동일한 물질을 이용하여 제거하는 상변화 메모리 소자 제조 방법.And removing the spacer protective layer using a material having the same etching selectivity as that of the spacer insulating layer. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 절연막은 질화막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And the spacer insulating film is a nitride film. 제 5 항에 있어서,The method of claim 5, 상기 스페이서 보호막은 결정질 실리콘층 또는 비정질 실리콘층인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The spacer protective film is a method of manufacturing a phase change memory device, characterized in that the crystalline silicon layer or an amorphous silicon layer. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 콘택홀 형성 후, 상기 하부전극 콘택홀 저부에 도전층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.And forming a conductive layer on a bottom of the lower electrode contact hole after forming the lower electrode contact hole. 제 7 항에 있어서,The method of claim 7, wherein 상기 도전층은 금속 실리사이드층인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And the conductive layer is a metal silicide layer. 제 8 항에 있어서,The method of claim 8, 상기 스페이서 보호막을 제거한 후, 상기 하부전극 콘택홀 내에 도전층 및 매립층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.And removing the spacer protective layer and forming a conductive layer and a buried layer in the lower electrode contact hole. 제 8 항에 있어서,The method of claim 8, 상기 스페이서 보호막을 제거한 후, 상기 하부전극 콘택홀 내에 상변화 물질층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.After removing the spacer protective layer, forming a phase change material layer in the lower electrode contact hole. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 보호막을 제거한 후, 상기 하부전극 콘택홀 내에 도전층 및 매립층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.And removing the spacer protective layer and forming a conductive layer and a buried layer in the lower electrode contact hole.
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