KR100956773B1 - Phase-Change Memory Device and Fabrication Method Thereof - Google Patents

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KR100956773B1
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Abstract

하부전극 콘택과 상변화 물질층 간의 접촉 면적을 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제시한다. A phase-change which can minimize the contact area between the bottom electrode contact and the phase change material layer presents the memory device and a method of manufacturing the same.
본 발명에 의한 상변화 메모리 소자 제조 방법은 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막을 패터닝하여 콘택 홀을 형성하는 단계, 층간 절연막 상에 제 1 마스크 패턴을 형성하는 단계, 제 1 마스크 패턴이 형성된 전체 구조 상에 도전층을 형성하는 단계, 제 1 마스크 패턴 상부의 도전층 및 콘택 홀 중심부의 도전층 상에 제 2 마스크 패턴을 형성하는 단계, 제 2 마스크 패턴을 이용한 1차 식각 공정에 의해 제 2 마스크 패턴을 제거하고 도전층을 1차 식각하는 단계 및 제 1 마스크 패턴을 이용한 2차 식각 공정에 의해 제 1 마스크 패턴을 제거하고 도전층을 2차 식각하는 단계를 포함하여, 상변화 물질층과의 접촉 면적을 줄이면서 상변화 메모리 소자의 동작 신뢰성을 확보할 수 있다. The phase change memory device manufacturing method according to the present invention includes the steps of forming an interlayer insulating film on a semiconductor substrate on which the lower structure is formed, and by patterning the interlayer insulating film to form a first mask pattern on the steps, an interlayer dielectric film for forming the contact holes, forming a second mask pattern on the first mask comprising: a pattern forming a conductive layer on the entire structure is formed, the conductive layer of the first mask pattern top and contact the conductive layer of the hole center, the first using a second mask pattern tea removing the second mask pattern by an etching process and a conductive layer the first removal of the first mask pattern by etching and the second etching step using the first mask pattern, and a step of etching the conductive layer secondary and, while reducing the contact area between the phase change material layer, it is possible to ensure the operational reliability of a phase change memory element.
PRAM, BEC, 접촉 저항 PRAM, BEC, contact resistance

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof} The phase change memory device and a method of manufacturing {Phase-Change Memory Device and Fabrication Method Thereof}

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 하부전극 콘택과 상변화 물질층 간의 접촉 면적을 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a phase-change memory device, and more particularly to a phase change memory device and a method of manufacturing the same capable of minimizing the contact area between the bottom electrode contact and the phase change material layer.

상변화 메모리 소자(Phase-change Random Access Memory; PRAM)는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다. The phase change memory element (Phase-change Random Access Memory; PRAM) is a high resistance in the amorphous state and the crystalline state recording information by the phase change of the phase change material having a low resistance, and reading out a memory device, a flash memory compared with the advantage of faster operation speed and high integration.

PRAM에서 상변화 물질의 가역적인 상변화는 외부에서 인가한 전기적 펄스를 통한 줄 가열(Joule heating)에 의해 이루어지며, 줄 가열에 의해 상변화 물질의 상(phase)을 제어하는 과정을 셋/리셋(set/reset) 과정이라 한다. Reversible phase change of the phase change material in a PRAM is made by heating (Joule heating) line through which the electrical pulse is applied from the outside and set the step of controlling the phase (phase) of the phase change material by the heating line / reset It is called (set / reset) process. 리셋 과정은 짧고 높은 펄스를 인가하여 국부적으로 결정질상을 녹는점 이상의 온도로 가열시켜 용융시킨 후, 주변과의 큰 온도 차이에 의한 급냉 현상을 이용하여 비정질상으로 바꾸는 과정이다. After the reset procedure is then heated to a temperature local to the crystalline phase above the melting point by applying a short pulse high-melting, a process of turning the amorphous phase by the rapid cooling caused by the large temperature difference with the surrounding. 반면, 셋 과정은 상대적으로 낮고 긴 펄스를 인가하여 비정질상 을 가열시켜 결정질상으로 바꾸는 과정이다. On the other hand, three of the process is a process of applying a long pulse is relatively low and the amorphous phase by heating to convert to a crystalline phase.

PRAM의 셋/리셋 과정 중 리셋 과정에서 발생하는 전류량은 소자의 수명(lifetime), 센싱 마진(sensing margin) 및 소자의 축소율(shrinkage)을 좌우한다. The amount of current generated in the reset procedure of the set / reset process of the PRAM will influence the service life (lifetime), sensing margin reduction ratio (shrinkage) of the (sensing margin) and the element of the device. 따라서, 작은 리셋 전류를 이용하면서도 소자의 동작을 확보하기 위해서는 하부전극 콘택(Bottom Electrode Contact; BEC)과 상변화 물질 간의 접촉 면적을 줄이거나, BEC의 높이를 높여서 저항을 크게 하는 방법이 고려된다. Therefore, in order to secure the operation of the while using a smaller reset current element a lower electrode contact; reduce the contact area between (Bottom Electrode Contact BEC) and the phase change material and it is considered a method of increasing the height of the BEC increase the resistance.

BEC와 상변화 물질 간의 접촉 면적을 줄이기 위한 방법으로 BEC를 링형(Ring type) 또는 기둥형(Pillar type)으로 형성하는 방안이 이용되고 있다. A method for reducing the contact area between the BEC and the phase change material in the way of forming the BEC in a ring (Ring type) or columnar (Pillar type) is used.

그런데, BEC를 링형으로 형성하는 경우 상변화 물질 간의 정렬이 조금만 어긋나더라도 BEC로부터 상변화 물질로 열이 제대로 전달되지 않아 소자 특성이 저하되는 단점이 있다. However, the alternate bit is arranged between the phase change material when forming a BEC in a ring shape, even if the heat in the phase change material from the BEC not be received correctly there is a disadvantage that the device characteristics deteriorate.

링형 BEC의 단점을 해소하기 위해 BEC를 기둥형으로 형성하고 있으나, 콘택 홀의 직경을 50nm 이하로 소형화하는 경우 현재의 증착 기술로는 콘택홀을 제대로 매립할 수 없어, 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하기 어려운 문제가 있다. Although the form in the BEC columnar order to eliminate the disadvantages of the ring-like BEC, if the miniaturization of the contact hole diameter less than 50nm as of deposition techniques can not be buried in the contact holes properly, the lower electrode contacts and phase change material layer to minimize the contact area with a difficult problem.

이에 따라, 리셋 전류를 감소시키는 데 한계가 있으며, 소자의 축소 마진(Shrinkage margin) 또한 한계에 부딪치고 있는 실정이다. Accordingly, there is a limitation in reducing the reset current, reduction of the margin element (Shrinkage margin) is also the situation which they hit the limit.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택 내의 도전물질을 포크(fork) 형태로 식각함으로써, 하부전극 콘택과 상변화 물질층 간의 접촉 면적을 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다. The present invention is such, by etching the conductive material in the bottom electrode contacts with a fork (fork) type, a phase change in the contact area between the bottom electrode contact and the phase change material layer to minimize the memory device made in view of solving the above-described problems and that there is a technical problem to provide a method of manufacturing the same.

본 발명의 다른 기술적 과제는 하부전극 콘택과 상변화 물질 간의 접촉 면적을 최소화하면서, 하부전극 콘택과 상변화 물질층이 정확히 중첩되지 않는 경우에도 상변화 물질로 충분한 열을 전달할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다. Another aspect is a phase change memory element, even when the lower electrode contacts and phase change material layer are not exactly superposed to deliver sufficient heat to the phase change material, while minimizing the contact area between the bottom electrode contact and the phase change material of the present invention and to provide a method of manufacturing the same.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 콘택 홀을 형성하는 단계; The phase change memory device manufacturing method according to an embodiment of the present invention for achieving the above described technical problem is an interlayer insulating film on a semiconductor substrate on which the lower structure is formed, and patterning the interlayer insulating film to form a contact hole; 상기 층간 절연막 상에 제 1 마스크 패턴을 형성하는 단계; Forming a first mask pattern on the interlayer insulation film; 상기 제 1 마스크 패턴이 형성된 전체 구조 상에 도전층을 형성하는 단계; Forming a conductive layer on the entire structure of the first mask pattern is formed; 상기 제 1 마스크 패턴 상부의 도전층 및 상기 콘택 홀 중심부의 도전층 상에 제 2 마스크 패턴을 형성하는 단계; Forming a second mask pattern on the first conductive layer of the first mask pattern and an upper conductive layer in the center of the contact holes; 상기 제 2 마스크 패턴을 이용한 1차 식각 공정에 의해 상기 제 2 마스크 패턴을 제거하고 상기 도전층을 1차 식각하는 단계; Comprising: by a first etching process using the second mask pattern and removing the second mask pattern, and etching the conductive layer first; 및 상기 제 1 마스크 패턴을 이용한 2차 식각 공정에 의해 상기 제 1 마스크 패턴을 제거하고 상기 도전층을 2차 식각하는 단계;를 포함 한다. Includes; and by a second etching process using the first mask pattern and removing the first mask pattern, and etching the conductive layer 2nd.

한편, 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판; On the other hand, the phase change memory device according to an embodiment of the present invention includes a semiconductor substrate; 상기 반도체 기판 상에 형성된 다이오드; Diode formed on the semiconductor substrate; 상기 다이오드와 접촉되는 하부전극 콘택; The lower electrode contact being in contact with said diode; 및 상기 하부전극 콘택과 접촉되는 상변화 물질층을 포함하고, 상기 하부전극 콘택은, 상부의 내주면 및 중심부에 상기 상변화 물질층과 접촉되는 접촉점을 구비한다. And the lower electrode contact, and includes a phase change material layer is in contact with the bottom electrode contact is provided with a contact point being in contact with the phase change material layer on an inner peripheral surface and the central portion of the upper.

본 발명은 링형과 기둥형을 혼합한 포크 형태로 하부전극 콘택을 제조하여, 상변화 물질층과의 접촉 면적을 줄이면서도, 오정렬시에도 열이 효과적으로 전달되도록 할 수 있어, 상변화 메모리 소자의 동작 신뢰성을 확보할 수 있다. The present invention can be such that heat is transferred effectively even when the yet to prepare a bottom electrode contacts with a fork form a mixture of ring-shaped and pillar-like, have a contact area between the phase change material layer, a misalignment, the change operation of the memory device it is possible to ensure reliability.

또한, 하부전극 콘택과 상변화 물질층 간의 접촉 면적을 감소시킴으로써 리셋 전류를 최소화할 수 있고, 이에 따라 소자의 수명, 센싱 마진, 소자의 축소율 등을 개선할 수 있다. In addition, the lower electrode can be minimized by reducing the reset current to the area of ​​contact between the contact and the phase change material layer, and thus can improve the lifetime of the device, the sensing margin, reduction ratio, etc. of the device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다. In the following, preferred embodiments of the invention with reference to the accompanying drawings will be described in detail.

도 1a 내지 1g는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다. Figure 1a to 1g is a cross-sectional view of the device shown in order to describe the phase-change memory device manufacturing method according to an embodiment of the present invention.

먼저, 도 1a에 도시한 것과 같이 반도체 기판(101) 상에 제 1 층간 절연막(103)을 형성하고, 스위칭 소자 형성 예정 영역의 제 1 층간 절연막(103)을 패터닝하고 스위칭 소자(105)로서의 PN 다이오드를 형성한다. First, PN as a first forming an interlayer insulating film 103, patterning the first interlayer insulating film 103 of a planned forming the switching device region and the switching element 105 on the semiconductor substrate 101 as shown in Figure 1a It forms a diode. 이어서, 전체 구조 상에 제 2 층간 절연막(107)을 형성하고 하부전극 콘택 형성 예정 영역의 제 2 층간 절연막(107)을 패터닝하여 스위칭 소자(105)가 노출되는 콘택 홀을 형성한다. Then, a second interlayer insulating film 107 on the entire structure, and patterning the second interlayer insulating film 107 of the lower electrode will form a contact region to form a contact hole exposing a switching element (105). 여기에서, 제 2 층간 절연막(107)은 1300~1400Å의 두께로 형성할 수 있고, 하부전극 콘택을 위한 콘택홀은 50~70nm의 직경을 갖는 원통형으로 형성할 수 있다. Here, the second interlayer insulating film 107 is a contact hole for a lower electrode contacts can be formed to a thickness of 1300 ~ 1400Å can be formed in a cylindrical shape having a diameter of 50 ~ 70nm.

다음, 도 1b에 도시한 것과 같이, 제 2 층간 절연막(107) 상에 제 1 마스크 패턴(111)을 형성한다. Next, as shown in Figure 1b, first to form a first mask pattern 111 on the second interlayer insulating film 107. 이를 위하여, 먼저 콘택 홀 내부를 포토레지스트막(109)으로 매립하고 평탄화한 후, 제 1 마스크를 형성하고 노광 및 식각 공정에 의해 층간 절연막(107) 상에만 제 1 마스크 패턴(111)이 남아 있도록 한다. To this end, the first contact hole and then filled, and planarized the inside with a photoresist film 109, to form a first mask, and the interlayer insulating film by exposure and etching process 107 onto only the first mask pattern 111 so that the remaining do.

이어서, 도 1c에 도시한 것과 같이 콘택 홀 내부의 포토레지스트막(109)을 제거하고, 전체 구조 상에 도전층(113)을 형성한 다음, 도 1d에 도시한 것과 같이 도전층(113) 상에 제 2 마스크 패턴(115)을 형성한다. Then, the conductive layer 113 as shown in a removing a photoresist film 109 inside the contact hole as shown in Figure 1c, and to form a conductive layer 113 over the entire structure, and then, Fig. 1d to form a second mask pattern 115. 여기에서, 도전층(113)은 질화 티타늄(TiN)을 이용하여 형성할 수 있고, 제 2 마스크 패턴(115)은 제 1 마스크 패턴(111) 상부의 도전층(113) 및 콘택 홀의 중심 부분에 형성된 도전층(113)이 지정된 구경(예를 들어 10~20nm)만큼 가려지는 형태로 형성하는 것이 바람직하다. Here, the conductive layer 113 may be formed using a titanium nitride (TiN), the second mask pattern 115 is a conductive layer 113 and the contact center of the hole of the upper first mask pattern 111 aperture formed in the conductive layer 113 is given (for example 10 ~ 20nm), preferably formed in the form that is covered by.

이후, 제 2 마스크 패턴(115)을 이용한 1차 식각 공정에 의해 도 1e에 도시한 것과 같이 도전층(113)을 식각한다. Subsequently, the etched conductive layer 113 as shown in Figure 1e by a first etching process using the second mask pattern 115. 이때, 1차 식각 공정 후 콘택 홀 중심부의 도전층(113) 상부 구경이 제 2 마스크 패턴(115)의 구경보다 작아지도록 과도 식각하는 것이 바람직하다. At this point, it is preferable to excessively etch the upper aperture the first etching process and then the conductive layer in the center of the contact hole 113 is smaller than the diameter of the second mask pattern 115.

이어서, 제 1 마스크 패턴(111)을 이용한 2차 식각 공정을 실시함으로써, 도 1f에 도시한 것과 같이 도전층(113)을 포크 형태로 식각한다. Then, by carrying out the secondary etching process using the first mask pattern 111, to etch the conductive layer 113 as shown in Fig. 1f as a fork shape. 2차 식각 공정에 의 해 제 1 마스크 패턴(111) 또한 제거되게 되며, 식각된 도전층(113)은 중심 부분에 접촉점을 구비한 포크 형태가 된다. The second is by the etching process to be removed the first mask pattern 111. In addition, the etched conductive layer 113 is a fork shape having a contact point in the central part. 2차 식각 공정시 콘택 홀 중심부의 도전층(113) 상부가 더욱 첨예해 지며, 식각 정지점은 콘택 홀 저부에 도전층(113)이 잔류하되 1차 마스크 패턴(111)이 제거될 때까지로 제어하는 것이 바람직하다. The second etch process during becomes to contact hole center conductive layer (113) upper portion is more sharp, the etch stop point, but the conductive layer 113 in the contact hole bottom residue in until the removed first mask pattern 111 it is preferable to control.

1차 및 2차 식각 공정시에는 도전층(113)에 대한 식각 선택비가 우수한 식각물질을 이용하여, 도전층(113) 상부 구경이 하부 구경보다 크게 되도록 식각 소스의 농도를 조절한다. Primary and secondary etching process during the etching by using an etching material excellent selectivity for the conductive layer 113, conductive layer 113 and controlling the concentration of the etching source such that an upper diameter is larger than the lower diameter. 또한, 1차 식각 공정시에는 도전층(113) 상부의 제 2 마스크 패턴(115)이 함께 제거되도록 하고, 2차 식각 공정시에는 제 2 층간 절연막(107) 상의 제 1 마스크 패턴(111) 또한 제거되도록 한다. Further, the first etching process, when a conductive layer and so that the 113 second mask pattern 115 of the upper portion is removed together, the second etching process, when, the second interlayer insulating film a first mask pattern 111 on the 107 also It should be removed.

그리고, 도 1g에 도시한 것과 같이, 전체 구조 상에 절연층(117)을 형성하고 평탄화한다. And, as shown in Figure 1g, it is formed and a planarization insulating layer 117 over the entire structure. 이때, 절연층(117)은 질화막을 이용하여 300~600Å의 두께로 형성할 수 있으며, 평탄화시에는 층간 절연막(107)의 상위 200 내지 400Å의 두께가 제거되도록 수행하는 것이 바람직하며, 이에 의해 도전층(113) 중심 부분의 접촉점은 10~20nm의 구경을 갖게 된다. At this time, the insulating layer 117 is preferably carried out to be used to be formed to a thickness of 300 ~ 600Å, and flattened when there remove the thickness of the top 200 to 400Å of the interlayer insulating film 107, a nitride film, and this challenge by layer 113, the contact point of the central portion will have a diameter of 10 ~ 20nm.

도 2는 도 1에 의해 제조된 상변화 메모리 소자의 하부전극 콘택 부분에 대한 평면도이다. Figure 2 is a plan view of a lower electrode contact portion of the phase change memory element manufactured by the FIG.

도시한 것과 같이, 층간 절연막(107)의 지정된 부분에 형성된 콘택 홀 내에 포크 형태의 도전층(113)이 형성되어 상변화 물질층에 대한 히터로 동작하게 된다. As shown, fork conductive layer 113 in the form of a contact hole formed on the specified portion of the interlayer insulating film 107 is formed and operates in the heater of the phase change material layer. 특히, 도전층(113)은 중심 부분에 접촉점을 구비하여, 상변화 물질층과 오정렬된 경우에도 상변화 물질층으로 열을 효과적으로 전달할 수 있다. In particular, the conductive layer 113 may deliver heat to the phase change material layer, even if provided with the contact point in the central part, the phase change material layer and the misalignment effectively. 또한, 도전층(113) 의 내부는 절연층(117)으로 매립되어 하부전극 콘택과 상변화 물질층은 단지 도전층(113)에 의해서만 접촉되므로, 두 층 간의 접촉 면적이 최소화된다. In addition, the inside of the conductive layer 113 is so embedded in the insulating layer 117, the lower electrode contacts and phase change material layer is only in contact only by the conductive layer 113, the area of ​​contact between the two layers is minimized.

본 발명에 의한 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성된 다이오드, 다이오드와 접촉되는 하부전극 콘택 및 하부전극 콘택과 접촉되는 상변화 물질층을 포함하고, 하부전극 콘택은 상부의 내주면 및 중심부에 상기 상변화 물질층과 접촉되는 접촉점을 구비한다. The phase change memory device according to the present invention comprises a phase change material layer is in contact with the lower electrode contacts and lower electrode contacts in contact with the diode, the diode formed on a semiconductor substrate, a semiconductor substrate, the lower electrode contacts the inner peripheral surface of the upper and central to be provided with a contact point being in contact with the phase change material layer.

또한, 하부전극 콘택은 접촉점으로부터 저부로 연장된 접촉면에 의해 다이오드와 접촉되고, 접촉점 사이에 매립되는 절연층을 더 포함한다. In addition, the lower electrode contact being in contact with the diode by a contact surface extending from the contact point to the bottom, further comprising an insulating layer which is embedded between the contact points.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Thus, persons skilled in the art will appreciate that the present invention without changing the technical spirit or essential features may be embodied in other specific forms. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. Therefore, the embodiment described in the above examples should be understood as illustrative and not be limiting in all aspects. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. The scope of the invention is intended to be included within the scope of the above description becomes than indicated by the claims, which will be described later, the spirit and scope, and all such modifications as derived from the equivalent concept of the appended claims the invention do.

본 발명에서는 하부전극 콘택을 포크 형태로 형성하고, 아울러 상변화 물질층 간의 접촉점을 10~20nm의 구경으로 형성함으로써, 상변화 메모리 소자의 리셋 전류를 효과적으로 감소시킬 수 있다. In the present invention, it is possible to form a bottom electrode contacts with a fork shape and, as well, by forming the contact point between the phase change material layer to the diameter of 10 ~ 20nm, effectively reduce the reset current of the phase change memory element.

또한, 본 발명에 의하면 미세 공정에 의한 어려움 없이 하부전극 콘택의 면 저항을 낮출 수 있을 뿐 아니라, 상변화 물질층과 오정렬된 경우에도 상변화가 용이하게 일어나 소자의 동작 신뢰성을 향상시킬 수 있다. In addition, it is possible not only to lower the surface resistance of the lower electrode contact without difficulty by a fine process, up to an easy phase-change, even if the phase change material layer and misalignment improves the operational reliability of the device according to the present invention.

도 1a 내지 1g는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도, Figure 1a to 1g is a cross-sectional view of the device shown in order to describe the phase-change memory device manufacturing method according to an embodiment of the invention,

도 2는 도 1에 의해 제조된 상변화 메모리 소자의 하부전극 콘택 부분에 대한 평면도이다. Figure 2 is a plan view of a lower electrode contact portion of the phase change memory element manufactured by the FIG.

<도면의 주요 부분에 대한 부호 설명> <Reference Numerals [>

101 : 반도체 기판 103 : 제 1 층간 절연막 101: semiconductor substrate 103: first interlayer insulating film

105 : 스위칭 소자 107 : 제 2 층간 절연막 105: switching element 107: second interlayer insulating film

109 : 포토레지스트막 111 : 제 1 마스크 패턴 109: photoresist 111: first mask pattern

113 : 도전층 115 : 제 2 마스크 패턴 113: conductive layer 115: second mask pattern

117 : 절연층 117: insulating layer

Claims (13)

  1. 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 콘택 홀을 형성하는 단계; Forming an interlayer insulating film on a semiconductor substrate on which the lower structure is formed, and forming a contact hole by patterning the interlayer insulating film;
    상기 층간 절연막 상에 제 1 마스크 패턴을 형성하는 단계; Forming a first mask pattern on the interlayer insulation film;
    상기 제 1 마스크 패턴이 형성된 전체 구조 상에 도전층을 형성하는 단계; Forming a conductive layer on the entire structure of the first mask pattern is formed;
    상기 제 1 마스크 패턴 상부의 도전층 및 상기 콘택 홀 중심부의 도전층 상에 제 2 마스크 패턴을 형성하는 단계; Forming a second mask pattern on the first conductive layer of the first mask pattern and an upper conductive layer in the center of the contact holes;
    상기 제 2 마스크 패턴을 이용한 1차 식각 공정에 의해 상기 제 2 마스크 패턴을 제거하고 상기 도전층을 1차 식각하는 단계; Comprising: by a first etching process using the second mask pattern and removing the second mask pattern, and etching the conductive layer first; And
    상기 제 1 마스크 패턴을 이용한 2차 식각 공정에 의해 상기 제 1 마스크 패턴을 제거하고 상기 도전층을 2차 식각하는 단계; The method comprising by the second etching process using the first mask pattern and removing the first mask pattern, and etching the conductive layer secondary;
    를 포함하는 상변화 메모리 소자 제조 방법. The phase change memory device manufacturing method comprising a.
  2. 제 1 항에 있어서, According to claim 1,
    상기 1차 식각 공정 및 2차 식각 공정 각각은, 상기 도전층의 상부 구경이 상기 도전층의 하부 구경보다 크도록 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The first etching process and the second etching process, each of which, wherein the upper aperture of the conductive layer made of a phase change memory element, characterized in that to perform so as to be greater than the lower diameter of the conductive layer.
  3. 제 1 항 또는 제 2 항에 있어서, According to claim 1 or 2,
    상기 2차 식각 공정은, 상기 콘택 홀의 내주면 및 중심부에 접촉점을 구비하고, 상기 콘택 홀의 저부에 상기 접촉점으로부터 연장되는 도전층이 잔류하는 포크 형태의 도전층을 형성하는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The second etching process, a phase change, characterized in that to form the fork shape of the conductive layer to the remaining conductive layer which extends from said point of contact comprising a contact point to the inner peripheral surface and the center of the contact hole, and the bottom of the contact hole memory device manufacturing method.
  4. 제 3 항에 있어서, 4. The method of claim 3,
    상기 콘택 홀 중심부의 접촉점은, 10~20nm의 구경으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법. Contact points of the center of the contact hole, the phase change memory device manufacturing method characterized by forming a caliber of 10 ~ 20nm.
  5. 제 1 항에 있어서, According to claim 1,
    상기 2차 식각 공정을 수행한 후, 전체 구조 상에 절연층을 형성하고 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The second after performing the etching process, the phase change memory device manufacturing method according to claim 1, further comprising the step of forming an insulating layer on the whole structure and planarized.
  6. 제 5 항에 있어서, 6. The method of claim 5,
    상기 절연층은, 질화막을 이용하여 300~600Å의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The insulating layer, the phase change memory device manufacturing method characterized by using a nitride film is formed to a thickness of 300 ~ 600Å.
  7. 제 5 항에 있어서, 6. The method of claim 5,
    상기 평탄화 공정은, 층간 절연막의 상위 200 내지 400Å를 평탄화하여 제거하는 공정인 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The planarizing process is, phase-change memory device manufacturing method characterized in that the step of removing the planarizing a top 200 to 400Å of the interlayer insulating film.
  8. 제 1 항에 있어서, According to claim 1,
    상기 콘택 홀은, 50~70nm의 직경을 갖는 원통형 콘택홀인 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The contact hole is, phase-change memory device manufacturing method, characterized in that the cylindrical contact hall with a diameter of 50 ~ 70nm.
  9. 제 1 항에 있어서, According to claim 1,
    상기 제 1 마스크 패턴을 형성하는 단계는, 상기 콘택 홀 내에 포토레지스트막을 매립하는 단계; Forming the first mask pattern, the method comprising embedding the photoresist film in the contact holes;
    상기 층간 절연막 상에 상기 제 1 마스크 패턴을 형성하는 단계; Forming a first mask pattern on the interlayer insulation film; And
    상기 포토레지스트막을 제거하는 단계; Removing said photoresist film;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The phase change memory device manufacturing method characterized in that comprises a.
  10. 제 1 항에 있어서, According to claim 1,
    상기 콘택 홀 중심부의 도전층 상에 형성되는 제 2 마스크 패턴의 구경은 10~20nm인 것을 특징으로 하는 상변화 메모리 소자 제조 방법. The phase change memory device manufacturing method according to the diameter of the second mask pattern formed on the conductive layer in the center of the contact hole is characterized in that 10 ~ 20nm.
    상변화 메모리 소자 제조 방법. The phase change memory device manufacturing method.
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