KR101030510B1 - Method of patterning semiconductor material - Google Patents
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Abstract
본 발명은 반도체 물질의 패터닝 방법을 제공한다. 이 방법은 임프린트 공정을 이용하여 기판 상에 돌출부 및 상기 돌출부 사이의 기판을 노출하는 주형 패턴을 형성하는 것, 돌출부 사이의 노출된 기판을 덮는 제 1 막을 형성하는 것, 주형 패턴을 제거하여 상기 제 1 막 사이의 기판을 노출하는 것, 제 1 막 사이의 노출된 기판을 덮는 시드막을 형성하는 것 그리고 시드막으로부터 성장시켜 산화금속결정막을 형성하는 것을 포함한다.The present invention provides a method of patterning a semiconductor material. The method uses an imprint process to form a mold pattern on the substrate that exposes the protrusions and the substrate between the protrusions, to form a first film covering the exposed substrate between the protrusions, and to remove the mold patterns Exposing the substrate between the one film, forming a seed film covering the exposed substrate between the first film, and growing from the seed film to form a metal oxide crystal film.
시드, 플라즈마, 광전도도 Seed, plasma, photoconductivity
Description
본 발명은 반도체 물질의 패터닝 방법에 관한 것으로, 보다 상세하게는 산화금속의 패터닝 방법에 관한 것이다.The present invention relates to a method of patterning a semiconductor material, and more particularly to a method of patterning a metal oxide.
산화아연(ZnO)은 광전도도가 우수한 반도체 물질로서 3.37 eV의 에너지 벤드 갭(energy band gap)을 가지고 60 meV의 큰 여기 결합 에너지(exciton binding energy)를 가지고 있다. 산화아연(ZnO)은 광전도도가 우수한 반도체 물질로서 자외선 나노레이저 광원들(ultraviolet nanolaser sources), 가스 센서들(gas sensors), 솔라 셀들(solar cells), 투명 전도체(transparent conductor) 및 정보 방출 디스플레이(filed emission display) 등에서 많이 연구되고 있다.Zinc oxide (ZnO) is a semiconductor material with excellent photoconductivity and has an energy band gap of 3.37 eV and a large excitation binding energy of 60 meV. Zinc oxide (ZnO) is a semiconducting material with excellent photoconductivity, which is characterized by ultra-violet nanolaser sources, gas sensors, solar cells, transparent conductors and information-emitting displays. A lot of research has been conducted in filed emission displays.
본 발명의 이루고자 하는 기술적 과제는 나노 폭을 갖는 반도체 물질의 패터닝 방법을 제공하는 것이다.An object of the present invention is to provide a method of patterning a semiconductor material having a nano-width.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 물질의 패터닝 방법을 제공한다. 이 방법은 임프린트 공정을 이용하여, 기판 상에 돌출부 및 상기 돌출부 사이의 기판을 노출하는 주형 패턴을 형성하고; 상기 돌출부 사이의 노출된 기판을 덮는 제 1 막을 형성하고; 상기 주형 패턴을 제거하여 상기 제 1 막 사이의 기판을 노출하고; 상기 제 1 막 사이의 노출된 기판을 덮는 시드막을 형성하고; 그리고 상기 시드막으로부터 성장시켜 산화금속결정막을 형성하는 것을 포함한다.In order to achieve the above technical problem, the present invention provides a method for patterning a semiconductor material. The method uses an imprint process to form a mold pattern on the substrate that exposes the protrusions and the substrate between the protrusions; Forming a first film covering the exposed substrate between the protrusions; Removing the template pattern to expose a substrate between the first film; Forming a seed film covering the exposed substrate between the first films; And growing from the seed film to form a metal oxide crystal film.
본 발명의 실시예에 따르면, 상기 주형 패턴을 형성하는 것은: 상기 기판 상에 변성막을 형성하고; 상기 변성막에 상기 임프린트 공정을 수행하여 돌출부 및 상기 돌출부 사이의 평탄부를 갖는 변성막 패턴을 형성하고; 그리고 상기 평탄부를 제거하여 상기 돌출부 사이의 기판을 노출하는 상기 주형 패턴을 형성하는 것을 포함할 수 있다. 상기 변성막은 고분자막를 포함할 수 있다.According to an embodiment of the present invention, forming the mold pattern comprises: forming a modified film on the substrate; Performing the imprint process on the modified film to form a modified film pattern having a protrusion and a flat portion between the protrusions; And removing the flat portion to form the mold pattern exposing the substrate between the protrusions. The modified film may include a polymer film.
본 발명의 실시예에 따르면, 상기 평탄부를 제거하는 것은 상기 돌출부의 측면을 식각하는 것을 더 포함할 수 있다.According to an embodiment of the present disclosure, removing the flat portion may further include etching side surfaces of the protrusion.
본 발명의 실시예에 따르면, 이 방법은 상기 제 1 막을 제거하여 상기 시드막 사이의 기판을 노출하고; 그리고 상기 시드막 사이의 노출된 기판을 덮는 억제 막을 형성하는 것을 더 포함할 수 있다. 상기 제 1 막은 단분자막을 포함할 수 있다. 상기 억제막은 산화막을 포함할 수 있다.According to an embodiment of the present invention, the method removes the first film to expose a substrate between the seed films; And forming a suppression layer covering the exposed substrate between the seed layers. The first film may include a monomolecular film. The suppression film may include an oxide film.
본 발명의 실시예에 따르면, 상기 산화금속결정막을 형성하는 것은: 전구체 용액을 준비하고; 그리고 상기 전구체 용액 내에서 상기 억제막 사이의 상기 시드막으로부터 성장시켜 상기 산화금속결정막을 형성하는 것을 포함할 수 있다. 상기 산화금속결정막은 산화아연결정막을 포함할 수 있다.According to an embodiment of the present invention, the forming of the metal oxide crystal film comprises: preparing a precursor solution; And forming the metal oxide crystal film by growing from the seed film between the suppression films in the precursor solution. The metal oxide crystal film may include a zinc oxide crystal film.
본 발명의 실시예에 따르면, 상기 제 1 막을 제거하는 것은: 상기 제 1 막이 형성된 기판에 열 처리 공정을 수행하여, 상기 제 1 막을 제거하며 상기 시드막에 산화금속결정을 형성하는 것을 포함할 수 있다.According to an embodiment of the present invention, removing the first film may include: performing a heat treatment process on a substrate on which the first film is formed, removing the first film and forming metal oxide crystals on the seed film. have.
본 발명의 실시예에 따르면, 상기 산화금속결정막을 형성하는 것은: 상기 산화금속결정 및 상기 시드막으로부터 성장시켜 상기 산화금속결정막을 형성하는 것을 포함할 수 있다.According to an embodiment of the present invention, forming the metal oxide crystal film may include: forming the metal oxide crystal film by growing from the metal oxide crystal and the seed film.
본 발명의 실시예에 따르면, 임프린트 공정을 이용하므로 용이하고 대량으로 생산할 수 있는 산화아연의 패터닝 방법이 제공될 수 있다. 게다가, 본 발명의 실시예에 따른 산화아연결정막은 고가의 촉매를 사용하지 않고도 저온의 액상에서 형성될 수 있으므로 공정 비용이 절감될 수 있다.According to an embodiment of the present invention, since the imprint process is used, a method for patterning zinc oxide, which can be easily and mass-produced, can be provided. In addition, the zinc oxide crystal film according to the embodiment of the present invention can be formed in a low temperature liquid phase without using an expensive catalyst, so that the process cost can be reduced.
첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of layers (or films) and regions are exaggerated for clarity. In addition, where it is said that a layer (or film) is "on" another layer (or film) or substrate, it may be formed directly on another layer (or film) or substrate or a third layer between them. (Or membrane) may be interposed. Portions denoted by like reference numerals denote like elements throughout the specification.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 물질의 패터닝 방법을 보여주는 단면도들이다. 도 2는 본 발명의 실시예에 따른 스탬프를 보여주는 사시도이다.1A to 1J are cross-sectional views illustrating a method of patterning a semiconductor material according to an embodiment of the present invention. 2 is a perspective view showing a stamp according to an embodiment of the present invention.
도 1a를 참조하면, 기판(100) 상에 제 1 막(110)을 형성할 수 있다. 기판(100)은 갈륨비소 기판, 실리콘 기판, ITO 기판, 투명 글라스 기판 또는 플렉서블 고분자 기판일 수 있다. 제 1 막(110)은 가령, 감광막일 수 있다. 제 1 막(110)은 리메틸메타크릴레이트(polymethylmethacrylate: PMMA)을 포함할 수 있다. 제 1 막(110)은 기판(100) 상에 PMMA를 스핀 코팅(spin coating)한 후 소프트 베이킹하여 형성될 수 있다. 제 1 막(110)의 두께는 가령, 100㎚일 수 있다.Referring to FIG. 1A, the
제 1 막(110) 상에 변성막(120)을 형성한다. 변성막(120)은 가령, 고분자 물질를 포함할 수 있다. 변성막(120)은 가령, 아크릴산(acrylic) 계통의 모노머와 개시제가 혼합된 수지일 수 있다. 예를 들면, 변성막(120)은 제 1 막(110) 상의 복수 개의 지점에 상기 수지를 각각 100 picoliter씩 분사하여(dispense) 형성될 수 있다. 다른 방법으로, 변성막(120)은 제 1 막(110) 상에 균일한 두께의 수지막으로 형성될 수 있다.The modified
도 1b를 참조하면, 변성막(120)을 갖는 기판(100) 상에 스탬프(200)를 제공한다. 스탬프(200)는 가령, 투명 재질인 석영판을 포함할 수 있다.Referring to FIG. 1B, a
스탬프(200)는 도 2에 도시된 것과 같이, 미세 패턴(205, 206, 208)을 가진 제 1 면(204) 및 제 1 면(204)에 대향하는 제 2 면(202)을 갖는다. 미세 패턴(205, 206, 208)은 음각의 다트 형상(dot shape, 205, 206) 또는/및 음각의 라인 형상(line shape, 208)을 포함할 수 있다. 다트 형상(205, 206)은 가령, 원형 다트(205) 또는 사각형 다트(206)를 포함할 수 있다. 원형 다트(205)의 직경(diameter, W1) 및 사각형 다트(206)의 폭(W2)은 가령, 20 nm ~ 30 nm일 수 있다. 라인 형상(208)의 폭(W3)은 가령, 20 nm ~ 30 nm일 수 있다.The
미세 패턴(205, 206, 208)의 형성에 대한 예를 들면, 상기 석영판 상에 크롬막(미도시)을 형성한 후, 상기 크롬막 상에 포토 레지스트 패턴(미도시)을 형성한다. 상기 크롬막은 포토 레지스트를 석영판에 접착시키 위한 접착막으로 사용될 수 있다. 포토 레지스트 패턴은 크롬막 상에 코팅된 포토 레지스트를 이-빔 리소 그라피 공정(E-Beam lithography process)을 통하여 형성될 수 있다. 포토 레지스트 패턴을 식각 마스크로 사용하여 크롬막 및 석영판을 식각하여 미세 패턴(205, 206, 208)을 형성할 수 있다. 크롬막은 미세 패턴(205, 206, 208)의 형성 후 제거된다.For example, for forming the
후속의 임프린트 공정을 수행하기 전, 스탬프(200)를 피라냐(piranha) 처리 하여 스탬프(200)에 잔류하는 유기물을 제거할 수 있다. 상기 피라냐 처리는 가령, 황산(H2SO4)과 과산화수소수(H2O2)가 볼륨 퍼센트(vol.%)로 3 : 1로 혼합된 혼합액를 사용하여 30분 동안 수행될 수 있다. 게다가, 기상에서 스탬프(200)를 셀프 어셈블리 모노레이어(Self Assembly Monolayer: SAM) 처리하여 스탬프(200)의 제 1 면(204) 상에 접착 억제막(미도시)을 코팅할 수 있다. 접착 억제막은 tridecafluoro-1,1,2,2, tetrahydrooctyl trichlorosilane[CH3-(CH2)5-CH2-CH2SiCl3]일 수 있다. 상기 접착 억제막에 의해 스탬프(200)와 변성막(120)인 수지와의 접착력이 감소될 수 있다.Before performing the subsequent imprint process, the
도 1c를 참조하면, 임프린트 공정을 수행하여 제 1 막(110) 상에 돌출부(121) 및 돌출부(121) 사이의 평탄부(122)를 갖는 변성막 패턴(123)을 형성할 수 있다.Referring to FIG. 1C, the modified
예를 들면, 스탬프(도 1b의 200)를 이용하여 변성막(120)을 압착하여 변성막(120)의 표면에 스탬프(200)의 제 1 면(204)의 미세 패턴(205, 206, 208)과 대응하는 양각 형상을 형성한다. 이어서, 광(미도시)을 압착된 상기 변성막(도 1b의 120)에 조사하여 경화한다. 광 가령, 365nm의 파장을 갖는 자외선은 120초 동안 스탬프(200)를 통하여 조사될 수 있다. 이에 따라, 상기 스탬프(200)의 제 1 면(도 1b 및 도 2의 204)의 미세 패턴(도 1b 및 도 2의 205, 206, 208)과 대응하는 돌출부(121)를 포함하는 변성막 패턴(123)을 형성할 수 있다. 즉, 돌출부(121)는 미세 패턴(205, 206, 208)과 대응하여 양각의 원형 다트 형상, 양각의 사각형 다트 형상 및/또는 양각의 라인 형상을 포함할 수 있다.For example, the modified
도 1d를 참조하면, 돌출부(121) 사이의 평탄부(122) 및 상기 평탄부(122) 아래의 제 1 막(110)을 제거하여, 기판(100)을 노출하는 주형 패턴(template pattern, 130)을 형성할 수 있다. 제거 공정은 가령, 유도 커플 플라즈마(Inductively Coupled Plasma: ICP) 에칭 장비를 사용한 식각 공정일 수 있다. 상기 식각 공정은 가령, 50W의 RF 파워, 30 mtorr의 압력 및 20 sccm의 O2 유량으로 수행될 수 있다. 상기 식각 공정의 처리 시간은 제 1 막(도 1c의 110)의 두께에 따라 변경될 수 있다. 주형 패턴(130)은 제 1 패턴(112) 및 제 1 패턴(112) 상의 주형 변성막 패턴(124)으로 구성될 수 있다. 주형 변성막 패턴(124)의 측면 및 제 1 패턴(112)의 측면은 공면을 이룰 수 있다. 제거 공정은 주형 변성막 패턴(124)의 측면 및 제 1 패턴(112)의 측면을 식각하는 것을 더 포함할 수 있다. 이에 따라, 주형 패턴(130)의 폭(W4)이 짧게 조절될 수 있다.Referring to FIG. 1D, a
다른 방법으로 주형 패턴(130)을 형성할 수 있다. 즉, 도 1a 내지 도 1d를 참조하여 주형 패턴(130)을 형성하는 것과 달리, 기판(100) 상에 차례로 제 1 막(110) 및 변성막(120)을 형성한 후, 상기 변성막(120) 및 상기 제 1 막(110)에 이-빔 리소 그라피 공정(E-Beam lithography process)을 수행하여 주형 패턴(130)을 형성할 수 있다.Alternatively, the
도 1e를 참조하면, 주형 패턴(130) 사이의 노출된 기판(100)을 덮는 제 2 막(140)을 형성한다. 제 2 막(140)은 단분자막을 포함할 수 있다. 제 2 막(140)은 가령, OTS 자기조립 단분자막(octadecyltrichlorosilane self assembly monolayer: OTS SAM)일 수 있다. 예를 들면, 헥서데칸(hexadecane)과 클로로포름(chloroform)이 볼륨 퍼센트(vol.%)로 4 : 1 로 섞인 혼합 용액은 5 × 10-3M 농도의 OTS(octadecyltrichlorosilane)을 포함한다. 질소 가스(N2)로 채워진 글로브 박스(glove box)에서, 상기 혼합 용액에 상기 주형 패턴(130)이 형성된 기판(100)을 3 시간 동안 담근 후, 핫 플레이트(hot plate, 미도시)에서 120oC 에서 10분 동안 베이킹할 수 있다. 이에 따라, OTS 분자의 말단기와 기판(100) 사이에서 실록산(siloxane) 결합이 이루어져, 주형 패턴(130) 사이의 노출된 기판(100)을 덮는 OTS 자기조립 단분자막이 형성될 수 있다.Referring to FIG. 1E, a
도 1f를 참조하면, 주형 패턴(130)을 제거하여 제 2 막(140) 사이의 기판(100)을 노출한다.Referring to FIG. 1F, the
예를 들면, 제 1 패턴(112)에 리프트-오프 공정을 수행하여, 제 1 패턴(112)과 함께 주형 변성막 패턴(124)을 제거하여 주형 패턴(130)이 제거될 수 있다. 리프트-오프 공정은 가령, 아세톤(acetone)으로 감광막인 제 1 패턴(112)을 녹이고, 초음파 세척기를 사용하여 녹여진 제 1 패턴(112)을 제거하는 것을 포함할 수 있다.For example, the
도 1g를 참조하면, 제 2 막(140) 사이의 노출된 기판(100)을 덮는 시드막(seed layer, 150)을 형성한다.Referring to FIG. 1G, a
예를 들면, 시드막(150)을 형성하기 위해 예비 시드막(미도시)을 준비한다. 예비 시드막은 가령, 0.2M 징크 아세테이트 디하이드레이트(Zinc acetate dehydrate)일 수 있다. 0.2M 징크 아세테이트 디하이드레이트(Zinc acetate dehydrate)는 4.39g의 징크 아세테이트 디하이드레이트(Zinc acetate dehydrate)를 메탄올(methanol)과 2-메톡시에탄올(2-methoxyethanol)이 1:1로 혼합된 100 ml의 유기용매에 녹여 형성될 수 있다. 예비 시드막을 제 2 막(140)이 형성된 기판(100) 상에 코팅한다. 코팅 공정은 가령, 5000 rpm 에서 30초 동안 수행될 수 있다. 이어서, 상기 유기 용매를 제거하기 위해, 핫 플레이트(hot plate, 미도시)에서 예비 시드막이 코팅된 기판(100)을 80 oC에서 10분간 베이킹할 수 있다. 예비 시드막(150)은 제 2 막(140)이 형성된 -CH3에는 코팅되지 않고 -OH로 친수성 있는(hydrophilic) 부분에만 선택적으로 코팅될 수 있다. 상기 코팅 공정 및 상기 베이킹 공정을 복수 번, 가령 3~5 번 정도 반복하여 제 2 막(140) 사이의 노출된 기판(100)을 덮는 시드막(150)을 형성할 수 있다.For example, a preliminary seed film (not shown) is prepared to form the
도 1h를 참조하면, 제 2 막(도 1g의 140)을 제거하여 기판(100)을 노출하며 시드막(150)에 산화금속결정(152)을 형성할 수 있다. 산화금속결정(152)은 가령, 산화아연(ZnO)결정일 수 있다. 예를 들면, 기판(100)에 열처리 공정을 수행하여, 시드막(150)에 산화아연결정을 형성하며 제 2 막(140)을 분해 및 제거할 수 있다. 열처리 공정은 가령, 300 oC에서 1시간 동안 수행될 수 있다. 산화아연(ZnO)결정은 상기 시드막(150)의 둘레부터 링 형상으로 형성될 수 있다. Referring to FIG. 1H, a
도 1i를 참조하면, 산화금속결정(152)을 갖는 시드막(150) 사이의 노출된 기 판(100)을 덮는 억제막(160)을 형성할 수 있다. 후속으로 진행될 산화금속결정막(도 1j의 154)의 형성 공정에서, 억제막(160)은 시드막(150) 사이의 노출된 기판(100)에 산화금속결정막(154)의 형성을 억제시킬 수 있다. 억제막(160)은 가령, 산화막을 포함할 수 있다. 예를 들면, 상기 노출된 기판(100)을 산소 플라즈마 처리하여 상기 시드막(150) 사이의 기판(100)을 덮는 산화막을 형성할 수 있다. 산소 플라즈마 처리 공정은 가령, 50W의 파워(power), 30 mtorr의 압력 및 20 sccm의 O2 유량으로 5분 동안 수행될 수 있다.Referring to FIG. 1I, a
도 1j를 참조하면, 선택적으로 시드막(150) 및 산화금속결정으로부터 성장시켜 산화금속결정막(154)을 형성할 수 있다. 산화금속결정막(154)은 가령, 산화아연결정막을 포함할 수 있다. 예를 들면, 산화금속결정막(154)의 형성을 위해, 전구체 용액(precursor solution)이 준비될 수 있다. 전구체 용액은 0.93g의 0.0125 M 징크 니트레이트 헥사하이드레이트(zinc nitrate hexahydrate)와 0.44g의 HMTA(Hexamethylenetetramin)를 250 ml의 탈이온수(deionized water)에 용해시켜 형성될 수 있다. 상기 억제막(160)이 형성된 기판(100)을 상기 시드막(150) 및 상기 억제막(160)이 잠기도록 전구체 용액에 띄운 후 90oC 에서 30분 내지 4 시간 동안 상기 시드막(150) 및 상기 산화금속결정으로부터 성장시켜 산화금속결정막(154)을 형성할 수 있다.Referring to FIG. 1J, a metal
본 발명의 실시예에 따르면, 나노 폭을 갖는 반도체 물질 가령, 산화아연의 패터닝 방법이 제공될 수 있다. 즉, 임프린트 공정 및 식각 공정을 이용하여 나노 폭을 갖는 주형 패턴(도 1d의 130)이 형성될 수 있다. 이에 따라, 상기 주형 패턴(130)의 폭에 대응된 폭을 갖는 반도체 물질 가령, 산화아연의 패턴을 형성할 수 있다. 결과적으로, 임프린트 공정을 이용하므로 용이하고 대량으로 생산할 수 있는 산화아연의 패터닝 방법이 제공될 수 있다. 게다가, 본 발명의 실시예에 따른 산화아연결정막은 고가의 촉매를 사용하지 않고도 저온의 액상에서 형성될 수 있으므로 공정 비용이 절감될 수 있다.According to an embodiment of the present invention, a method of patterning a semiconductor material having a nano width, such as zinc oxide, may be provided. That is, a mold pattern (130 of FIG. 1D) having a nano width may be formed by using an imprint process and an etching process. Accordingly, a pattern of a semiconductor material, for example, zinc oxide, having a width corresponding to the width of the
상기 패터닝 방법은 광전자 장치(Optoelectric device), 고해상도 정보 방출 디스플레이(high resolution field emission display), 투명 전극(transparent electrode) 또는 표면 음향 웨이브 장치(surface acoustic wave devices)에서 집적 장치(integration device) 기술로 사용될 수 있다.The patterning method is used as an integration device technology in optoelectric devices, high resolution field emission displays, transparent electrodes or surface acoustic wave devices. Can be.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. The above description of the embodiments is merely given by way of example with reference to the drawings in order to provide a more thorough understanding of the present invention and should not be construed as limiting the invention. In addition, various changes and modifications are possible to those skilled in the art without departing from the basic principles of the present invention.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 물질의 패터닝 방법을 보여주는 단면도들이다.1A to 1J are cross-sectional views illustrating a method of patterning a semiconductor material according to an embodiment of the present invention.
도 2는 본 발명의 실시예에 따른 스탬프를 보여주는 사시도이다.2 is a perspective view showing a stamp according to an embodiment of the present invention.
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