KR101022060B1 - 퍼니스 - Google Patents

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Abstract

복수개로 로딩된 반도체 기판 상에 형성되는 소정의 막이 균일하게 형성될 수 있도록 하기 위하여 반도체 기판에 반응 가스를 균일하게 공급할 수 있는 퍼니스가 개시된다. 본 발명에 따른 퍼니스는, 복수개의 반도체 기판(1) 상에 소정의 막을 형성하는 퍼니스로서, 반응 공간을 제공하는 제1 튜브(110) - 제1 튜브(110)의 내부에는 복수개의 반도체 기판(1)이 안착된 보트(2)가 배치됨 -; 및 제1 튜브(110)의 외측에 설치되는 제2 튜브(120)를 포함하며, 제1 튜브(110)의 상 단부 상에는 복수개의 배기홀(210)이 형성되어 있는 커버(200)가 형성되는 것을 특징으로 한다.
반도체, 웨이퍼, 퍼니스, 히팅, 반응 가스

Description

퍼니스{Furnace}
본 발명은 반도체 소자 제조를 위한 반도체 기판용 퍼니스에 관한 것이다. 보다 상세하게는 복수개로 로딩된 반도체 기판에 표면에 형성되는 소정의 막이 균일하게 형성될 수 있도록 하기 위해 반도체 기판에 반응 가스를 균일하게 공급할 수 있는 퍼니스에 관한 것이다.
반도체 소자 제조를 위한 단위 공정으로는 실리콘, 폴리 실리콘 등의 표면 산화를 위한 산화 공정, 불순물을 확산하기 위한 확산 공정, 반도체 기판 상에 소정의 막을 형성하는 증착 공정, 및 균일한 확산, 재결정 등을 위한 어닐링(annealing) 공정 등이 있다.
이와 같은 반도체 제조 소자 제조를 위한 단위 공정을 수행하기 위해서는 반도체 기판에 히팅이 가능한 퍼니스(furnace)의 사용이 필수적이다.
상기 증착 공정은 퍼니스의 내부에 반도체 기판을 로딩한 후 일정한 양의 반응 가스를 공급한 상태에서 고온의 열을 인가하여 이루어진다. 이때, 반도체 기판 상에 형성되는 막의 성질이 균일해지려면 상기 증착 과정에서 반도체 기판에 공급되는 반응 가스의 양(또는 압력)이 균일할 필요가 있다.
특히 생산성 향상을 위해 복수개의 반도체 기판을 로딩하여 상기 단위 공정을 처리할 수 있는 배치식 퍼니스의 경우에는 로딩되어 있는 복수개의 반도체 기판 모두에 대하여 균일하게 반응 가스를 공급할 필요가 있다.
이에 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 로딩되어 있는 복수개의 반도체 기판에 대하여 균일하게 반응 가스를 공급할 수 있도록 하는 퍼니스를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명에 따른 퍼니스는, 복수개의 반도체 기판 상에 소정의 막을 형성하는 퍼니스로서, 반응 공간을 제공하는 제1 튜브 - 상기 제1 튜브의 내부에는 복수개의 반도체 기판이 안착된 보트가 배치됨 -; 및 상기 제1 튜브의 외측에 설치되는 제2 튜브를 포함하며, 상기 제1 튜브의 상 단부 부근에는 복수개의 배기홀이 형성되어 있는 것을 특징으로 한다.
그리고 상기한 목적을 달성하기 위하여 본 발명에 따른 퍼니스는, 복수개의 반도체 기판 상에 소정의 막을 형성하는 퍼니스로서, 반응 공간을 제공하는 제1 튜브 - 상기 제1 튜브의 내부에는 복수개의 반도체 기판이 안착된 보트가 배치됨 -; 및 상기 제1 튜브의 외측에 설치되는 제2 튜브를 포함하며, 상기 제1 튜브의 상단 부 상에는 복수개의 배기홀이 형성되어 있는 커버가 설치되는 것을 특징으로 한다.
상기 배기홀은 상기 커버의 외주부를 따라 일정한 간격으로 형성될 수 있다.
상기 제1 튜브의 내측에는 반응 가스를 공급하는 가스 인젝터가 설치될 수 있다.
상기 제1 튜브와 상기 제2 튜브간의 공간에 온도 센서가 설치될 수 있다.
상기 배기홀을 통하여 배기되는 반응 가스는 상기 제1 튜브와 상기 제2 튜브간의 공간을 경유하여 퍼니스의 외부로 배출될 수 있다.
상기와 같이 구성된 본 발명에 따르면, 퍼니스에 로딩되어 있는 복수개의 반도체 기판에 대하여 균일하게 반응 가스를 공급함으로써 반도체 기판 상에 형성되는 막의 성질이 균일해지는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명에 대하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 퍼니스(100)의 구성을 나타내는 단면도이다. 도 2는 퍼니스(100)의 제1 튜브(110) 및 제2 튜브(120)의 상단부의 구성을 나타내는 단면도이다. 도 3 및 도 4는 퍼니스(100)의 커버(200)의 구성을 나타내는 도면이다.
먼저, 도 1을 참조하면, 퍼니스(100)는 기본적으로 제1 튜브(110), 제2 튜브(120), 보트(130), 보트 승강 수단(140), 매니폴드(150), 가스 공급관(152), 가스 배기관(154), 가스 인젝터(160), 히터(170) 및 온도 센서(180) 등을 포함하여 구성된다.
또한, 도 1 및 도 2를 참조하면, 제1 튜브(110)는 보트(130)에 탑재된 복수개의 반도체 기판(1), 예를 들어 실리콘 웨이퍼에 대하여 반응 공간(즉, 막 형성 등의 기판 처리 공간)을 제공한다. 복수개의 반도체 기판(1)에 대하여 반응 공간을 제공하는 제1 튜브(110)는 상단부는 개방되어 있고, 제1 튜브(110)의 개방된 상단 부 상에는 커버(200)를 설치한다.
제2 튜브(120)는 제1 튜브(110)의 외측에 설치되어 퍼니스(100)의 전체적인 기본 골격을 이룬다. 이때, 제2 튜브(120)의 내주면은 제1 튜브(110)의 외주면과 충분한 이격 거리를 두는 것이 바람직하다.
보트(130)는 제1 튜브(110) 내에 설치되어 복수개의 반도체 기판(1)을 지지한다.
보트 승강 수단(140)은 보트(130)를 제1 튜브(110) 내로 로딩시키거나 제1 튜브(110)의 외부로 언로딩시키기 위하여 보트(130)를 상하 방향으로 이송시킨다.
매니폴드(150)는 제1 튜브(110)로 반응 가스의 공급 및 배기를 매개하며, 이를 위하여 매니폴드(150)에는 가스 공급관(152) 및 가스 배기관(154)이 설치된다. 도 1에서 도시 방향으로 인하여 가스 배기관(154)은 도시되지 않았다.
상술한 보트(130), 보트 승강 수단(140) 및 매니폴드(150)의 구성은 본 기술분야에서 공지의 기술이므로 더 이상의 상세한 설명은 생략한다.
제1 튜브(110)의 내측으로는 복수개의 반도체 기판(1)이 탑재되는 보트(130)가 배치되고, 보트(130)에 탑재된 복수개의 반도체 기판(1)에 대하여 반응 가스의 공급이 가능하도록 제1 튜브(110)의 일측으로는 소정의 길이로 형성된 매니폴드(150)와 연결되어 있는 가스 인젝터(160)가 설치된다.
도시한 바와 같이, 가스 인젝터(160)는 보트(130)에 탑재되어 있는 복수개의 반도체 기판(1)에 대하여 반응 가스를 공급하지만, 이를 위하여 가스 인젝터(160)의 단부가 제1 튜브(110)의 상단부까지 반드시 도달할 필요는 없다.
가스 인젝터(160)에는 반응 가스가 분사되는 복수개의 가스 분사홀(미도시)이 일정한 간격으로 형성될 수 있다. 복수개의 가스 분사홀은 실질적으로 동일한 직경을 갖는 것이 바람직하다. 그러나, 가스 인젝터(160)의 상부로 갈수록 분사되는 반응 가스의 압력이 낮아지는 점을 고려할 때 가스 인젝터(160)의 상부로 갈수록 가스 분사홀의 직경이 증가되도록 하는 것도 좋다. 이때, 가스 분사홀은 그 직경이 점진적으로 증가하게 할 수도 있고, 일정한 간격을 두고 일정한 비율로 증가하게 할 수도 있다.
제2 튜브(120)의 외부에는 제1 튜브(110) 내에 장입되어 있는 반도체 기판(1)의 공정 처리에 필요한 열을 발생시킬 수 있는 히터(170)가 설치된다.
제1 튜브(110)와 제2 튜브(120)가 서로 이격되어 형성된 공간에는 실제 공정이 진행되는 제1 튜브(110) 내의 온도를 모니터링 하기 위한 온도 센서(180)가 설치된다.
상술한 히터(170) 및 온도 센서(180)의 구성은 본 기술분야에서 공지의 기술이므로 더 이상의 상세한 설명은 생략한다.
도 2 내지 도 4를 참조하여 커버(200)의 구성을 보다 상세하게 살펴보기로 한다.
제1 튜브(110)의 상단부에는 대략 반구 형태로 형성되고 속이 빈 커버(200)가 설치된다.
커버(200)가 반구 형상을 갖는 것은 제1 튜브(110)의 내부에서 진행되는 반도체 소자 제조를 위한 단위 공정 중에 나타나는 반응 가스의 흐름 등에 의해 야기 되는 가스 압력에 대하여 내구성을 갖기 위함이지만 반드시 이에 한정되지 않는다.
커버(200)의 하측 외주부 표면에는 소정의 직경을 갖는 복수개의 배기홀(210)이 형성되어 있다. 배기홀(210)의 간격은 일정하게 하는 것이 바람직하다.
커버(200)는 제1 튜브(110)의 개방된 상단부를 폐쇄하면서 가스 인젝터(160)를 통해 제1 튜브(110) 내로 분사된 반응 가스가 배기홀(210)을 통해 배출되도록 한다. 이는 제1 튜브(200) 내로 분사된 반응 가스의 배기를 용이하지 않게 함으로써 제1 튜브(110) 내에서 반응 가스가 머무르는 시간을 증가시키면서 제1 튜브(110) 내의 반응 가스의 압력을 균일하게 한다. 그 결과 제1 튜브(110) 내에서 보트(130)에 탑재되어 있는 복수개의 반도체 기판(1) 모두에 대하여 반응 가스를 균일하게 공급할 수 있게 되어서 복수개의 반도체 기판(1) 상에 형성되는 막의 질이 전체적으로 균일해진다. 따라서, 본 실시예에 따르면 복수개의 반도체 기판을 동시에 처리할 수 있는 배치식 퍼니스의 처리량(throughput) 및 생산성이 향상될 수 있는 이점이 있다.
커버(200)의 하측 외주부 상에는 대략 '∩' 형태의 단면 구조를 갖는 삽입부(220)가 형성되어 있다. 이로써 삽입부(220)의 내측으로 제1 튜브(110) 상단부가 삽입되어 결합됨으로써 제1 튜브(110)의 상단부 상에 커버(200)가 용이하게 설치될 수 있다. 삽입부(220)의 개수는 특별하게 제한되지 않지만 제1 튜브(110) 상에 커버(200)가 견고하게 설치될 수 있도록 삽입부(220)의 개수를 조절하는 것이 바람직하다.
커버(200)는 퍼니스(100)를 수리하거나 부품 교체시 필요한 경우에 제1 튜 브(110)로부터 분리시킬 수 있다.
한편, 본 실시예에서는 제1 튜브(110)의 상단부가 개방 형성되어 있고, 개방된 상단부 상에 커버(300)가 설치되는 구성을 취하고 있으나 반드시 이에 한정되는 것은 아니고 제1 튜브(110)의 상단부를 폐쇄한 후에 상기 상단부 부근의 외주면을 따라 복수개의 배기홀을 형성하는 구성을 취함으로써 본 실시예에서와 같은 제1 튜브(110) 내의 반응 가스의 압력을 균일하게 하는 효과를 얻을 수도 있다.
상기와 같이 구성되어 있는 본 발명은 다음과 같이 작동하게 된다.
먼저, 복수개의 반도체 기판(1)이 트랜스퍼 암과 같은 이송 수단(미도시)에 의해 보트(130)에 탑재된다.
이후 복수개의 기판(1)이 탑재된 보트(130)는 보트 승강 수단(140)에 의해 퍼니스(100)의 제1 튜브(110) 내로 로딩된다.
이후 제1 튜브(110) 내에 반응 가스를 공급하면서 제2 튜브(120) 외측에 설치된 히터(170)를 가동하여 복수개의 반도체 기판(1)에 열을 인가한다. 이때, 반응 가스는 매니폴드(150)의 가스 공급관(152)으로 공급되어 가스 인젝터(160)의 가스 분사홀(미도시)을 통하여 제1 튜브(110) 내로 분사된다.
이와 같이 퍼니스(100)에서 복수개의 반도체 기판(1)에 대하여 반응 가스와 열을 공급함으로써 복수개의 반도체 기판(1) 상에 소정의 막을 형성할 수가 있다.
한편, 제1 튜브(110) 내에 복수개의 반도체 기판(1)에 대하여 분사된 반응 가스는 제1 튜브(110)의 개방된 상단부 상에 설치된 커버(200)의 배기홀(210)을 통해 배출된다. 배기홀(210)을 통해 배출된 반응 가스는 제1 튜브(110)와 제2 튜 브(120) 간의 이격 공간을 경유하여 매니폴드(150)의 가스 배출관(154)을 통하여 퍼니스(100)의 외부로 완전히 배출되게 된다.
이와 같이 본 발명에서는 반응 가스가 제1 튜브(110)의 상단부에 설치되는 커버(200)의 배기홀(210)을 통하여 배기되기 때문에, 즉 제1 튜브(200) 내로 분사된 반응 가스가 제1 튜브(110)의 외부로 용이하게 배기될 수 없기 때문에 제1 튜브(110) 내에서 반응 가스가 머무르는 시간이 증가되어 제1 튜브(110) 내에서 반응 가스의 압력을 균일하게 할 수 있다. 따라서, 본 발명에서는 제1 튜브(110) 내에서 보트(130)에 탑재되어 있는 복수개의 반도체 기판(1) 모두에 대하여 반응 가스를 균일하게 공급할 수 있기 때문에 복수개의 반도체 기판(1) 상에 형성되는 막의 질이 전체적으로 균일해지는 이점이 있다.
지금까지 본 발명의 퍼니스(100)는 복수개의 반도체 기판(1)에 소정의 막을 형성하는 증착 공정용 퍼니스를 예로 들어 설명하였지만 반드시 상기 예에 한정되는 것은 아니고 본 발명의 퍼니스(100)는 증착 공정 이외에 확산(diffusion), 어닐링(annealing) 등 반도체 소자 제조에 필요한 다양한 단위 공정에 모두 적용할 수 있음을 밝혀 둔다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.
도 1은 본 발명의 일 실시예에 따른 퍼니스(100)의 구성을 나타내는 단면도.
도 2는 퍼니스(100)의 제1 튜브(110) 및 제2 튜브(120)의 상단부의 구성을 나타내는 단면도.
도 3 및 도 4는 퍼니스(100)의 커버(200)의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판(실리콘 웨이퍼)
100: 퍼니스
110: 제1 튜브
120: 제2 튜브
130: 보트
140: 보트 승강 수단
150: 매니폴드
152: 가스 공급관
154: 가스 배기관
160: 가스 인젝터
170: 히터
180: 온도 센서
200: 커버
210: 배기홀
220: 삽입부

Claims (6)

  1. 복수개의 반도체 기판 상에 소정의 막을 형성하는 퍼니스로서,
    반응 공간을 제공하는 제1 튜브 - 상기 제1 튜브의 내부에는 복수개의 반도체 기판이 안착된 보트가 배치됨 -; 및
    상기 제1 튜브의 외측에 설치되는 제2 튜브
    를 포함하며,
    상기 제1 튜브의 상 단부 부근에는 복수개의 배기홀이 형성되어 있고,
    제1 튜브의 내측에는 반응 가스를 공급하는 가스 인젝터가 설치되는 것을 특징으로 하는 퍼니스.
  2. 복수개의 반도체 기판 상에 소정의 막을 형성하는 퍼니스로서,
    반응 공간을 제공하는 제1 튜브 - 상기 제1 튜브의 내부에는 복수개의 반도체 기판이 안착된 보트가 배치됨 -; 및
    상기 제1 튜브의 외측에 설치되는 제2 튜브
    를 포함하며,
    상기 제1 튜브의 상단부 상에는 복수개의 배기홀이 형성되어 있는 커버가 설치되고,
    제1 튜브의 내측에는 반응 가스를 공급하는 가스 인젝터가 설치되는 것을 특징으로 하는 퍼니스.
  3. 제2항에 있어서,
    상기 배기홀은 상기 커버의 외주부를 따라 일정한 간격으로 형성되는 것을 특징으로 하는 퍼니스.
  4. 삭제
  5. 제1항 또는 제2항에 있어서,
    상기 제1 튜브와 상기 제2 튜브간의 공간에 온도 센서가 설치되는 것을 특징으로 하는 퍼니스.
  6. 제1항 또는 제2항에 있어서,
    상기 배기홀을 통하여 배기되는 반응 가스는 상기 제1 튜브와 상기 제2 튜브간의 공간을 경유하여 퍼니스의 외부로 배출되는 것을 특징으로 하는 퍼니스.
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KR101385676B1 (ko) * 2012-04-27 2014-04-16 주식회사 테라세미콘 배치식 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5458685A (en) * 1992-08-12 1995-10-17 Tokyo Electron Kabushiki Kaisha Vertical heat treatment apparatus

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5458685A (en) * 1992-08-12 1995-10-17 Tokyo Electron Kabushiki Kaisha Vertical heat treatment apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101377751B1 (ko) * 2012-04-27 2014-03-26 주식회사 테라세미콘 배치식 장치
KR101385676B1 (ko) * 2012-04-27 2014-04-16 주식회사 테라세미콘 배치식 장치

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