KR101013559B1 - Stacked semiconductor package and method of manufacturing the same - Google Patents

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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 복수개가 적층되며 동일한 위치에 각각 데이터 패드들, 칩 선택 패드 및 상기 데이터 패드와 전기적으로 접속된 관통 전극이 형성된 반도체 칩들을 갖는 반도체 칩 모듈, 상기 관통 전극과 전기적으로 접속된 데이터 접속 패드들 및 상기 반도체 칩 모듈의 양쪽에 각각 배치된 제1 및 제2 칩 선택 접속 패드들을 갖는 기판 및 상기 제1 칩 선택 접속 패드와 전기적으로 연결되며 상기 반도체 칩 모듈의 측면을 따라 연장된 제1 칩 선택부, 상기 제2 칩 선택 접속 패드와 전기적으로 연결되며 상기 반도체 칩 모듈의 측면을 따라 연장된 제2 칩 선택부 및 인접한 반도체 칩들의 사이에 개재되며 상기 반도체 칩들을 가로 질러 상기 제1 및 제2 칩 선택부들 및 상기 칩 선택 패드들을 선택적으로 연결하는 제3 칩 선택부들을 갖는 칩 선택 부재를 포함한다.Laminated semiconductor packages and methods for manufacturing the same are disclosed. A multilayer semiconductor package includes a semiconductor chip module having a plurality of stacked semiconductor chips and semiconductor chips each having data pads, chip selection pads, and through electrodes electrically connected to the data pads at the same position, and data connections electrically connected to the through electrodes. A substrate having first and second chip select connection pads disposed on both sides of the pads and the semiconductor chip module, and a first electrically connected with the first chip select connection pad and extending along a side of the semiconductor chip module. A first chip selector, a second chip selector electrically connected to the second chip select connection pad and extending along the side of the semiconductor chip module, and interposed between adjacent semiconductor chips and intersecting the first and second chip selectors. A chip select member having second chip select portions and third chip select portions selectively connecting the chip select pads. It includes.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Multilayer semiconductor package and its manufacturing method {STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a laminated semiconductor package and a method of manufacturing the same.

최근 들어 방대한 데이터를 저장 및 방대한 데이터를 단 시간내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 복수개의 반도체 칩들을 적층 및 전기적으로 연결하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.Recently, a multilayer semiconductor package, in which a plurality of semiconductor chips are stacked and electrically connected to improve data storage capacity and data processing speed, has been developed.

적층 반도체 패키지는 데이터 저장 용량 및 데이터 처리 속도를 향상시키는 장점을 갖는 반면 적층 반도체 패키지에 포함된 특정 반도체 칩을 선택하기 어려운 문제점을 갖는다.The multilayer semiconductor package has an advantage of improving data storage capacity and data processing speed, while having difficulty in selecting a specific semiconductor chip included in the multilayer semiconductor package.

종래 적층 반도체 패키지에 포함된 특정 반도체 칩을 선택하기 위하여 기판의 칩 선택 접속 패드 및 각 반도체 칩의 칩 선택 패드를 도전성 와이어를 이용하여 전기적으로 접속할 경우, 각 반도체 칩들의 칩 선택 패드를 노출하기 위하여 각 반도체 칩들을 계단 형태로 적층해야 한다. 이와 다르게, 각 반도체 칩들을 수직하게 적층할 경우 도전성 와이어의 루프 높이를 확보하기 위해 각 반도체 칩들 사이 에는 스페이서 등이 배치된다.In order to expose the chip select pad of each semiconductor chip when the chip select connection pad of the substrate and the chip select pad of each semiconductor chip are electrically connected using a conductive wire to select a specific semiconductor chip included in the conventional multilayer semiconductor package. Each semiconductor chip must be stacked in a step shape. In contrast, when the semiconductor chips are stacked vertically, spacers and the like are disposed between the semiconductor chips to secure the loop height of the conductive wire.

한편, 각 반도체 칩을 관통하는 관통 전극을 이용하여 종래 적층 반도체 패키지에 포함된 반도체 칩들 중 특정 반도체 칩을 선택할 경우, 각 반도체 칩들에 서로 다른 형상을 갖는 재배선을 형성해야 한다.Meanwhile, when a specific semiconductor chip is selected among the semiconductor chips included in the conventional multilayer semiconductor package by using a through electrode penetrating each semiconductor chip, redistribution having a different shape must be formed in each semiconductor chip.

본 발명의 하나의 목적은 동일한 형상을 갖는 반도체 칩을 수직하게 적층 및 적층 된 반도체 칩 들 중 특정 반도체 칩들을 선택하기에 적합한 구조를 갖는 적층 반도체 패키지를 제공한다.One object of the present invention is to provide a stacked semiconductor package having a structure suitable for vertically stacking semiconductor chips having the same shape and selecting specific semiconductor chips among the stacked semiconductor chips.

본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다. Another object of the present invention is to provide a method of manufacturing the laminated semiconductor package.

본 발명에 따른 적층 반도체 패키지는 복수개가 적층되며 동일한 위치에 각각 데이터 패드들, 칩 선택 패드 및 상기 데이터 패드와 전기적으로 접속된 관통 전극이 형성된 반도체 칩들을 갖는 반도체 칩 모듈, 상기 관통 전극과 전기적으로 접속된 데이터 접속 패드들 및 상기 반도체 칩 모듈의 양쪽에 각각 배치된 제1 및 제2 칩 선택 접속 패드들을 갖는 기판 및 상기 제1 칩 선택 접속 패드와 전기적으로 연결되며 상기 반도체 칩 모듈의 측면을 따라 연장된 제1 칩 선택부, 상기 제2 칩 선택 접속 패드와 전기적으로 연결되며 상기 반도체 칩 모듈의 측면을 따라 연장된 제2 칩 선택부 및 인접한 반도체 칩들의 사이에 개재되며 상기 반도체 칩들을 가로 질러 상기 제1 및 제2 칩 선택부들 및 상기 칩 선택 패드들을 선택적으로 연결하는 제3 칩 선택부들을 갖는 칩 선택 부재를 포함한다.A multilayer semiconductor package according to the present invention includes a semiconductor chip module including a plurality of stacked semiconductor chips and semiconductor chips each having data pads, chip select pads, and through electrodes electrically connected to the data pads at the same position, and electrically connected to the through electrodes. A substrate having connected data connection pads and first and second chip select connection pads disposed on both sides of the semiconductor chip module, and electrically connected to the first chip select connection pad and along a side of the semiconductor chip module. The first chip selector extending, the second chip select connection pad electrically connected to the second chip selector extending along the side of the semiconductor chip module, and interposed between the adjacent semiconductor chips and across the semiconductor chips. Third chip selectors selectively connecting the first and second chip selectors and the chip select pads. And a chip select member.

적층 반도체 패키지는 상기 관통 전극들과 상기 각 데이터 패드들 사이 및 상기 칩 선택 패드 및 상기 제3 칩 선택부 사이에 개재된 접속 부재를 더 포함한다.The multilayer semiconductor package further includes a connection member interposed between the through electrodes and the respective data pads and between the chip select pad and the third chip select unit.

적층 반도체 패키지의 상기 접속 부재는 솔더 및 이방성 도전 필름(ACF)들 중 어느 하나를 포함한다.The connection member of the laminated semiconductor package includes any one of solder and anisotropic conductive films (ACFs).

적층 반도체 패키지의 상기 제3 칩 선택부들은 상기 제1 및 제2 칩 선택부들로부터 분기된다.The third chip select portions of the multilayer semiconductor package are branched from the first and second chip select portions.

적층 반도체 패키지의 상기 제3 칩 선택부들은 연결부재를 매개로 상기 제1 및 제2 칩 선택부들에 전기적으로 연결된다.The third chip selectors of the multilayer semiconductor package are electrically connected to the first and second chip selectors through a connecting member.

적층 반도체 패키지의 상기 제3 칩 선택부는 상기 반도체 칩 모듈의 바깥쪽에 형성된 절단부를 포함한다.The third chip selector of the multilayer semiconductor package includes a cutout formed outside the semiconductor chip module.

적층 반도체 패키지의 상기 제1 및 제2 칩 선택 접촉 패드들은 각각 적어도 2 개이다.The first and second chip select contact pads of the multilayer semiconductor package are each at least two.

적층 반도체 패키지의 상기 칩 선택 부재의 상기 제1 내지 제3 선택부들은 얇은 두께를 갖는 도전성 리드(lead) 형상을 갖는다.The first to third select portions of the chip select member of the multilayer semiconductor package have a conductive lead shape having a thin thickness.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 복수개가 적층되며 동일한 위치에 데이터 패드들 및 칩 선택 패드가 배치된 반도체 칩들 및 적층된 상기 각 데이터 패드들을 전기적으로 연결하는 관통 전극들을 갖는 반도체 칩 모듈을 제조하는 단계, 상기 각 관통 전극들을 기판의 데이터 접속 패드에 접속하는 단계, 상기 반도체 칩 모듈의 대향하는 양쪽 측면들을 따라 배치되며 상기 기판의 제1 및 제2 칩 선택 접속 패드와 각각 접속된 제1 및 제2 칩 선택부들 및 인접한 상기 반도체 칩들 사이로 연장되며 상기 제1 및 제2 칩 선택부들 및 상기 칩 선택 패드와 전기적으로 연결된 제3 칩 선택부를 갖는 칩 선택 부재를 상기 기판 상에 형성하는 단계 및 상기 제3 칩 선택부들을 선택적으로 절단하는 단계를 포함한다.A method of manufacturing a multilayer semiconductor package according to the present invention includes a semiconductor chip module having a plurality of stacked semiconductor chips having data pads and chip select pads disposed at the same position, and through electrodes electrically connecting the stacked data pads. Manufacturing, connecting each of the through electrodes to a data connection pad of a substrate, a first disposed along both opposite sides of the semiconductor chip module and connected to the first and second chip select connection pads of the substrate, respectively; And forming a chip select member on the substrate, the chip select member having a second chip select portion and a third chip select portion extending between the adjacent semiconductor chips and electrically connected to the first and second chip select portions and the chip select pad. Selectively cutting the third chip selectors.

상기 칩 선택 부재를 상기 기판 상에 형성하는 단계에서, 상기 제1 내지 제3 칩 선택부들은 일체로 형성된다.In the forming of the chip select member on the substrate, the first to third chip select portions are integrally formed.

상기 제3 칩 선택부들을 선택적으로 절단하는 단계에서, 상기 제3 칩 선택부들은 레이저 빔에 의하여 절단된다.In the step of selectively cutting the third chip selectors, the third chip selectors are cut by a laser beam.

상기 칩 선택 부재의 상기 제1 내지 제3 선택부들은 얇은 두께를 갖는 도전성 리드 형상으로 형성된다.The first to third selection portions of the chip select member are formed in a conductive lead shape having a thin thickness.

본 발명에 따르면, 동일한 형상을 갖는 복수개의 반도체 칩들을 수직하게 적층하여 적층 반도체 패키지의 부피를 감소시킬 뿐만 아니라 반도체 칩들 중 특정 반도체 칩을 선택하기 위한 복잡한 회로 패턴을 각 반도체 칩에 형성하지 않음으로써 적층 반도체 패키지의 제조 공정을 단순화할 수 있는 장점을 갖는다.According to the present invention, by stacking a plurality of semiconductor chips having the same shape vertically to reduce the volume of the stacked semiconductor package, by not forming a complex circuit pattern for selecting a particular semiconductor chip among the semiconductor chips in each semiconductor chip The manufacturing process of the multilayer semiconductor package can be simplified.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a multilayer semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and is commonly known in the art. Persons having the present invention may implement the present invention in various other forms without departing from the spirit of the present invention.

도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 적층 반도체 패키지에 포함된 하나의 반도체 칩을 도시한 사시 도이다. 도 3은 도 2에 도시된 반도체 칩의 데이터 패드들 및 칩 선택 패드를 도시한 평면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention. FIG. 2 is a perspective view illustrating one semiconductor chip included in the multilayer semiconductor package of FIG. 1. 3 is a plan view illustrating data pads and a chip select pad of the semiconductor chip illustrated in FIG. 2.

도 1 내지 도 3들을 참조하면, 적층 반도체 패키지(100)는 반도체 칩 모듈(10), 기판(20) 및 칩 선택 부재(30)를 포함한다.1 to 3, the stacked semiconductor package 100 includes a semiconductor chip module 10, a substrate 20, and a chip select member 30.

반도체 칩 모듈(10)은 적어도 2 개의 반도체 칩(5)들을 포함한다. 각 반도체 칩(5)들은 회로부(미도시), 데이터 패드(1)들, 칩 선택 패드(3) 및 관통 전극(8)을 포함할 수 있다. 이에 더하여, 각 반도체 칩(5)들은 재배선(2)들을 더 포함할 수 있다.The semiconductor chip module 10 includes at least two semiconductor chips 5. Each semiconductor chip 5 may include a circuit unit (not shown), data pads 1, a chip select pad 3, and a through electrode 8. In addition, each of the semiconductor chips 5 may further include redistributions 2.

반도체 칩(5)들은, 예를 들어, 상면(6) 및 상면(6)과 대향하는 하면(7)을 갖는 직육면체 형상을 갖고, 반도체 칩(5)의 내부에는 데이터를 저장하는 데이터 처리부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The semiconductor chips 5 have, for example, a rectangular parallelepiped shape having an upper surface 6 and a lower surface 7 facing the upper surface 6, and a data processing unit (not shown) for storing data inside the semiconductor chip 5. C) and a data processor (not shown) for processing data.

반도체 칩(5)의 상면(6) 상에는 데이터 패드(1)들 및 칩 선택 패드(3)가 배치된다. 본 실시예에서, 반도체 칩(5)은, 예를 들어, 데이터를 저장하는 메모리 반도체 칩일 수 있고, 데이터 패드(1)들은 반도체 칩(5)의 상면(6)의 일측 에지를 따라 배치되며, 각 데이터 패드(1)들은 회로부와 전기적으로 연결된다.The data pads 1 and the chip select pad 3 are disposed on the upper surface 6 of the semiconductor chip 5. In this embodiment, the semiconductor chip 5 may be, for example, a memory semiconductor chip storing data, and the data pads 1 are disposed along one side edge of the upper surface 6 of the semiconductor chip 5, Each data pad 1 is electrically connected to a circuit portion.

칩 선택 패드(3)는 반도체 칩(5)의 상면(6) 상에 배치된다. 본 실시예에서, 칩 선택 패드(3)는 상면(6)의 에지에 배치되며, 칩 선택 패드(3)는 데이터 패드(1)들의 사이에 개재된다. 본 실시예에서, 도 1에는 하나의 칩 선택 패드(3)가 설명되고 있지만, 이와 다르게 칩 선택 패드(3)는 적어도 2 개일 수 있다. 칩 선택 패드(3)가 적어도 2 개일 경우, 칩 선택 패드(3)는 반도체 칩(5)의 상면(6)의 일측 에지 또는 반도체 칩(5)의 상면(6)의 일측 에지 및 상기 일측 에지와 대향 하는 타측 에지에 각각 배치될 수 있다. 칩 선택 패드(3)의 개수는 적층 반도체 패키지(100)에 포함된 반도체 칩(5)들의 개수에 비례한다.The chip select pad 3 is disposed on the top surface 6 of the semiconductor chip 5. In this embodiment, the chip select pad 3 is arranged at the edge of the upper surface 6, and the chip select pad 3 is interposed between the data pads 1. In the present embodiment, one chip select pad 3 is illustrated in FIG. 1, but alternatively, there may be at least two chip select pads 3. When there are at least two chip select pads 3, the chip select pad 3 has one side edge of the top surface 6 of the semiconductor chip 5 or one side edge of the top surface 6 of the semiconductor chip 5 and the one edge. It may be disposed at the other edge opposite to and respectively. The number of chip select pads 3 is proportional to the number of semiconductor chips 5 included in the stacked semiconductor package 100.

재배선(2)은 반도체 칩(5)의 상면(6) 상에 배치되며, 재배선(2)의 일측 단부는 데이터 패드(1)들과 전기적으로 접속된다.The redistribution 2 is disposed on the upper surface 6 of the semiconductor chip 5, and one end of the redistribution 2 is electrically connected to the data pads 1.

관통 전극(8)은 반도체 칩(5)의 상면(6) 및 하면(7)을 관통하며, 관통 전극(8)은 데이터 패드(1)들과 전기적으로 연결된다. 본 실시예에서, 관통 전극(8)은 데이터 패드(1)와 대응하는 위치를 관통할 수 있다. 이와 다르게, 관통 전극(8) 및 데이터 패드(1)가 서로 다른 위치에 형성될 경우, 관통 전극(8) 및 데이터 패드(1)는 재배선(2)에 의하여 전기적으로 연결된다.The through electrode 8 penetrates the upper surface 6 and the lower surface 7 of the semiconductor chip 5, and the through electrode 8 is electrically connected to the data pads 1. In this embodiment, the penetrating electrode 8 may penetrate a position corresponding to the data pad 1. Alternatively, when the through electrode 8 and the data pad 1 are formed at different positions, the through electrode 8 and the data pad 1 are electrically connected by the redistribution line 2.

본 실시예에서, 반도체 칩 모듈(10)은 적어도 2 개의 반도체 칩(5)들을 포함한다. 본 실시예에서, 반도체 칩 모듈(10)은 도 1에 도시된 바와 같이 4 개의 반도체 칩(5)들을 포함한다.In this embodiment, the semiconductor chip module 10 comprises at least two semiconductor chips 5. In this embodiment, the semiconductor chip module 10 includes four semiconductor chips 5 as shown in FIG. 1.

적층된 각 반도체 칩(5)들의 데이터 패드(1)들 및 칩 선택 패드(3)들은 실질적으로 동일한 위치에 배치되고, 이로 인해 각 반도체 칩(5)들의 관통 전극(8)들은 상호 전기적으로 연결된다. 각 반도체 칩(5)들의 관통 전극(8)들을 전기적으로 연결하기 위해 인접한 관통 전극(8)들의 사이에는 접속 부재가 개재될 수 있다. 접속 부재는 저융점 금속인 솔더 또는 레진 및 레진에 포함된 미세 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.The data pads 1 and the chip select pads 3 of each of the stacked semiconductor chips 5 are disposed at substantially the same position, whereby the through electrodes 8 of the semiconductor chips 5 are electrically connected to each other. do. In order to electrically connect the through electrodes 8 of the respective semiconductor chips 5, a connecting member may be interposed between the adjacent through electrodes 8. The connection member may be an anisotropic conductive film (ACF) including solder or resin, which is a low melting point metal, and fine conductive balls included in the resin.

도 4는 도 1에 도시된 기판을 도시한 평면도이다.4 is a plan view illustrating the substrate of FIG. 1.

도 4를 참조하면, 기판(20)은 기판 몸체(21), 데이터 접속 패드(22), 제1 칩 선택 접속 패드(24) 및 제2 칩 선택 접속 패드(26)를 포함한다.Referring to FIG. 4, the substrate 20 includes a substrate body 21, a data connection pad 22, a first chip select connection pad 24, and a second chip select connection pad 26.

기판(20)은 반도체 칩 모듈(10)이 실장되는 제1 영역(FR) 및 제1 영역(FR)의 주변에 배치된 제2 영역(SR)을 포함한다.The substrate 20 includes a first region FR in which the semiconductor chip module 10 is mounted and a second region SR disposed around the first region FR.

데이터 접속 패드(22)는 제1 영역(FR) 내에 배치되며, 데이터 접속 패드(22)는 반도체 칩 모듈(10)의 각 관통 전극(8)과 전기적으로 접속된다.The data connection pads 22 are disposed in the first region FR, and the data connection pads 22 are electrically connected to the respective through electrodes 8 of the semiconductor chip module 10.

제1 칩 선택 접속 패드(24) 및 제2 칩 선택 접속 패드(26)는 각각 제2 영역(SR)에 배치되며, 제1 및 제2 칩 선택 접속 패드(24,26)들은 제1 영역(FR)의 양쪽에 각각 배치된다.The first chip select connection pads 24 and the second chip select connection pads 26 are disposed in the second region SR, respectively, and the first and second chip select connection pads 24 and 26 are arranged in the first region ( FR) is arranged on each side.

도 5는 도 1의 I-I' 선을 따라 절단한 단면도이다.5 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 5를 참조하면, 칩 선택 부재(30)는 제1 칩 선택부(32), 제2 칩 선택부(34) 및 제3 칩 선택부(36)를 포함한다. 본 실시예에서, 칩 선택 부재(30)는, 예를 들어, 얇은 두께를 갖는 리드(lead) 형상을 가질 수 있다.1 and 5, the chip select member 30 includes a first chip selector 32, a second chip selector 34, and a third chip selector 36. In the present embodiment, the chip select member 30 may have, for example, a lead shape having a thin thickness.

제1 칩 선택부(32)는 얇은 두께를 갖는 띠 형상의 금속 플레이트 형상을 갖고, 제1 칩 선택부(32)의 일측 단부는 제1 칩 선택 접속 패드(24)와 전기적으로 연결된다. 제1 칩 선택부(32)는 기판(20)의 상면에 대하여 실질적으로 수직한 방향으로 배치된다. 본 실시예에서, 제1 칩 선택부(32)로는 제1 칩 선택 신호(FCSS)가 입력된다.The first chip selector 32 has a strip-shaped metal plate shape having a thin thickness, and one end of the first chip selector 32 is electrically connected to the first chip select connection pad 24. The first chip selector 32 is disposed in a direction substantially perpendicular to the top surface of the substrate 20. In the present embodiment, the first chip select signal FCSS is input to the first chip select unit 32.

제2 칩 선택부(34)는 얇은 두께를 갖는 띠 형상의 금속 플레이트 형상을 갖고, 제2 칩 선택부(34)의 일측 단부는 제2 칩 선택 접속 패드(26)와 전기적으로 연 결된다. 제2 칩 선택부(34)는 기판(20)의 상면에 대하여 실질적으로 수직한 방향으로 배치된다. 본 실시예에서, 제2 칩 선택부(34)로는 제2 칩 선택 신호(SCSS)가 입력된다. 본 실시에에서, 제1 및 제2 칩 선택 신호(FCSS, SCSS)들은 서로 다른 신호 레벨을 갖는다. The second chip selector 34 has a strip-shaped metal plate shape having a thin thickness, and one end of the second chip selector 34 is electrically connected to the second chip select connection pad 26. The second chip selector 34 is disposed in a direction substantially perpendicular to the top surface of the substrate 20. In the present embodiment, a second chip select signal SCSS is input to the second chip selector 34. In the present embodiment, the first and second chip select signals FCSS and SCSS have different signal levels.

제3 칩 선택부(36)는 얇은 두께를 갖는 띠 형상의 금속 플레이트 형상을 갖고, 제3 칩 선택부(36)는 반도체 칩 모듈(10)의 인접한 두 개의 반도체 칩(5)들 사이에 배치된다. 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)와 전기적으로 연결된다. 제3 칩 선택부(36)는 솔더 또는 이방성 도전 필름(ACF)과 같은 접속 부재(9)에 의하여 제1 및 제2 칩 선택부(32,34)들과 전기적으로 접속될 수 있다.The third chip selector 36 has a strip-shaped metal plate shape having a thin thickness, and the third chip selector 36 is disposed between two adjacent semiconductor chips 5 of the semiconductor chip module 10. do. The third chip selector 36 is electrically connected to the first and second chip selectors 32 and 34. The third chip selector 36 may be electrically connected to the first and second chip selectors 32 and 34 by a connection member 9 such as solder or anisotropic conductive film (ACF).

본 실시예에서, 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)와 일체로 형성되며 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)로부터 인접한 반도체 칩(5)들 사이로 연장될 수 있다. 이와 다르게, 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)에 솔더 등과 같은 연결 부재를 이용하여 상호 연결될 수 있다.In the present embodiment, the third chip selector 36 is integrally formed with the first and second chip selectors 32 and 34, and the third chip selector 36 includes the first and second chip selectors ( It may extend from 32, 34 between adjacent semiconductor chips (5). Alternatively, the third chip selectors 36 may be connected to the first and second chip selectors 32 and 34 by using a connection member such as solder or the like.

제1 및 제2 칩 선택부(32,34)들과 전기적으로 연결된 제3 칩 선택부(36)들은 절단부(38)를 갖는다. 절단부(38)는 각 제3 칩 선택부(26)들 중 반도체 칩 모듈(10)의 바깥쪽에 배치된 부분에 형성된다. 절단부(38)를 제1 칩 선택부(32)와 인접하게 형성 또는 절단부(38)를 제2 칩 선택부(34)와 인접하게 형성함으로써 각 반도체 칩(5)의 칩 선택 패드(3)로는 제1 칩 선택 신호(FCSS) 또는 제2 칩 선택 신호(SCSS)가 입력되고, 이로 인해 반도체 칩 모듈(10)에 포함된 각 반도체 칩(5)들 중 적어도 하나의 특정 반도체 칩을 선택할 수 있다. The third chip selectors 36 electrically connected to the first and second chip selectors 32 and 34 have a cutout 38. The cut portion 38 is formed at a portion of the third chip selectors 26 disposed outside the semiconductor chip module 10. By forming the cutout portion 38 adjacent to the first chip selector 32 or by forming the cutout portion 38 adjacent to the second chip selector 34, a chip select pad 3 of each semiconductor chip 5 is formed. The first chip select signal FCSS or the second chip select signal SCSS is input, and thus, at least one specific semiconductor chip among the semiconductor chips 5 included in the semiconductor chip module 10 may be selected. .

본 실시예에서, 반도체 칩(C1, C3)들의 칩 선택 패드(3)로는 제2 칩 선택 신호(SCSS)가 인가되고, 반도체 칩(C2,C4)들의 칩 선택 패드(3)로는 제1 칩 선택 신호(FCSS)가 인가된다.In the present embodiment, the second chip select signal SCSS is applied to the chip select pad 3 of the semiconductor chips C1 and C3, and the first chip is used as the chip select pad 3 of the semiconductor chips C2 and C4. The selection signal FCSS is applied.

본 실시예에서는, 예를 들어, 기판(20) 상에 형성된 제1 및 제2 칩 선택 패드(22,24)들이 각각 하나인 것이 도시 및 설명되고 있지만, 복수개가 적층된 각 반도체 칩(5)들이 적어도 2 개의 칩 선택 패드(3)를 가질 경우, 제1 및 제2 칩 선택 패드(22,24)들의 개수 및 칩 선택 부재(30)의 개수는 칩 선택 패드(3)의 개수와 대응하는 개수를 가질 수 있다.In the present embodiment, for example, each of the first and second chip select pads 22 and 24 formed on the substrate 20 is illustrated and described, but each semiconductor chip 5 in which a plurality is stacked is stacked. Have at least two chip select pads 3, the number of first and second chip select pads 22 and 24 and the number of chip select members 30 correspond to the number of chip select pads 3. It can have a number.

도 6 내지 도 8들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 도면들이다.6 to 8 illustrate a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

도 2를 다시 참조하면, 적층 반도체 패키지를 제조하기 위하여, 예를 들어, 반도체 칩 모듈이 제조된다.Referring again to FIG. 2, for example, a semiconductor chip module is manufactured to manufacture a laminated semiconductor package.

반도체 칩 모듈을 제조하기 위하여 복수개의 반도체 칩(5)들이 제조된다.In order to manufacture the semiconductor chip module, a plurality of semiconductor chips 5 are manufactured.

각 반도체 칩(5)에는 회로부(미도시), 데이터 패드(1)들, 칩 선택 패드(3) 및 관통 전극(8)들이 형성된다. 이에 더하여, 각 반도체 칩(5)들에는 재배선(2)들이 더 형성될 수 있다.Circuit units (not shown), data pads 1, chip select pads 3, and through electrodes 8 are formed in each semiconductor chip 5. In addition, redistribution 2 may be further formed in each of the semiconductor chips 5.

상면(6) 및 상면(6)과 대향하는 하면(7)을 갖는 직육면체 형상을 갖는 반도체 칩(5)의 내부에는 데이터를 저장하는 데이터 처리부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함하는 회로부(미도시)가 형성된다.Inside the semiconductor chip 5 having a rectangular parallelepiped shape having an upper surface 6 and a lower surface 7 facing the upper surface 6, a data processor (not shown) for storing data and a data processor (not shown) for processing data. The circuit portion (not shown) including the () is formed.

데이터 패드(1)들 및 칩 선택 패드(3)들은 반도체 칩(5)의 상면(6) 상에 형 성된다. 본 실시예에서, 반도체 칩(5)은, 예를 들어, 데이터를 저장하는 메모리 반도체 칩일 수 있고, 데이터 패드(1)들은 반도체 칩(5)의 상면(6)의 일측 에지를 따라 형성되며, 각 데이터 패드(1)들은 회로부와 전기적으로 연결된다.The data pads 1 and the chip select pads 3 are formed on the top surface 6 of the semiconductor chip 5. In this embodiment, the semiconductor chip 5 may be, for example, a memory semiconductor chip storing data, and the data pads 1 are formed along one side edge of the upper surface 6 of the semiconductor chip 5, Each data pad 1 is electrically connected to a circuit portion.

반도체 칩(5)의 상면(6) 상에는 데이터 패드(1)들과 함께 칩 선택 패드(3)들이 형성된다. 본 실시예에서, 칩 선택 패드(3)는 상면(6)의 에지에 형성되며, 칩 선택 패드(3)는 데이터 패드(1)들의 사이에 형성된다. 본 실시예에서, 칩 선택 패드(3)는 적어도 1 개가 상면(6)의 에지에 형성될 수 있다. 반도체 칩(5)에 적어도 2 개의 칩 선택 패드(3)가 형성될 경우, 각 칩 선택 패드(3)는 반도체 칩(5)의 상면(6)의 일측 에지 또는 반도체 칩(5)의 상면(6)의 일측 에지 및 상기 일측 에지와 대향 하는 타측 에지에 각각 배치될 수 있다. 칩 선택 패드(3)의 개수는 적층 반도체 패키지(100)에 포함된 반도체 칩(5)들의 개수에 비례한다.On the top surface 6 of the semiconductor chip 5, chip select pads 3 are formed together with the data pads 1. In this embodiment, the chip select pad 3 is formed at the edge of the upper surface 6, and the chip select pad 3 is formed between the data pads 1. In this embodiment, at least one chip select pad 3 may be formed at the edge of the upper surface 6. When at least two chip select pads 3 are formed on the semiconductor chip 5, each chip select pad 3 may have one edge of an upper surface 6 of the semiconductor chip 5 or an upper surface of the semiconductor chip 5 ( 6) may be disposed on one side edge and the other edge opposite to the one edge. The number of chip select pads 3 is proportional to the number of semiconductor chips 5 included in the stacked semiconductor package 100.

반도체 칩(5)의 상면(6) 상에는 재배선(2)이 형성될 수 있고, 재배선(2)의 일측 단부는 데이터 패드(1)들과 전기적으로 접속된다.A redistribution 2 may be formed on the upper surface 6 of the semiconductor chip 5, and one end of the redistribution 2 is electrically connected to the data pads 1.

관통 전극(8)은 반도체 칩(5)의 상면(6) 및 하면(7)을 관통하며, 관통 전극(8)은 데이터 패드(1)들과 전기적으로 연결된다. 본 실시예에서, 관통 전극(8)은 데이터 패드(1)와 대응하는 위치를 관통할 수 있다. 이와 다르게, 관통 전극(8) 및 데이터 패드(1)가 서로 다른 위치에 형성될 경우, 관통 전극(8) 및 데이터 패드(1)는 재배선(2)에 의하여 전기적으로 연결된다.The through electrode 8 penetrates the upper surface 6 and the lower surface 7 of the semiconductor chip 5, and the through electrode 8 is electrically connected to the data pads 1. In this embodiment, the penetrating electrode 8 may penetrate a position corresponding to the data pad 1. Alternatively, when the through electrode 8 and the data pad 1 are formed at different positions, the through electrode 8 and the data pad 1 are electrically connected by the redistribution line 2.

도 2에 도시된 반도체 칩(5)은 적어도 2 개가 상호 적층 및 전기적으로 연결되어 반도체 칩 모듈(10)이 제조된다.At least two semiconductor chips 5 shown in FIG. 2 are stacked and electrically connected to each other to manufacture a semiconductor chip module 10.

본 실시예에서, 반도체 칩 모듈(10)은 적어도 2 개의 반도체 칩(5)들로 이루어지고, 반도체 칩 모듈(10)은, 예를 들어, 4 개의 반도체 칩(5)들로 이루어진다.In this embodiment, the semiconductor chip module 10 consists of at least two semiconductor chips 5, and the semiconductor chip module 10 consists of four semiconductor chips 5, for example.

수직하게 적층된 각 반도체 칩(5)들의 데이터 패드(1)들 및 칩 선택 패드(3)들은 실질적으로 동일한 위치에 형성되고, 이로 인해 각 반도체 칩(5)들의 관통 전극(8)들은 상호 전기적으로 연결된다. 각 반도체 칩(5)들의 관통 전극(8)들을 전기적으로 연결하기 위해 인접한 관통 전극(8)들의 사이에는 접속 부재가 형성될 수 있다. 접속 부재는 저융점 금속인 솔더 또는 레진 및 레진에 포함된 미세 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.The data pads 1 and the chip select pads 3 of the semiconductor chips 5 stacked vertically are formed at substantially the same position, so that the through electrodes 8 of the semiconductor chips 5 are electrically connected to each other. Is connected. A connection member may be formed between adjacent through electrodes 8 to electrically connect the through electrodes 8 of the semiconductor chips 5. The connection member may be an anisotropic conductive film (ACF) including solder or resin, which is a low melting point metal, and fine conductive balls included in the resin.

도 7을 참조하면, 도 6에 도시된 반도체 칩 모듈(10)은 기판(20) 상에 접속된다. 기판(20)은 기판 몸체(21), 데이터 접속 패드(22), 제1 칩 선택 접속 패드(24) 및 제2 칩 선택 접속 패드(26)를 포함한다.Referring to FIG. 7, the semiconductor chip module 10 illustrated in FIG. 6 is connected to the substrate 20. The substrate 20 includes a substrate body 21, a data connection pad 22, a first chip select connection pad 24, and a second chip select connection pad 26.

기판(20)에는 반도체 칩 모듈(10)이 실장되는 제1 영역(FR) 및 제1 영역(FR)의 주변에 배치된 제2 영역(SR)이 형성된다.The substrate 20 is formed with a first region FR in which the semiconductor chip module 10 is mounted and a second region SR disposed around the first region FR.

데이터 접속 패드(22)는 제1 영역(FR) 내에 형성되며, 데이터 접속 패드(22)는 반도체 칩 모듈(10)의 각 관통 전극(8)과 전기적으로 접속된다.The data connection pads 22 are formed in the first region FR, and the data connection pads 22 are electrically connected to the respective through electrodes 8 of the semiconductor chip module 10.

제1 칩 선택 접속 패드(24) 및 제2 칩 선택 접속 패드(26)는 각각 제2 영역(SR)에 형성되며, 제1 및 제2 칩 선택 접속 패드(24,26)들은 제1 영역(FR)의 양쪽에 각각 형성된다.The first chip select connection pads 24 and the second chip select connection pads 26 are formed in the second region SR, respectively, and the first and second chip select connection pads 24 and 26 are formed in the first region ( FR are formed on both sides of each.

제1 칩 선택부(32), 제2 칩 선택부(34) 및 제3 칩 선택부(36)가 형성된 칩 선택 부재(30)는 기판(20) 상에 접속된다. 본 실시예에서, 칩 선택 부재(30)의 제1 내지 제3 칩 선택부(32,34,36)들은, 예를 들어, 얇은 두께를 갖는 리드(lead) 형상을 가질 수 있다.The chip select member 30 on which the first chip select unit 32, the second chip select unit 34, and the third chip select unit 36 are formed is connected on the substrate 20. In the present embodiment, the first to third chip select portions 32, 34, and 36 of the chip select member 30 may have, for example, a lead shape having a thin thickness.

제1 칩 선택부(32)는 얇은 두께를 갖는 띠 형상의 금속 플레이트 형상으로 형성되고, 제1 칩 선택부(32)의 일측 단부는 제1 칩 선택 접속 패드(24)와 전기적으로 연결된다. 제1 칩 선택부(32)는 기판(20)의 상면에 대하여 실질적으로 수직한 방향으로 배치되며, 제1 칩 선택부(32)는 반도체 칩 모듈(10)의 측면과 평행하게 배치된다. 본 실시예에서, 제1 칩 선택부(32)로는 제1 칩 선택 접속 패드(22)를 통해 제1 칩 선택 신호(FCSS)가 입력된다.The first chip selector 32 is formed in a strip-shaped metal plate shape having a thin thickness, and one end of the first chip selector 32 is electrically connected to the first chip select connection pad 24. The first chip selector 32 is disposed in a direction substantially perpendicular to the upper surface of the substrate 20, and the first chip selector 32 is disposed parallel to the side surface of the semiconductor chip module 10. In the present embodiment, a first chip select signal FCSS is input to the first chip select unit 32 through the first chip select connection pad 22.

제2 칩 선택부(34)는 얇은 두께를 갖는 띠 형상의 금속 플레이트 형상으로 형성되고, 제2 칩 선택부(34)의 일측 단부는 제2 칩 선택 접속 패드(26)와 전기적으로 연결된다. 제2 칩 선택부(34)는 기판(20)의 상면에 대하여 실질적으로 수직한 방향으로 배치되며, 제2 칩 선택부(34)는 반도체 칩 모듈(10)의 측면과 평행하게 배치된다. 본 실시예에서, 제2 칩 선택부(34)로는 제2 칩 선택 접속 패드(24)를 통해 제2 칩 선택 신호(SCSS)가 입력된다.본 실시예에서, 제1 및 제2 칩 선택 신호(FCSS, SCSS)들은 서로 다른 신호 레벨을 갖는다. The second chip selector 34 is formed in a strip-shaped metal plate shape having a thin thickness, and one end of the second chip selector 34 is electrically connected to the second chip select connection pad 26. The second chip selector 34 is disposed in a direction substantially perpendicular to the upper surface of the substrate 20, and the second chip selector 34 is disposed parallel to the side surface of the semiconductor chip module 10. In the present embodiment, the second chip select signal SCSS is input to the second chip select unit 34 through the second chip select connection pad 24. In the present embodiment, the first and second chip select signals are provided. (FCSS, SCSS) have different signal levels.

제3 칩 선택부(36)는 얇은 두께를 갖는 띠 형상의 금속 플레이트 형상으로 형성되고, 제3 칩 선택부(36)는 반도체 칩 모듈(10)의 인접한 두 개의 반도체 칩(5)들 사이에 배치된다. 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)와 전기적으로 연결된다.The third chip selector 36 is formed in a strip-shaped metal plate shape having a thin thickness, and the third chip selector 36 is disposed between two adjacent semiconductor chips 5 of the semiconductor chip module 10. Is placed. The third chip selector 36 is electrically connected to the first and second chip selectors 32 and 34.

본 실시예에서, 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)와 일체로 형성되며 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)로부터 인접한 반도체 칩(5)들 사이로 연장될 수 있다. 이와 다르게, 제3 칩 선택부(36)는 제1 및 제2 칩 선택부(32,34)에 솔더 등과 같은 연결 부재를 이용하여 상호 연결될 수 있다.In the present embodiment, the third chip selector 36 is integrally formed with the first and second chip selectors 32 and 34, and the third chip selector 36 includes the first and second chip selectors ( It may extend from 32, 34 between adjacent semiconductor chips (5). Alternatively, the third chip selectors 36 may be connected to the first and second chip selectors 32 and 34 by using a connection member such as solder or the like.

도 8을 참조하면, 칩 선택 부재(30)가 기판(20)에 접속된 후, 칩 선택 부재(30)의 제3 선택부(36)는 반도체 칩 모듈(10)에 포함된 반도체 칩(5)들 중 특정 반도체 칩(5)들을 선택하기 위해 절단된다. 제3 선택부(36)는, 예를 들어, 레이저 빔 등에 의하여 절단되어 제3 선택부(36)에는 절단부(38)가 형성된다. Referring to FIG. 8, after the chip select member 30 is connected to the substrate 20, the third selector 36 of the chip select member 30 may include the semiconductor chip 5 included in the semiconductor chip module 10. Are cut to select specific semiconductor chips 5. The third selector 36 is cut by, for example, a laser beam or the like, and a cutout 38 is formed in the third selector 36.

절단부(38)는 각 제3 칩 선택부(26)들 중 반도체 칩 모듈(10)의 바깥쪽에 배치된 부분에 형성된다. 절단부(38)를 제1 칩 선택부(32)와 인접하게 형성 또는 절단부(38)를 제2 칩 선택부(34)와 인접하게 형성함으로써 각 반도체 칩(5)의 칩 선택 패드(3)로는 제1 칩 선택 신호(FCSS) 또는 제2 칩 선택 신호(SCSS)가 입력되고, 이로 인해 반도체 칩 모듈(10)에 포함된 각 반도체 칩(5)들 중 적어도 하나의 특정 반도체 칩을 선택할 수 있다.The cut portion 38 is formed at a portion of the third chip selectors 26 disposed outside the semiconductor chip module 10. By forming the cutout portion 38 adjacent to the first chip selector 32 or by forming the cutout portion 38 adjacent to the second chip selector 34, a chip select pad 3 of each semiconductor chip 5 is formed. The first chip select signal FCSS or the second chip select signal SCSS is input, and thus, at least one specific semiconductor chip among the semiconductor chips 5 included in the semiconductor chip module 10 may be selected. .

본 실시예에서, 반도체 칩(C1, C3)들의 칩 선택 패드(3)로는 제2 칩 선택 신호(SCSS)가 인가되고, 반도체 칩(C2,C4)들의 칩 선택 패드(3)로는 제1 칩 선택 신호(FCSS)가 인가된다.In the present embodiment, the second chip select signal SCSS is applied to the chip select pad 3 of the semiconductor chips C1 and C3, and the first chip is used as the chip select pad 3 of the semiconductor chips C2 and C4. The selection signal FCSS is applied.

본 실시예에서는, 예를 들어, 기판(20) 상에 형성된 제1 및 제2 칩 선택 패드(22,24)들이 각각 하나인 것이 도시 및 설명되고 있지만, 복수개가 적층된 각 반도체 칩(5)들이 적어도 2 개의 칩 선택 패드(3)를 가질 경우, 제1 및 제2 칩 선택 패드(22,24)들의 개수 및 칩 선택 부재(30)의 개수는 칩 선택 패드(3)의 개수와 대 응하는 개수를 가질 수 있다.In the present embodiment, for example, each of the first and second chip select pads 22 and 24 formed on the substrate 20 is illustrated and described, but each semiconductor chip 5 in which a plurality is stacked is stacked. Have at least two chip select pads 3, the number of first and second chip select pads 22 and 24 and the number of chip select members 30 correspond to the number of chip select pads 3. It can have a number.

이상에서 상세하게 설명한 바에 의하면, 동일한 형상을 갖는 복수개의 반도체 칩들을 수직하게 적층하여 적층 반도체 패키지의 부피를 감소시킬 뿐만 아니라 반도체 칩들 중 특정 반도체 칩을 선택하기 위한 복잡한 회로 패턴을 각 반도체 칩에 형성하지 않음으로써 적층 반도체 패키지의 제조 공정을 단순화할 수 있는 장점을 갖는다.As described in detail above, a plurality of semiconductor chips having the same shape are vertically stacked to reduce the volume of the stacked semiconductor package and to form a complex circuit pattern on each semiconductor chip for selecting a specific semiconductor chip among the semiconductor chips. Not having the advantage of simplifying the manufacturing process of the laminated semiconductor package.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 적층 반도체 패키지에 포함된 하나의 반도체 칩을 도시한 사시도이다.FIG. 2 is a perspective view illustrating one semiconductor chip included in the multilayer semiconductor package of FIG. 1.

도 3은 도 2에 도시된 반도체 칩의 데이터 패드들 및 칩 선택 패드를 도시한 평면도이다.3 is a plan view illustrating data pads and a chip select pad of the semiconductor chip illustrated in FIG. 2.

도 4는 도 1에 도시된 기판을 도시한 평면도이다.4 is a plan view illustrating the substrate of FIG. 1.

도 5는 도 1의 I-I' 선을 따라 절단한 단면도이다.5 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 6 내지 도 8들은 본 발명의 일실시예에 따른 적층 반도체 패키지의 제조 방법을 도시한 도면들이다.6 to 8 illustrate a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

Claims (12)

복수개가 적층되며 각각 데이터 패드들, 칩 선택 패드 및 상기 데이터 패드와 전기적으로 접속된 관통 전극이 형성된 반도체 칩들을 갖는 반도체 칩 모듈;A semiconductor chip module having a plurality of stacked semiconductor chips each having a data pad, a chip select pad, and a through electrode electrically connected to the data pad; 상기 관통 전극과 전기적으로 접속된 데이터 접속 패드들 및 상기 반도체 칩 모듈의 외측에 배치된 제1 및 제2 칩 선택 접속 패드들을 갖는 기판; 및A substrate having data connection pads electrically connected to the through electrode and first and second chip select connection pads disposed outside the semiconductor chip module; And 상기 제1 칩 선택 접속 패드와 전기적으로 연결되며 상기 반도체 칩 모듈의 측면을 따라 연장된 제1 칩 선택부, 상기 제2 칩 선택 접속 패드와 전기적으로 연결되며 상기 반도체 칩 모듈의 측면을 따라 연장된 제2 칩 선택부 및 상기 반도체 칩들의 상면을 가로질러 형성되며 상기 각각의 칩 선택 패드들을 상기 제1 및 상기 제2 칩 선택부에 선택적으로 연결시키도록 상기 반도체 칩 모듈 외측에서 절단영역을 포함하는 다수의 제3 칩 선택부들을 갖는 칩 선택 부재를 포함하는 적층 반도체 패키지.A first chip select unit electrically connected to the first chip select connection pad and extending along a side of the semiconductor chip module, and electrically connected to the second chip select connection pad and extended along a side of the semiconductor chip module A cutting region formed outside the semiconductor chip module to selectively connect the respective chip select pads to the first and second chip select portions, the second chip selector being formed across the top surface of the semiconductor chips. A stacked semiconductor package comprising a chip select member having a plurality of third chip select portions. 제1항에 있어서,The method of claim 1, 상기 관통 전극들과 상기 각 데이터 패드들 사이 및 상기 칩 선택 패드 및 상기 각각의 제3 칩 선택부 사이에 개재된 접속 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.And a connection member interposed between the through electrodes and the respective data pads and between the chip select pad and each of the third chip select portions. 제2항에 있어서,The method of claim 2, 상기 접속 부재는 솔더 및 이방성 도전 필름(ACF)들 중 어느 하나를 포함하 는 것을 특징으로 하는 적층 반도체 패키지.The connecting member is a laminated semiconductor package, characterized in that it comprises any one of a solder and anisotropic conductive films (ACF). 제1항에 있어서,The method of claim 1, 상기 각각의 제3 칩 선택부들은 상기 제1 및 제2 칩 선택부들로부터 분기된 것을 특징으로 하는 적층 반도체 패키지.And each of the third chip selectors is branched from the first and second chip selectors. 제1항에 있어서,The method of claim 1, 상기 각각의 제3 칩 선택부들은 연결부재를 매개로 상기 제1 및 제2 칩 선택부들에 전기적으로 연결된 것을 특징으로 하는 적층 반도체 패키지.Each of the third chip selectors may be electrically connected to the first and second chip selectors through a connection member. 삭제delete 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 칩 선택 접촉 패드들은 적어도 2 개인 것을 특징으로 하는 적층 반도체 패키지.And the first and second chip select contact pads are at least two. 제1항에 있어서,The method of claim 1, 상기 칩 선택 부재의 상기 제1 내지 제3 선택부들은 리드(lead) 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.And the first to third select portions of the chip select member have a lead shape. 복수개가 적층되며 데이터 패드들 및 칩 선택 패드가 배치된 반도체 칩들 및 적층된 상기 각 데이터 패드들을 전기적으로 연결하는 관통 전극들을 갖는 반도체 칩 모듈을 제조하는 단계;Manufacturing a semiconductor chip module having a plurality of stacked semiconductor chips having stacked data pads and chip select pads and through electrodes electrically connecting the stacked data pads; 상기 각 관통 전극들을 기판의 데이터 접속 패드에 접속하는 단계;Connecting each of the through electrodes to a data connection pad of a substrate; 상기 반도체 칩 모듈의 측면들을 따라 배치되며 상기 기판의 제1 및 제2 칩 선택 접속 패드와 각각 접속된 제1 및 제2 칩 선택부들 및 상기 반도체 칩의 상면을 가로지르며 형성되고 상기 각각의 칩 선택 패드들을 상기 제1 및 제2칩 선택부에 선택적으로 연결시키는 다수의 제3 칩 선택부들을 갖는 칩 선택 부재를 상기 기판 상에 형성하는 단계; 및First and second chip selectors disposed along side surfaces of the semiconductor chip module and connected to the first and second chip select connection pads of the substrate, respectively, and are formed to cross the upper surface of the semiconductor chip, respectively. Forming a chip select member on the substrate, the chip select member having a plurality of third chip select portions selectively connecting pads to the first and second chip select portions; And 상기 다수의 제3 칩 선택부들이 상기 제1 및 제2 칩 선택부들 및 각각의 칩 선택 패드들을 선택적으로 연결시키도록 상기 반도체 칩 모듈 외측에 형성되는 상기 각각의 제3 칩 선택부들을 선택적으로 절단하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.Selectively cutting each of the third chip selectors formed outside the semiconductor chip module such that the plurality of third chip selectors selectively connect the first and second chip selectors and the respective chip select pads. Method of manufacturing a laminated semiconductor package comprising the step of. 제9항에 있어서,10. The method of claim 9, 상기 칩 선택 부재를 상기 기판 상에 형성하는 단계에서, 상기 제1 내지 각각의 제3 칩 선택부들은 일체로 형성된 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And in the forming of the chip select member on the substrate, the first to third chip select portions are integrally formed. 제9항에 있어서,10. The method of claim 9, 상기 각각의 제3 칩 선택부들을 선택적으로 절단하는 단계에서, 상기 제3 칩 선택부들은 레이저 빔에 의하여 절단되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And selectively cutting each of the third chip selectors, wherein the third chip selectors are cut by a laser beam. 제9항에 있어서,10. The method of claim 9, 상기 칩 선택 부재의 상기 제1 내지 각각의 제3 선택부들은 리드 형상으로 형성된 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And the first to respective third selection portions of the chip selection member are formed in a lead shape.
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