KR101010817B1 - Mask of wafer for semi-conductor - Google Patents

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Abstract

본 발명은 반도체 웨이퍼용 마스크에 관한 것으로서, 종래의 주변 영역 상에 불규칙하게 배치되어 있는 정렬도 확인 및 보정을 실시하는 동시에 모니터링 하는 얼라인먼트 키 및 모니터링 키 등의 마크 패턴들을 일측에 수집 배치하여 마스크 내에 불필요한 공간 발생을 최소화함으로써, 실제 정해진 규격의 반도체 웨이퍼 내에서 보다 많은 칩을 생산할 수 있는 반도체 웨이퍼용 마스크에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask for semiconductor wafers, which collects and arranges mark patterns, such as alignment keys and monitoring keys, on one side of the mask while checking and correcting irregularities arranged on a conventional peripheral area. By minimizing the generation of unnecessary space, the present invention relates to a mask for a semiconductor wafer that can produce more chips in a semiconductor wafer of a given specification.

웨이퍼, 스크라이브 라인, 얼라인먼트 키, 모니터링 키, 마크, 배치 Wafer, Scribe Line, Alignment Key, Monitoring Key, Mark, Batch

Description

반도체 웨이퍼용 마스크{Mask of wafer for semi-conductor}Mask of wafer for semi-conductor

본 발명은 반도체 웨이퍼용 마스크에 관한 것으로서, 더욱 상세하게는 레티클 상에 각종 얼라인먼트 키 및 모니터링 키들의 배치를 변경하여 마스크 내에 불필요한 공간 발생을 최소화한 반도체 웨이퍼용 마스크에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask for semiconductor wafers, and more particularly, to a mask for semiconductor wafers which minimizes unnecessary space in the mask by changing the arrangement of various alignment keys and monitoring keys on the reticle.

반도체 소자를 제조하기 위한 공정중 웨이퍼 상에 소정의 패턴을 형성하기 위한 포토리소그래피(Photolithography) 공정에 있어서의 노광 공정은, 웨이퍼의 상면에 감광유제(Photo Resist)를 도포하여 구운 후, 상기 웨이퍼의 상면에 소정의 광 차단막 회로 패턴이 형성된 레티클(Reticle)을 배치하고, 상기 레티클 상부에서 자외선을 투과시켜 레티클의 패턴을 웨이퍼 상에 노출시켜 전사하는 노광공정(Exposure Process)이 포함된다.In the photolithography process for forming a predetermined pattern on a wafer during the process of manufacturing a semiconductor device, an exposure process is performed by applying a photoresist to the upper surface of the wafer and baking the same. An exposure process includes disposing a reticle having a predetermined light blocking film circuit pattern formed on the upper surface, exposing ultraviolet rays from the upper portion of the reticle, exposing the pattern of the reticle on the wafer, and transferring the reticle.

상기 노광공정은, 레티클에 형성된 패턴을 웨이퍼 표면의 패턴과 일치시키는 정렬(Align) 공정과, 자외선을 부분적으로 투과시켜 해당 웨이퍼의 포토레지스트를 선택적으로 노광시키는 노광(Exposure) 공정으로 이루어진다.The exposure step includes an alignment step of matching the pattern formed on the reticle with the pattern on the surface of the wafer, and an exposure step of selectively exposing the photoresist of the wafer by partially transmitting ultraviolet rays.

이러한 노광 공정 전에, 웨이퍼의 대체적인 위치 검출을 하는 얼라이먼트 공정이 수행되는 바, 상기 얼라인먼트 공정은 예컨대, 웨이퍼의 외형을 기준으로 하거나, 혹은 웨이퍼 상의 각종 얼라이먼트 키(alignment key) 및 모니터링 키(monitoring key)로 이루어진 마크 패턴을 검출함으로써 수행된다. Prior to such an exposure process, an alignment process is performed which performs alternative position detection of the wafer, which alignment process is based on, for example, the appearance of the wafer, or various alignment keys and monitoring keys on the wafer. By detecting a mark pattern consisting of

이러한 방식은 마스크의 노광 샷 영역들 중, 복수의 샘플 샷, 예를 들면, 1, 2, 3, 4를 선택하여 놓고 이 샘플 노광 샷 영역의 주변 영역 상에 부설된 마크의 위치를 순차적으로 계측하고, 이 계측 결과와 샷 배열의 설계치에 의거하여 소위 최소 자승법 등에 의한 통계 연산을 하여 웨이퍼 상의 전 샷 배열 데이터를 구하고 난 다음 상기와 같은 노광 공정이 실시되는 것이다.This method selects a plurality of sample shots, for example, 1, 2, 3, 4 from among the exposure shot regions of the mask, and sequentially measures the position of the mark placed on the peripheral region of the sample exposure shot region. Based on the measurement result and the design value of the shot array, statistical calculations are performed by the so-called least squares method or the like to obtain all the shot array data on the wafer, and then the above exposure process is performed.

첨부한 도 3은 종래의 반도체 웨이퍼용 마스크를 도시한 도면으로서, 주변영역(120), 마크 패턴(130), 및 회로 패턴 영역(140)을 포함하며, 노광 공정을 수행 시, 해당 공정이 정확하게 수행되었는지 여부를 측정하거나 모니터링하기 위하여 첨부도면에 도시된 바와 같이, 얼라인먼트 키 및 모니터링 키 등의 마크 패턴(130)은 마스크(110) 상의 회로 패턴 영역(140)을 둘러싸고 있는 주변 영역(120)에 형성된다. 주변 영역(120)은 웨이퍼 상으로 전사되어 포토레지스트 상에 스크라이브 라인을 형성한다.FIG. 3 illustrates a conventional mask for a semiconductor wafer, and includes a peripheral region 120, a mark pattern 130, and a circuit pattern region 140. When the exposure process is performed, the process is precisely performed. As shown in the accompanying drawings in order to measure or monitor whether or not it has been performed, a mark pattern 130 such as an alignment key and a monitoring key is applied to the peripheral region 120 surrounding the circuit pattern region 140 on the mask 110. Is formed. Peripheral region 120 is transferred onto the wafer to form a scribe line on the photoresist.

한편, 반도체 웨이퍼 레벨에서 한 장의 정해진 규격 내에 얼마나 많은 칩을 생산할 수 있는가가 중요시되고 있는 상황에서 반도체 제조회사에서는 스크라이브 라인의 크기를 축소시키는데 사활을 걸고 있다. On the other hand, with the importance of how many chips can be produced within a given standard at the semiconductor wafer level, semiconductor manufacturers are making efforts to reduce the size of scribe lines.

그런데, 각 반도체 공정에서 필요로 하는 상기 얼라인먼트 키 및 모니터링 키 등의 각종 마크 또한 양품의 칩 생산을 위해 필요한 것들이므로 칩과 칩 사이에 일정한 크기의 스크라이브 라인이라는 공간이 필수적으로 확보되어야 하는 문제점이 있다. However, since various marks such as the alignment key and the monitoring key required in each semiconductor process are also necessary for producing chips of good quality, there is a problem that a space of a scribe line having a predetermined size must be secured between the chips. .

다시 말해서, 상기 스크라이브 라인의 크기가 증가하면 할수록 결국 버려지는 공간이 증가하게 되어 반도체 웨이퍼의 실제 정해진 규격 내에서 생산되는 칩 수가 줄어들게 되므로 상기 얼라인먼트 키 및 모니터링 키 등의 마크가 정상적으로 확보되면서 스크라이브 라인을 효과적으로 유지할 수 있는 방안이 필요하다.In other words, as the size of the scribe line increases, the space that is eventually discarded increases, so that the number of chips produced within the actual specification of the semiconductor wafer decreases. There is a need for effective maintenance.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 발명한 것으로서, 종래의 주변 영역 상에 불규칙하게 배치되어 있는 얼라인먼트 키 및 모니터링 키 등의 마크 패턴들을 일측에 수집 배치하여 마스크 내의 불필요한 공간 발생을 최소화함으로써, 반도체 웨이퍼의 실제 정해진 규격 내에서 보다 많은 칩을 생산할 수 있는 반도체 웨이퍼용 마스크를 제공하고자 한다.Therefore, the present invention was invented to solve the above problems, and minimizes the occurrence of unnecessary space in the mask by collecting and arranging mark patterns, such as an alignment key and a monitoring key, which are irregularly disposed on a conventional peripheral area on one side. Accordingly, it is an object of the present invention to provide a mask for a semiconductor wafer that can produce more chips within a practically defined standard of the semiconductor wafer.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 웨이퍼용 마스크는, 회로 패턴 영역을 둘러싸는 제1 주변 영역과 상기 회로 패턴 영역을 구분하고 십자형상을 갖는 제2 주변 영역을 포함하는 반도체 웨이퍼용 마스크에 있어서, 상기 제1 주변 영역 중 어느 한 영역은, 상기 제1 주변 영역의 다른 나머지 영역과 상기 제2 주변 영역의 폭보다 넓은 폭을 가지며, 복수의 마크 패턴이 형성된 마크 패턴 수집영역을 포함하여, 상기 제1 주변 영역의 다른 나머지 영역과 상기 제2 주변 영역의 폭을 최소화시킬 수 있는 것을 특징으로 한다.In order to achieve the above object, a mask for a semiconductor wafer according to the present invention includes a first peripheral region surrounding a circuit pattern region and a second peripheral region that divides the circuit pattern region and has a cross shape. In the mask, any one of the first peripheral regions includes a mark pattern collection region having a width wider than that of the other remaining regions of the first peripheral region and the second peripheral region, and in which a plurality of mark patterns are formed. In this case, the width of the other remaining region and the second peripheral region of the first peripheral region can be minimized.

삭제delete

이상에서 본 바와 같이, 본 발명에 따른 반도체 웨이퍼용 마스크에 의하면, 노광 샷 영역 당 동일한 개수의 회로 패턴 영역이 존재함에도 주변 영역의 크기가 줄어 노광 샷 영역의 단위 사이즈의 축소를 확보하고, 이를 통해 실제 정해진 규격의 반도체 웨이퍼 내에서 보다 많은 칩을 생산할 수 있는 효과가 있다.As described above, according to the mask for a semiconductor wafer according to the present invention, even if the same number of circuit pattern areas per exposure shot area, the size of the peripheral area is reduced to ensure the reduction in the unit size of the exposure shot area, In fact, there is an effect that can produce more chips in a semiconductor wafer of a given specification.

이하, 첨부도면을 참조하여 본 발명의 구성에 대해 상세하게 설명하면 다음과 같다. Hereinafter, the configuration of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도 1은 본 발명에 따른 반도체 웨이퍼용 마스크를 도시한 도면이고, 도 2는 본 발명에 따른 반도체 웨이퍼용 마스크가 반도체 웨이퍼 상에 정렬된 상태를 도시한 도면이다.1 is a view showing a mask for a semiconductor wafer according to the present invention, Figure 2 is a view showing a state in which the mask for a semiconductor wafer according to the invention is aligned on a semiconductor wafer.

본 발명은 도 1에 도시된 바와 같이, 레티클 상에 정렬도 확인 및 보정을 실시하는 동시에 모니터링 하는 각종 얼라인먼트 키 및 모니터링 키 등의 마크 패턴(130)이 주변 영역(120) 상의 하단부에 수집되어 배치된다.In the present invention, as shown in FIG. 1, mark patterns 130 such as alignment keys and monitoring keys that are monitored and simultaneously aligned and checked on the reticle are collected and disposed at the lower end of the peripheral area 120. do.

이때, 상기 주변 영역(120)은 마스크(110) 상의 회로 패턴 영역(140)을 둘러싸도록 배치되는 제1 주변 영역과, 십자(+) 형상으로 이루어져 회로 패턴 영역(140)을 구분하는 제2 주변 영역으로 이루어진다.In this case, the peripheral region 120 has a first peripheral region disposed to surround the circuit pattern region 140 on the mask 110 and a second peripheral region formed in a cross shape to separate the circuit pattern region 140. It consists of an area.

본 발명에 따른 바람직한 실시예에서는 첨부도면에서와 같이 상기 마스크(110) 상의 주변 영역(120)의 하단부에 상기 마크 패턴(130)이 가로방향으로 길게 수집되는 마크 패턴 수집영역(10)이 배치되므로, 상기 마크 패턴 수집영역(10)을 포함하는 주변 영역(120)을 제외한 나머지 주변 영역(120)은 그 면적에 대한 축소가 가능해져 노광 샷 영역 사이즈의 X좌표 방향의 간격이 줄어들게 된다.In the preferred embodiment according to the present invention, as shown in the accompanying drawings, the mark pattern collecting region 10 in which the mark pattern 130 is collected in the horizontal direction is disposed at the lower end of the peripheral region 120 on the mask 110. In addition, the peripheral area 120 except for the peripheral area 120 including the mark pattern collection area 10 may be reduced in size, thereby reducing the interval in the X coordinate direction of the exposure shot area size.

단, 상기 노광 샷 영역 사이즈의 Y좌표 방향은 상기 마크 패턴 수집영역(10)의 형성으로 인하여 상대적으로 그 간격이 늘어나게 된다.However, the Y-coordinate direction of the exposure shot region size is relatively increased due to the formation of the mark pattern collection region 10.

한편, 실제 공정에서, 상기 각종 얼라인먼트 키 및 모니터링 키 등의 마크 패턴(130)은 모든 노광 샷 영역 단위에 필요하지 않게 된다.On the other hand, in the actual process, the mark patterns 130 such as the various alignment keys and monitoring keys are not necessary for every exposure shot area unit.

즉, 실제로 측정되거나 모니터링 되는 영역은 마스크(110) 내의 대표적인 평균값을 나타낼 수 있는 5 ~ 8군데 정도이므로 노광시에는 필요로 하는 위치의 노광 샷 영역만을 Y좌표 방향으로 연장하여 전체적으로 노광하고, 나머지 노광 샷 영역들은 각종 키들이 존재하기 직전까지의 영역을 노광하게 된다.That is, since the area that is actually measured or monitored is about 5 to 8 places that can represent a representative average value in the mask 110, during exposure, only the exposure shot area of the required position is extended in the Y-coordinate direction and exposed as a whole. The shot regions expose an area until just before various keys exist.

다시 말해서, 도 2에 도시된 바와 같이 상기 마크 패턴(130)이 위치한 노광 샷 영역에는 그 마크 패턴(130)이 위치한 주변 영역(120) 전체에도 노광을 실시하며, 나머지 마크 패턴(130)이 존재하지 않는 노광 샷 영역들은 평상시와 동일한 노광 작업을 실시하게 되는 것이다.In other words, as shown in FIG. 2, the exposure shot area where the mark pattern 130 is located is exposed to the entire peripheral area 120 where the mark pattern 130 is located, and the remaining mark pattern 130 exists. Non-exposure shot regions are subjected to the same exposure operation as usual.

도 2에서, 필요로 하는 위치의 노광 샷 영역은 마스크(110) 상에 5군데 위치하는 것을 나타내고 있다. In FIG. 2, the exposure shot region of the required position is shown on five positions on the mask 110.

이는 노광 샷 영역 단위 사이즈의 축소가 가능하게 되어 보다 많은 노광 샷 영역을 정해진 규격의 웨이퍼(100) 내에서 노광하게 된다.This makes it possible to reduce the size of the exposure shot area unit, thereby exposing more exposure shot areas in the wafer 100 of a predetermined standard.

즉, 상기 노광 샷 영역 당 동일한 개수의 칩(140)이 존재함에도 주변 영역(120)의 크기가 줄어들어 노광 샷 영역 단위 사이즈의 축소가 가능하게 되는 것으로서, 이를 통해 웨이퍼(100) 상에서 보다 많은 칩(140)을 생산 가능하게 된다.That is, even though the same number of chips 140 exist in the exposure shot region, the size of the peripheral region 120 is reduced to reduce the size of the exposure shot region unit, thereby increasing the number of chips on the wafer 100. 140) can be produced.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않으며, 특허청구범위에서 청구된 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 기재된 청구범위 내에 있게 된다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation in the scope of the appended claims. It will be understood by those skilled in the art that various modifications may be made and equivalents may be resorted to without departing from the scope of the appended claims.

도 1은 본 발명에 따른 반도체 웨이퍼용 마스크를 도시한 도면이고,1 is a view showing a mask for a semiconductor wafer according to the present invention,

도 2는 본 발명에 따른 반도체 웨이퍼용 마스크가 반도체 웨이퍼 상에 정렬된 상태를 도시한 도면이며,2 is a view showing a state in which a mask for a semiconductor wafer according to the present invention is aligned on a semiconductor wafer,

도 3은 종래의 반도체 웨이퍼용 마스크를 도시한 도면이다. 3 is a view showing a conventional mask for semiconductor wafers.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 마크 패턴 수집영역 100 : 반도체 웨이퍼10: mark pattern collection area 100: semiconductor wafer

110 : 마스크 120 : 주변 영역110: mask 120: the surrounding area

130 : 마크 패턴 140 : 회로 패턴 영역130: mark pattern 140: circuit pattern area

Claims (2)

회로 패턴 영역을 둘러싸는 제1 주변 영역과 상기 회로 패턴 영역을 구분하고 십자형상을 갖는 제2 주변 영역을 포함하는 반도체 웨이퍼용 마스크에 있어서,1. A mask for a semiconductor wafer comprising a first peripheral region surrounding a circuit pattern region and a second peripheral region that divides the circuit pattern region and has a cross shape. 상기 제1 주변 영역 중 어느 한 영역은, 상기 제1 주변 영역의 다른 나머지 영역과 상기 제2 주변 영역의 폭보다 넓은 폭을 가지며, 복수의 마크 패턴이 형성된 마크 패턴 수집영역을 포함하여, 상기 제1 주변 영역의 다른 나머지 영역과 상기 제2 주변 영역의 폭을 최소화시킬 수 있는 것을 특징으로 하는 반도체 웨이퍼용 마스크.Any one of the first peripheral areas may include a mark pattern collection area having a width wider than that of the other remaining areas of the first peripheral area and the second peripheral area and in which a plurality of mark patterns are formed. 1. A mask for a semiconductor wafer, wherein the widths of the other remaining regions of the first peripheral region and the second peripheral region can be minimized. 삭제delete
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