KR101010504B1

KR101010504B1 - 반도체 논리회로장치의 테스트벡터 생성 방법 및테스트벡터 생성 프로그램

Info

Publication number: KR101010504B1
Application number: KR1020087001148A
Authority: KR
Inventors: 시아오킹 웬; 세이지 카지하라
Original assignee: 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
Priority date: 2005-07-26
Filing date: 2006-07-12
Publication date: 2011-01-21
Also published as: JP4752030B2; US20090259898A1; JPWO2007013306A1; KR20080027348A; WO2007013306A1; TWI311650B; TW200712520A; US7743306B2

Abstract

각 비트 순열의 X타입을 판별한다(스텝301). X 타입 1 즉 미확정 비트를 포함하지 않는 케이스 이외의 X타입이 존재할 경우에는, 캡처 클록펄스(C₁, C₂)에 대한 총 캡처 상태 변화수 TECTA₁, TECTA₂를 계산한다(스텝303). 그 결과 TECTA₁>TECTA₂일 때에는 캡처 클록펄스(C₁)에 대하여 X타입을 선택하고, 제 1 X 매입처리를 수행한다(스텝305). 또한 TECTA₁<TECTA₂ 일 때에는 캡처 클록펄스(C₂)에 대하여 X타입을 선택하고, 제 2 X 매입처리를 수행한다(스텝306).

논리회로장치, 테스트벡터, 반도체, 플립플롭, 시뮬레이션

Description

반도체 논리회로장치의 테스트벡터 생성 방법 및 테스트벡터 생성 프로그램{SEMICONDUCTOR LOGIC CIRCUIT DEVICE TEST VECTOR GENERATION METHOD AND TEST VECTOR GENERATION PROGRAM}

본 발명은 지연 고장을 대상으로 하는 실제 속도 스캔 테스트를 실행하는 반도체 논리회로장치의 테스트벡터 생성 방법 및 테스트벡터 생성 프로그램에 관한 것이다.

반도체 논리회로장치는, 설계, 제조, 테스트의 3단계를 거쳐서 출하된다. 여기서, 테스트란 제조된 반도체 논리회로장치에 대하여 테스트벡터를 인가하고, 반도체 논리회로장치로부터 테스트 응답을 관측하고, 이 테스트 응답을 기대 테스트 응답과 비교하여 우량품, 불량품의 판별을 수행한다. 이 양품율은 수율(yield)로 불려지고, 반도체 논리회로장치의 제조비용을 크게 좌우한다.

일반적으로, 반도체 논리회로장치(주로 순서 회로)는, AND 게이트, NAND 게이트, OR게이트, NOR 게이트 등의 논리 소자로 이루어지는 조합부분과, 조합부분의 내부 상태를 기억하는 플립 플롭군으로 이루어진다. 이 경우, 조합부분은 외부 입력선(PI), 플립 플롭군의 출력선인 유사 외부 입력선(PPI), 외부 출력선(PO) 및 플립 플롭군의 입력선인 유사 외부 출력선(PPO)을 가진다. 즉, 조합부분으로의 입력 은, 외부 입력선에서 직접 부여되는 것과, 유사 외부 입력선을 통하여 부여되는 것으로 이루어진다. 또한 조합부분에서의 출력은, 외부 출력선에 직접 나타나는 것과, 유사 외부 출력선에 나타나는 것으로 이루어진다.

반도체 논리회로 장치의 조합부분을 테스트하기 위해서 조합부분의 외부 입력선 및 유사 외부 입력선으로부터 소정의 테스트 벡터를 인가하고, 조합부분의 외부 출력선 및 유사 외부 출력선으로부터 테스트 응답을 관측할 필요가 있다. 1개의 테스트 벡터는, 외부 입력선에 대응하는 비트와 유사 외부 입력선에 대응하는 비트로 이루어진다. 또한 1개의 테스트 응답은 외부 출력선에 대응하는 비트와 유사 외부 출력선에 대응하는 비트로 이루어진다.

그러나 반도체 논리회로장치의 플립 플롭군의 출력선(유사 외부 입력선) 및 입력선(유사 외부 출력선)은 일반적으로 외부로부터 직접 액세스할 수 없다. 따라서 조합부분을 테스트하기 위해서는 유사 외부 입력선의 제어 가능성 및 유사 외부 출력선의 관측 가능성에 문제가 있다.

상술의 조합부분의 테스트에 있어서의 제어 가능성 및 관측 가능성의 문제를 해결하는 주요한 방법으로서 스캔 설계가 있다. 스캔 설계란 플립 플롭(FF)을 스캔 플립 플롭(스캔 FF)으로 치환한 다음, 이것 들을 이용하여 1개 또는 복수 개의 스캔 체인을 형성하는 것이다. 스캔 플립 플롭의 동작은 스캔 이네이블 신호(SE)로 제어된다. 예를 들면, SE=0 일 때, 통상의 플립 플롭과 동일 동작을 한다. 즉, 클록펄스가 부여되면, 조합부분의 출력에 의해 스캔 플립 플롭의 출력값이 갱신된다. 한편 SE=1 일 때, 동일 스캔 체인에 있는 복수의 스캔 플립 플롭이 1개의 시프트 레지스터를 형성한다. 즉, 클록펄스가 부여되면, 외부로부터 새로운 값이 스캔 플립 플롭에 순서대로 시프트 인 됨과 동시에, 스캔 플립 플롭에 현존하는 값이 외부에 순서대로 시프트 아웃 된다. 통상 일반적으로 동일 스캔 체인에 있는 스캔 플립 플롭은 동일 스캔 이네이블 신호(SE)를 공유하는데, 다른 스캔 체인에 있는 스캔 플립 플롭의 스캔 이네이블 신호(SE)는 동일한 경우도 있고 다른 경우도 있다.

도 14는 스캔 설계된 반도체 논리회로장치의 조합부분의 지연 고장을 대상으로 하는 실제 속도 스캔 테스트를 설명하기 위한 회로도이다. 도 14에서 1은 반도체 논리회로장치이고, 2는 테스터이다.

도 14의 반도체 논리회로장치(1)는, AND 게이트, OR게이트, NAND 게이트, NOR 게이트 등의 논리 소자로 이루어진 조합부분(11), 스캔 플립 플롭군(12), 고속의 실제 속도 클록 신호(RCLK)를 발생하는 위상고정루프(PLL) 회로(13) 및 실제 속도 클록 신호(RCLK) 또는 테스터(2)로부터 공급되는 저속의 시프트 클록 신호(SCLK)를 선택하여 스캔 플립 플롭군(12)에 공급하는 멀티플렉서(14)로 이루어진다. 통상 테스터(2)로부터의 클록 이네이블 신호(CE)는 PLL회로(13)로부터의 캡처 펄스의 발생을 제어하기 위한 것이다.

조합부분(11)은 외부 입력선(PI), 스캔 플립 플롭군(12)의 출력선인 유사 외부 입력선(PPI), 외부 출력선(PO) 및 스캔 플립 플롭군(12)의 입력선인 유사 외부 출력선(PPO)을 가진다. 통상 외부 입력선(PI)의 비트수와 외부 출력선(PO)의 비트수와는 반드시 같은 수는 아니지만, 유사 외부 입력선(PPI)의 비트수와 유사 외부 출력선(PPO)의 비트수와는 반드시 같은 수이다.

도 15는 도 14의 실제 속도 스캔 테스트를 설명하기 위한 타이밍도이다. 실제 속도 스캔 테스트는 시프트 조작과 2회의 캡처 조작(이하, 이중 캡처 조작이라 한다)을 반복함으로써 수행되어 진다. 시프트 조작은 스캔 이네이블 신호(SE)가 “1”이 되어 있는 시프트 모드에서 수행된다. 시프트 모드에 있어서는 저속의 하나 또는 복수의 시프트 클록펄스 S₁,…, S_L가 부여되고, 외부로부터 하나 또는 복수의 새로운 값이 스캔 체인 내의 스캔 플립 플롭군(12)에 시프트 인 된다. 또한 동시에 이 스캔 체인 내의 스캔 플립 플롭군(12)에 현존하는 하나 또는 복수의 값이 외부로 시프트 아웃 된다. 통상 최대치 L은 스캔 체인을 형성하는 스캔 플립 플롭군(12)의 스캔 플립 플롭 개수이다. 또한 시프트 클록펄스는 저속이어도 상관없다. 한편 캡처 조작은 스캔 이네이블 신호(SE)가 “0”이 되어 있는 캡처 모드에서 수행된다. 캡처 모드에 있어서는, 클록 이네이블 신호 CE 가 이네이블 (CE=“0”)되고, 클록 이네이블 신호 CE의 하강에 따라 도 14의 PLL 회로(13)에서, 1개의 스캔 체인에 있는 스캔 플립 플롭군(12)에 2개의 클록펄스(C₁, C₂)가 부여되고 조합부분(11)의 유사 외부 출력선(PPO)의 값이 스캔 플립 플롭군(12)의 모든 스캔 플립 플롭으로 받아들여진다. 이들 클록펄스(C₁, C₂)의 간격(T₂)은 설계 사양에 따라 결정되므로, 실제 속도 스캔 테스트의 효과를 얻을 수 있다.

시프트 조작은 유사 외부 입력선(PPI)을 통하여 조합부분(11)으로 테스트 벡터를 인가하기 위함과, 유사 외부 출력선(PPO)을 통하여 조합부분(11)으로부터 테스트 응답을 관측하기 위해서 이용된다. 또한 캡처 조작은 조합부분(11)의 테스트 응답을 스캔 플립 플롭군(12)으로 받아들이기 위하여 이용된다. 모든 테스트 벡터 에 대하여 시프트 조작과 이중 캡처 조작을 반복함으로써, 조합부분(11)을 실제 속도 스캔 테스트할 수 있다. 이러한 테스트 방식은 실제 속도 스캔 테스트 방식이라고 한다.

실제 속도 스캔 테스트 방식에서 조합부분(11)으로의 테스트 벡터의 인가는, 외부 입력(PI)으로부터 직접 수행되는 부분과 시프트 조작에 의하여 수행되는 부분이 있다. 시프트 조작에 의하여 임의의 논리값를 임의의 스캔 플립 플롭으로 설정할 수 있으므로, 유사 외부 입력선(PPI)의 제어 가능성의 문제가 해결된다. 한편, 조합부분(11)으로부터의 테스트 응답의 관측은, 외부 출력(PO)으로부터 직접 수행되는 부분과 시프트 조작에 의하여 수행되는 부분이 있다. 시프트 조작에 의하여, 임의의 스캔 플립 플롭의 출력값을 관측할 수 있기 때문에, 유사 외부 입력선(PPI)의 관측 가능성의 문제가 해결된다. 이와 같이 실제 속도 스캔 테스트 방식에 있어서는, 자동 테스트 패턴 생성(ATPG) 프로그램을 이용하여 조합부분(11)에 대하여 테스트 벡터 및 기대 테스트 응답을 요구하는 것만으로 충분하다.

상술의 실제 속도 스캔 테스트 방식이 유효성을 갖고 있음에도 불구하고, 통상 동작 시부터 테스트시의 소비 전력이 매우 크다고 하는 문제점이 존재한다. 예를 들면, 반도체 논리회로장치가 CMOS 회로로 구성되어 있으면, 소비 전력으로서는 새는 전류에 의한 정적 소비 전력과, 논리 게이트나 플립 플롭의 스위칭 동작에 의한 동적 소비 전력이 있다. 또한 후자의 동적 소비 전력은 시프트 조작 시에서의 시프트 소비 전력과 캡처 조작 시에서의 캡처 소비 전력이 있다.

1개의 테스트 벡터에 대하여, 시프트 조작 시에 부여되는 저속의 시프트 클록펄스의 개수는 일반적으로 많다. 예를 들면 어떤 스캔 체인 내의 스캔 플립 플롭군(12)의 모든 스캔 플립 플롭에 새로운 값을 설정하기 위하여, 최대의 경우에 스캔 플립 플롭군(12)의 스캔 플립 플롭 개수 분의 시프트 클록펄스를 부여해야 했다. 그러므로 시프트 소비 전력에 의한 에너지가 크게 되어, 과도한 발열을 일으키는 일이 있다. 이것에 의해 반도체 논리회로장치가 파괴될 우려가 있다. 그렇기 때문에 시프트 소비 전력의 삭감 방법이 활발히 연구되고 있다.

한편 1개의 테스트 벡터에 대하여, 이중 캡처 조작 시의 필요한 캡처 클록펄스의 수는 1개의 스캔 체인에 2개이다. 그러므로 이중 캡처 소비 전력에 의한 발열은 문제가 되지 않는다. 그러나 캡처 모드에 있어서, 유사 외부 출력선(PPO)에 나타나는 조합부분(11)의 테스트 응답이 스캔 플립 플롭군(12)으로 받아들여질 때, 테스트 응답 값과 스캔 플립 플롭군(12)의 현재 값이 다르면, 대응하는 스캔 플립 플롭군(12)의 출력 값이 변화한다. 이러한 출력 변화 스캔 플립 플롭이 다수 있으면, 논리 게이트와 스캔 플립 플롭군(12)의 스위칭 동작에 의해, 전원 전압(V_DD)이 일시적으로 저하된다. 이 현상은 IR(I:전류, R:저항)드롭 현상이라고도 불린다. IR드롭 현상에 의해 회로가 오동작하여, 잘못된 테스트 응답 값이 스캔 플립 플롭군(12)으로 받아들여지는 일이 있다. 이로써 통상시에는 정상적으로 동작하는 반도체 논리회로장치가 테스트 시에 불량품으로서 판정되는 테스트 오류가 발생 된다. 그래서 결과적으로 수율이 저하된다. 특히 반도체 논리회로장치가 초대규모화, 초미세화, 저 전원 전압화 한 경우, 테스트 오류에 의한 수율의 저하는 현저하게 된다. 따라서 실제 속도 테스트를 위한 이중 캡처 조작에 있어서의 캡처 소비 전력의 삭감이 필요하다.

클록 게이팅 방법을 이용하여 캡처 소비 전력을 줄일수 있는데, 반도체 논리회로장치의 물리 설계에의 영향이 크다. 또한 원핫(One-Hot)방법이나 다중 클록 방법으로 캡처 소비 전력을 줄일 수 있는데, 전자는 테스트 데이터량이 현저하게 증대하고, 후자는 테스트벡터 생성에 방대한 메모리를 소비하게 되는 등의 결점이 있다. 따라서 캡처 소비 전력의 삭감에 있어서는 물리 설계에의 영향, 테스트 데이터량의 증가 및 소용 메모리량을 적게 하는 방법이 바람직하다.

한편, 미확정 비트(이하, X비트라고 한다)를 가지는 테스트 큐브는 ATPG 프로그램에 의한 테스트 벡터의 생성 과정에서 많이 나타난다. 또한 X비트를 가지지 않는 테스트벡터의 집합이 부여되는 경우, 그 집합의 고장 검출율을 바꾸지 않고, 일부의 테스트 벡터의 일부 비트를 X비트로 할 수 있다. 즉, X비트 추출 프로그램으로 테스트 큐브를 얻을 수 있다. 테스트 큐브가 존재하는 원인은, 조합부분(11) 내에 하나의 대상 고장을 검출하기 위하여, 외부 입력선(PI)과 유사 외부 입력선(PPI)에서의 일부의 비트에 필요한 논리값을 설정하면 충분한 것이 많기 때문이다. 그 나머지 비트에 0을 설정해도 1을 설정해도, 그 대상 고장의 검출에 영향을 주지 않기 때문에, 이러한 비트는 그 대상 고장에서는 X비트가 된다.

X비트를 가지는 테스트 큐브는 어디까지나 X비트를 가지지 않는 테스트벡터를 생성하는 과정에서 나타나는 중간물이다. 그러므로 테스트 큐브의 X비트에 최종적으로는 0 또는 1을 어떠한 방법으로든 매입해야하고, 그 방법으로는 알고리즘 매 입 방법, 머지 매입 방법, 랜덤 매입 방법이 있다.

알고리즘 매입 방법으로는 테스트 큐브 중의 X비트에 어떤 목적에 최적인 논리 값(0 또는 1)을 알고리즘으로 결정하여 매입한다. 이러한 알고리즘은 ATPG 프로그램에 실제 장착되어 있는 것이 많다. 알고리즘 매입 방법은 동적 압축이라 불리는 테스트 벡터의 총수의 삭감 작업(참조: 비특허 문헌 1,2), 시프트 소비 전력의 삭감 작업(참조: 비특허 문헌 3) 또는 단일 캡처 조작 시의 캡처 소비 전력의 삭감 작업(참조: 비특허 문헌 4)을 위하여 이용된다.

머지 매입 방법으로는, 어떤 테스트 큐브를 다른 테스트 큐브와 머지 하는 것을 전제로 하여, 양 테스트 큐브의 대응 비트가 같은 논리값이 되도록 X비트에 0 또는 1을 매입한다. 예를 들면, 테스트 큐브 1XO과 테스트 큐브 11X를 머지하기 위하여, 테스트 큐브 1XO의 X비트에 1을 매입하고, 테스트 큐브 11X의 X비트에 0을 매입한다. 이 머지 매입 방법은 정적 압축으로 불리는 테스트 벡터의 총수의 삭감 작업(참조: 비특허 문헌 1) 또는 시프트 소비 전력의 삭감 작업(참조: 비특허 문헌 5)을 위하여 이용된다.

랜덤 매입 방법으로는, 테스트 큐브에 있는 X비트에 0 또는 1을 랜덤하게 매입한다. 이 랜덤 매입 방법은, 알고리즘 매입 방법 또는 머지 매입 방법을 수행한 후에 잔존하고 있는 X비트를 대상으로 수행되는 일이 많다. 이 랜덤 매입 방법도 동적 압축이라 불리는 테스트 벡터의 총수의 삭감 작업(참조: 비특허 문헌 1) 또는 시프트 소비 전력의 삭감 작업(참조: 비특허 문헌 5을 위하여 이용된다.

비특허 문헌1: M.Abramovici, M.Breuer, and A.Friedman, Digital Systems Testing and Testable Design, Computer Science Press, pp. 245-246,1990.

비특허 문헌2: X.Lin, J.Rajski, I. Pomeranz, S.M. Reddy, “On Static Test Compaction and Test Pattern Ordering for Scan Designs”, Proc.Intl. Test Conf., pp. 1088-1097, 2001.

비특허 문헌3: S.kaijhara, K.Ishida, and k.Miyase, “Test Vector Modification for Power Reduction during Scan Testing”, Proc.VLSI Test Symp.,pp. 160-165, 2002.

비특허 문헌4: X.Wen, Y.Yamashita, S. kajihara, L.Wang, K.K.Salula, and K.Kinoshita, “On Low-Capture-Power Test Generation for Scan Testing, ”Proc. VLSI Test Symp., pp. 265-270, 2005.

삭제

비특허 문헌5: R.Sankaralingam, R. 0 ruganti, and N.Touba, “Static Compaction Techniques to Control Scan Vector Power Dissipation”, Proc. VLSI Test Symp., pp. 35-40, 2000.

삭제

그렇지만, 상술의 테스트 큐브의 X비트에 0 또는 1을 매입하는 알고리즘 매입 방법, 머지 매입 방법 및 랜덤 매입 방법의 모두는, 테스트 벡터의 총수의 삭감, 시프트 소비 전력의 삭감 또는 단일 캡처 소비 전력의 삭감을 목적으로 하고 있는데, 이중 캡처 소비 전력의 증대로 테스트 오류를 회피하지 못하여 그 결과 반도체 논리회로장치의 수율이 저하된다고 하는 문제가 있다.

여기서, 본 발명의 목적은, 이중 캡처 조작 시의 출력 변화 스캔 플립 플롭의 수를 줄임으로써 이중 캡처 소비 전력을 줄여, 결과적으로 IR드롭을 줄임으로써 테스트 오류를 회피하는 반도체 논리회로장치의 테스트벡터 생성방법 및 반도체 논리회로장치의 테스트벡터 생성 프로그램을 제공하는 것에 있다.

상술의 목적을 달성하기 위해서 본 발명은, 외부 입력선, 유사 외부 입력선, 외부 출력선 및 유사 외부 출력선을 가지는 조합부분과, 유사 외부 출력선과 유사 외부 입력선과의 사이에 접속된 스캔 체인을 형성하고 있는 스캔 플립 플롭군을 구비하는 반도체 논리회로장치의 테스트벡터 생성방법에 있어서, 조합부분을 가상적으로 외부 입력선을 공통으로 하는 제 1, 제 2 조합부분으로 하고, 스캔 플립 플롭군을 가상적으로 제 1, 제 2 조합부분에 대하여 연속하는 제 1, 제 2의 캡처 클록펄스에 의해 동작하는 제 1, 제 2 스캔 플립 플롭군으로 하고, 제 1 조합부분의 유사 외부 출력선을 제 2 조합부분의 유사 외부 입력선으로 한다. 제 1 매입 공정은 제 1 조합부분의 유사 외부 입력선과 유사 외부 출력선과의 대응 비트간의 불일치수가 적게 되도록 테스트 큐브의 X비트에 0 또는 1을 매입한다. 제 2 매입 공정은 제 2 조합부분의 유사 외부 입력선과 유사 외부 출력선과의 대응 비트간의 불일치가 적게 되도록 테스트 큐브의 X비트에 0 또는 1을 매입한다. 불일치수 균형 삭감 공정은 제 1 매입 공정의 대응 비트간의 불일치수와 제 2 매입 공정의 대응 비트간의 불일치수가 균형적으로 적게 되도록 제 1, 제 2 매입 공정을 선택 또는 반복하여 실행시킨다. 또한 제 3 매입 공정은 제 1 조합부분의 유사 외부 입력선, 제 1 조합부분의 유사 외부 출력선 및 제 2 조합부분의 유사 외부 출력선에 X비트가 없는 경우, 테스트 큐브의 나머지의 X비트에 0 또는 1을 매입한다. 이렇게 함으로써 테스트 큐브를 X비트를 포함하지 않는 테스트 벡터로 변환하는 것이다.

도 1은 본 발명에 따른 반도체 논리회로장치의 테스트벡터의 생성 원리를 나타내는 회로 전개도이다.

도 2는 본 발명에 따른 반도체 논리회로장치의 테스트벡터 생성 방법의 일실시의 형태를 설명하는 플로챠트이다.

도 3은 도 2의 이중 캡처 저소비 전력 매입 스텝을 상세하게 나타낸 플로차트이다.

도 4는 도 3의 스텝 301의 X타입을 나타낸 표이다.

도 5는 도 3의 스텝 303의 총 캡처 상태 변화수를 계산하는 일례를 나타낸 도이다.

도 6은 도 3의 대상 캡처 클록펄스(C₁)에 대한 X매입 처리 스텝 305의 상세한 플로차트이다.

도 7은 도 6의 스텝 602를 설명하는 도이다.

도 8은 도 6의 정당화 용이도 계산 스텝 603을 설명하는 도이다.

도 9는 도 6의 정당화 조작 스텝 605, 607을 설명하는 도이다.

도 10은 도 6의 할당/정당화 조작 스텝 608, 610을 설명하는 도이다.

도 11은 도 6의 할당/정당화 조작 스텝 612, 614를 설명하는 도이다.

도 12는 도 3의 대상 캡처 클록펄스(C₂)에 대한 X매입 처리 스텝 306의 상세한 플로차트이다.

도 13은 본 발명에 따른 이중 캡처 저소비 전력 매입 처리의 일례를 나타낸 도이다.

도 14는 종래의 실제 속도 스캔 테스트를 설명하는 블록 회로도이다.

도 15는 도 14의 회로 동작을 설명하는 타이밍도이다.

도 1은 본 발명에 따른 반도체 논리회로장치의 테스트벡터의 생성 원리를 나타낸 회로 전개도이다.

도 1은 도 14의 반도체 논리회로장치를 이중 캡처 펄스(C₁, C₂)로 이중 캡처 조작한 경우의 소비 전력의 삭감을 설명하기 위한 것이다. 따라서, 도 14의 조합부분(11) 및 스캔 플립 플롭군(12)을 가상적으로 이중화하고, 즉 조합부분(11)과 동일한 조합부분(11₁,11₂) 및 스캔 플립 플롭군(12)과 동일한 스캔 플립 플롭군(12₁, 12₂)을 가상적으로 형성하였다. 이 경우, 조합부분(11₁)의 외부 입력선(PI₁)을 조합 부분(11₂)의 외부 입력선으로 하고, 또한 조합부분(11₁)의 유사 외부 출력선(PPO₁)을 조합부분(11₂)의 유사 외부 입력선으로 한다. 또한 스캔 플립 플롭군(12₁)은 캡처 클록펄스(C₁)로 캡처 조작을 수행하고, 또한 스캔 플립 플롭군(12₁)은 캡처 클록펄스(C₂)로 캡처 조작을 수행한다.

도 1에 있어서는, 유사 외부 입력선(PPI₁)의 값과 유사 외부 출력선(PPO₁)의 값이 상위한 비트수(N₁) 및 유사 외부 출력선(PPO₁)의 값과 유사 외부 출력선(PPO₂)의 값이 상위한 비트수(N₂)를 균형적으로 줄임으로써 전원 전압(V_DD)의 저하를 작게 하고, 그 결과 실제 속도 스캔 테스트에 있어서의 테스트 오류를 회피할 수 있다. 구체적으로는 N₁와 N₂의 합(N₁+N₂)과, N₁와 N₂의 차의 절대치(|N₁－N₂|) 양쪽 모두를 작게 함으로써, 캡처 펄스(C₁)와 캡처 펄스(C₂)에 있어서의 IR드롭을 균형적으로 작게 하여, 그 결과 실제 속도 스캔 테스트에 있어서의 테스트 오류를 효과적으로 회피할 수 있다.

도 2는 도 1의 테스트벡터의 생성 원리를 실현하는 테스트 벡터 생성 프로그램을 나타낸 플로차트이다.

도 2의 루틴은 ATPG 프로그램 또는 X비트 추출 프로그램에 의해 얻어진 초기 테스트 큐브가 부여됨으로써 스타트된다. 이 경우 초기 테스트 큐브는 초기 고장이라 불리는 대상 고장을 검출하기 위해서 생성된 것이고, 이 X비트수를 N_X1이라 한 다. 이 X비트수 N_X1중에 2차 고장이라 불리는 다른 대상 고장의 검출에 사용된 X비트수를 N_X2로 하면, 2차 고장 검출을 위한 X비트 사용율 X_usage를

X_usage=(N_X2/N_X1)×100%··············(1)

로 정의한다.

스텝 201에서는, X비트 사용율 X_usage를 0으로 초기화한다.

다음으로, 스텝 202에서는 X비트 사용율 X_usage를 미리 설정된 X비트 사용율 X_usage의 상한치 X_th 예를 들어 20%와 비교한다. 즉,

X_usage＜X_th가 아닌가를 판별한다. 그 결과 X_usage＜X_th이면 스텝 203으로 진행하고, X_usage≥X_th이면 스텝 206으로 진행한다.

다음으로, 스텝 203에서는 테스트 큐브에 의해 다른 2차 고장을 검출할 전망이 있는지 아닌지를 판단한다. 그 결과 검출 전망이 있으면 스텝 204로 진행하고, 검출 전망이 없으면 스텝 206으로 진행한다.

다음으로 스텝 204에서는 대상 2차 고장이 검출되도록 테스트 큐브의 미확정 비트에 필요한 0 또는 1을 매입한다.

다음으로 스텝 205에서는 식(1)을 이용하여 X비트 사용율 X_usage를 갱신한다.

스텝 202~205의 처리를 반복하여 X_usage≥X_th 또는 2차 고장을 검출하는 검출 전망이 없어졌을 때, 스텝 206으로 진행된다.

스텝 206에서는 잔존한 X비트를 포함하는 테스트 큐브에 대해서 이중 캡처 저전력 소비의 매입처리를 수행한다. 스텝 206의 상세한 플로우를 도 3에 나타낸다.

스텝 301에서는 각 비트 순열(ppi₁, ppo₁, ppo₂)의 X타입을 판별한다. 여기서, ppi₁는 도 1의 조합부분(11₁)의 유사 외부 입력선(PPI)의 하나의 비트이고, ppo₁는 도 1의 조합부분(11₁)의 유사 외부 출력선 PPO₁에 대응하는 비트이고, ppo₂는 도 1의 조합부분(11₂)의 유사 외부 출력선(PPO₂)에 대응하는 비트이다.

도 4에 나타낸 바와 같이, 상술한 비트 순열의 X타입으로서는 X타입 1~8이 존재한다. 여기서 X타입 1은 X비트를 포함하지 않고, X타입 2~4는 1개의 X비트를 포함하고, X타입 5~7은 2개의 X비트를 포함하고, X타입 8은 3개의 X비트를 포함한다.

다음으로 스텝 302에서는 모든 비트 순열이 X타입 1뿐인지 아닌지를 판별한다. X타입 1뿐이면, 스텝 308, 309로 진행된다. 한편 X타입 1이외의 X타입 비트 순열이 있으면 스텝 303으로 진행된다.

스텝 303에서는, 대상 캡처 클록펄스(C₁, C₂)에 대한 총 캡처 상태 변화수 TECTA₁, TECTA₂를 계산한다. 즉,

TECTA₁=ECT₁+PCT₁·k

단, ECT₁(Existing Capture Transition)은 제 1 조합부분(11₁)의 유사 외부 입력선(PPI₁)의 비트 논리 값과 제 1 조합부분(11₁)의 유사 외부 출력선(PPO₁)에 대응한 비트 논리 값이 불일치하는 비트대 수이고, PCT₁(Potential Capture Transition)는 제 1 조합부분(11₁)의 유사 외부 입력선(PPI₁)의 비트와 제 1 조합부분(11₁)의 유사 외부 출력선(PPO₁)에 대응하는 비트의 적어도 일측이 미확정 값인 비트대 수이고, 또한 k는 웨이트 계수이다. 예를 들어 0.5를 k의 값으로 할 수 있다.

또한 TECTA₂ = ECT₂ + PCT₂·k

단, ECT₂(Existing Capture Transition)는 제 2 조합부분(11₂)의 유사 외부 입력선(PPO₁)의 비트 논리 값과 제 2 조합부분(11₂)의 유사 외부 출력선(PPO₂)에 대응하는 비트 논리 값이 불일치하는 비트대 수이고, PCT₂(Potential Capture Transition)는 제 2 조합부분(11₂)의 유사 외부 입력선(PPO₁)의 비트와 제 2 조합부분(11₂)의 유사 외부 출력선(PPO₂)에 대응하는 비트의 적어도 일측이 미확정 값인 비트대 수이고, k는 웨이트 계수이다. 예를 들어, 0.5를 k의 값으로 할 수 있다.

도 5는 총 캡처 상태 변화수 TECTA₁, TECTA₂의 계산예를 나타낸 도이다. 도 5의 예에서는 TECTA₁=2. 5, TECTA₂=2. 0이 되고, TECTA₁＞TECTA₂가 된다.

다음으로, 스텝 304에서는 총 캡처 상태 변화수 TECTA₁, TECTA₂를 비교한다. 그 결과 TECTA₁＞TECTA₂이면 스텝 305로 진행되고, 한편 TECTA₁≤TECTA₂이면 스텝 306으로 진행된다. 통상 스텝 304에서는 TECTA₁≥TECTA₂이어도 된다.

스텝 305에서는 제 1 X매입처리를 수행한다. 또한 스텝 306에서는 제 2 X매입처리를 수행한다.

스텝 303~306에 의해 저전력 소비의 매입처리를 대상 캡처 클록펄스(C₁, C₂)에 대하여 균형적으로 수행한다.

스텝 307에서는 논리 시뮬레이션을 수행함으로써, 외부 출력선(PO) 및 유사 외부 출력선(PPO)에 존재하는 X비트의 일부 또는 전부에 논리값이 결정된다. 그 후 스텝 301로 돌아간다.

스텝 308에서는 출력 변화 스캔 플립 플롭의 수를 줄일 수 없는데, 테스트 큐브이면, 외부 입력선(PI)에 X비트가 존재한다. 그러므로 테스트벡터의 수나 시프트 소비 전력을 줄이는 등의 목적으로 외부 입력선(PI)의 모든 X비트에 0 또는 1을 매입하는 제 3의 X매입처리를 수행한다. 그 결과 스텝 309에 있어서 X를 포함하지 않는 테스트 벡터를 얻을 수 있다.

도 3의 스텝 305의 제 1 X매입 처리를 도 6으로 상세하게 설명한다.

처음으로, 스텝 601에서는 할당형 X타입의 비트 순열이 존재하는지 아닌지를 판별한다. 여기서, 대상 캡처 클록펄스(C₁)에 대한 할당형 X타입은 X타입 2,6이다. 할당형 X타입의 비트 순열이 적어도 1개 존재할 경우에는 스텝 602로 진행되고, 할당형 X타입의 비트 순열이 존재하지 않을 때에는 스텝 603으로 진행된다.

스텝 602에서는, 할당형 X타입의 한 개 또는 복수개의 비트 순열을 선택하여, 상기 비트 순열의 X비트ppi₁에 각각 유사 외부 출력선(PPO₁)에 대응하는 비트 논리 값을 할당한다. 예를 들어 도 7에 나타낸 바와 같이 유사 외부 입력선(PPI₁)의 X비트(a5)에 유사 외부 출력선(PPO₁)에 대응하는 비트(b4) 논리 값 1을 할당한다. 할당 조작은 반드시 성공한다. 이로써, 비트(a5)와 비트(b4)에 대응하는 스캔 플립 플롭의 출력도, 캡처 조작 시에 변화하지 않게 된다. 그 결과 캡처 소비 전력이 절감된다. 그리고 도 3의 스텝 307로 진행된다.

스텝 603에서는 X타입 3, 5, 7 및 8의 각 비트 순열에 대해서 정당화 용이도(JE)를 계산한다. 그리고 정당화 용이도(JE)가 최대값인 비트 순열을 정당화 조작의 성공율이 높다고 간주하여 대상 비트 순열로서 선택한다.

정당화 용이도(JE)는 도 8의 (A)에 나타낸 바와 같이 정의한다. 여기서, S는 어떤 목표 논리값의 정당화가 필요한, X비트를 가지는 신호선이다. 또한 S₁, S₂,…,S_m는 신호선 S로부터 도달할 수 있는 도 1의 조합부분(11₁, 11₂)의 외부 입력선(PI₁) 및 조합부분(11₁)의 유사 외부 입력선(PPI₁)으로 한다. 정당화 용이도(JE)는, S₁, S₂,…, S_.m의 S로의 평균 도달 용이도를 나타낸다.

도 8(A)에 있어서,

L은 도 1의 조합부분(11₁)과 도 1의 조합부분(11₂)을 포함하는 전(全)회로의 최대 논리 레벨,

L_s는 신호선(S)의 논리 레벨,

L_si는 입력선(S_i)의 논리 레벨을 나타낸다.

통상 논리 레벨은 도 8의 (B)의 예에 나타낸 바와 같이 정의한다. 즉,

1) 도 1의 조합부분(11₁)의 외부 출력 신호선(PO₁), 도 1의 조합부분(11₂)의 외부 출력 신호선(PO₂) 및 도 1의 조합부분(11₂)의 유사 외부 출력선(PPO₂)의 논리 레벨을 1로 한다.

2) 어떤 게이트의 출력 논리 레벨을 L_g로 하면, 이 게이트의 입력 논리 레벨을 L_g+1로 한다.

3) 게이트의 팬 아웃 신호선의 논리 레벨을 L₁, L₂,…, L_p로 하면, 이 게이트의 출력(팬 아웃의 줄기)의 논리 레벨은 L₁, L₂,…, L_p의 최대값으로 한다.

예를 들어 도 8(B)에 있어서의 신호선(801)의 정당화 용이도(JE:801)는,

JE(801)=(4-|1-3|) /4+(4-|1-4|) /4

=2/4+1/4

=0. 75가 된다.

또한 도 8(B)에 있어서의 신호선(802)의 정당화 용이도 (JE:802)는,

JE(802)=(4-|1-4|)/4

=1/4

=0. 25가 된다.

따라서 어떤 신호선에 대하여 도달 가능한 테스트 큐브 중 X비트수가 많을수록 또한 그것들과의 논리 레벨차가 작을수록 그 신호선의 정당화 용이도(JE)는 크게 된다.

스텝 604에서는 선택된 대상 비트 순열이 정당화 조작만을 필요로 하는 정당화형(X타입 3,5)이 할당 조작 및 정당화 조작의 양쪽을 필요로 하는 할당/정당화형(X타입 7,8)인지를 판별한다. 그 결과 정당화형이면 스텝 605~607로 진행되고, 할당/정당화형이면 스텝 608~614로 진행된다.

스텝 605~607에 대하여 설명한다.

스텝 605에서는, 제 1 정당화 조작을 수행한다. 즉, 도 9(A)에 나타낸 바와 같이, X타입 3 또는 5의 대상 비트 순열의 제 2 비트(이 예에서는 b3)에 해당 대상 비트 순열의 제 1 비트(이 예에서는 a4)의 논리값(이 예에서는 0)이 나타나도록, 테스트 큐브 내의 X비트에 필요한 논리값을 결정하는 처리를 수행하고, 스텝 606으로 진행된다.

스텝 606에서는 제 1 정당화 조작이 실패한 것인지 아닌지를 판별한다. 즉 필요한 논리 값을 결정하지 못하고 실패했을 경우, 스텝 606으로부터 스텝 607로 진행되고, 제 2 정당화 조작을 수행한다. 즉, 도 9(B)에 나타낸 바와 같이, X타입 3 또는 5의 대상 비트 순열의 제 2 비트(이 예에서는 b3)에 해당 대상 비트 순열의 제 1 비트(이 예에서는 a4)의 논리 값(이 예에서는 0)과 반대의 논리 값(이 예에서는 1)이 나타나도록 테스트 큐브 내의 X비트에 필요한 논리 값을 결정하는 처리를 수행한다.

스텝 606에서 제 1 정당화 조작이 성공했다고 판별되었을 때, 또는 스텝 607에 있어서 제 2 정당화 조작이 종료되었을 때에는 도 3의 스텝 307로 진행된다.

다음으로, 스텝 608~614에 대해 설명한다.

스텝 608에서는 제 1 할당/정당화 조작을 수행한다. 즉, 도 10(A)에 나타낸 바와 같이, X타입 7 또는 8의 대상 비트 순열의 제 1 비트(이 예에서는 a6)에 논리값 0의 할당을 수행하고, 또한 해당 대상 비트 순열의 제 2 비트(이 예에서는 b5)에 논리값 0이 나타나도록, 테스트 큐브의 X비트에 필요한 논리값을 결정한다. 스텝 609에서는 제 1 할당/정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조작이 실패했을 경우 스텝 609에서 스텝 610으로 진행된다.

스텝 610에서는 제 2 할당/정당화 조작을 수행한다. 즉, 도 10(B)에 나타낸 바와 같이, X타입 7 또는 8의 대상 비트 순열의 제 1 비트(이 예에서는 a6)에 논리값 1의 할당을 수행하고, 또한 해당 대상 비트 순열의 제 2 비트(이 예에서는 b5)에 논리값 1이 나타나도록, 테스트 큐브의 X비트에 필요한 논리값을 결정한다. 스텝 611에서는 제 2 할당/정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조작이 실패했을 경우 스텝 611에서 스텝 612로 진행된다.

스텝 612에서는 제 3 할당/정당화 조작을 수행한다. 즉, 도 11(A)에 나타낸 바와 같이, X타입 7 또는 8의 대상 비트 순열의 제 1 비트(이 예에서는 a6)에 논리값 0의 할당을 수행하고, 또한 해당 대상 비트 순열의 제 2 비트(이 예에서는 b5)에 논리값 1이 나타나도록, 테스트 큐브의 X비트에 필요한 논리값을 결정한다. 스텝 613에서는 제 3 할당/정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조작이 실패했을 경우, 스텝 613에서 스텝 614로 진행된다.

스텝 614에서는, 제 4 할당/정당화 조작을 수행한다. 즉, 도 11(B)에 나타낸 바와 같이, X타입 7 또는 8의 대상 비트 순열의 제 1 비트(이 예에서는 a6)에 논리 값 1의 할당을 수행하고, 또한 상기 대상 비트 순열의 제 2 비트(이 예에서는 b5)에 논리값 0이 나타나도록, 테스트 큐브의 X비트에 필요한 논리값을 결정한다.

스텝 609, 611, 613에서 제 1, 제 2, 제 3 할당/정당화 조작이 성공했다고 판별되었을 때, 또는 스텝 614에서 제 4 할당/정당화 조작이 종료되었을 때에는 도 3의 스텝 307로 진행된다.

도 3의 스텝 306의 제 2 X매입 처리를 도 12로 상세하게 설명한다.

스텝 1201에서는 X타입 3~8의 각 비트 순열에 대한 정당화 용이도(JE)를 계산한다. 그리고 정당화 용이도(JE)가 최대치인 비트 순열을 정당화 조작의 성공율이 높다고 간주하여 대상 비트 순열로서 선택한다.

스텝 1202에서는, 선택된 대상 비트 순열이 1개의 X비트에 대한 정당화 조작을 필요로 하는 단일 정당화형(X타입 3,4,6,7)이나 2개의 정당화 조작을 필요로 하는 이중 정당화형(X타입 5,8)인지를 판별한다. 그 결과 단일 정당화형이면 스텝1203~1205로 진행되어, 한편 이중 정당화형이면 스텝1206~1212로 진행된다.

스텝1203~1205에 대해 설명한다.

스텝 1203에서는 제 3 정당화 조작을 수행한다. 즉 선택된 대상 비트 순열이 X타입 4 또는 6 일 때에 해당 대상 비트 순열의 제 3 비트에 해당 대상 비트 순열의 제 2 비트의 논리 값이 나타나도록, 또한 선택된 대상 비트 순열이 X타입 3 또는 7 일 때에 상기 대상 비트 순열의 제 2 비트에 상기 대상 비트 순열의 제 3 비트의 논리 값이 나타나도록, 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정한다. 스텝 1204에서는 제 3 정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조 작이 실패했을 경우, 스텝 1204에서 스텝 1205로 진행된다.

스텝 1205에서는 제 4 정당화 조작을 수행한다. 즉, 선택된 대상 비트 순열이 X타입 4 또는 6일 때에 해당 대상 비트 순열의 제 3 비트에 해당 대상 비트 순열의 제 2 비트의 논리 값과 반대 논리 값이 나타나도록, 또한 선택된 대상 비트 순열이 X타입 3 또는 7일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 3 비트의 논리 값과 반대 논리 값이 나타나도록, 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정한다.

스텝 1204에서 제 3 정당화 조작이 성공했다고 판별되었을 때, 또는 스텝 1205에서 제 4 정당화 조작이 종료되었을 때에는 도 3의 스텝 307로 진행된다.

다음으로 스텝 1206~1212에 대하여 설명한다.

스텝 1206에서는, 제 5 정당화 조작을 수행한다. 즉, X타입 5 또는 8의 대상 비트 순열의 제 2 비트와 제 3 비트에 논리값 0이 나타나도록 테스트 큐브의 X비트에 필요한 논리 값을 결정한다. 스텝 1207에서는 제 5 정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조작이 실패했을 경우, 스텝 1207에서 스텝 1208로 진행된다.

스텝 1208에서는 제 6 정당화 조작을 수행한다. 즉, X타입 5 또는 8의 대상 비트 순열의 제 2 비트와 제 3 비트에 논리값 1이 나타나도록 테스트 큐브의 X비트에 필요한 논리값을 결정한다. 스텝 1209에서는 제 6 정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조작이 실패했을 경우, 스텝 1209에서 스텝 1210으로 진행된다.

스텝 1210에서는 제 7 정당화 조작을 수행한다. 즉, X타입 5 또는 8의 대상 비트 순열의 제 2 비트에 논리 값 0, 제 3 비트에 논리 값 1이 나타나도록, 테스트 큐브의 X비트에 필요한 논리 값을 결정한다. 스텝 1211에서는 제 7 정당화 조작이 실패한 것인지 아닌지를 판별한다. 이 조작이 실패했을 경우 스텝 1211에서 스텝 1212로 진행된다.

스텝 1212에서는, 제 8 정당화 조작을 수행한다. 즉, X타입 5 또은 8의 대상 비트 순열의 제 2 비트에 논리 값 1, 제 3 비트에 논리값 0이 나타나도록, 테스트 큐브의 X비트에 필요한 논리 값을 결정한다.

스텝 1207, 1209, 1211에서 제 5, 제 6, 제 7 정당화 조작이 성공했다고 판별되었을 때, 또는 스텝 1212에서 제 8 정당화 조작이 종료했을 때에는 도 3의 스텝 307로 진행된다.

도 13의 (A)에 나타낸 바와 같이 테스트 큐브로서＜X, X, 1, 0, X, X＞가 부여되고 3비트 순열로서＜1, 0, 0＞,＜0, X, 1＞,＜X, 1, X＞,＜X, 0, 1＞가 존재한다. 이 경우 캡처 클록펄스(C₁, C₂)의 총 캡처 상태 변화수 TECTA₁, TECTA₂는 각각, 2.5, 2.0이며, 따라서 TECTA₁≥TECTA₂이므로, 우선은 대상 캡처 클록펄스(C₁)에서의 총캡처 상태 변화수 TECTA₁를 작게 해야 한다.

도 13의 (B)에서는, 대상 캡처 클록펄스(C₁)에 대해서 조합부분(11₁)의 유사 외부 입력선 PPI₁의 비트(a5, a6)에 대하여 할당 조작을 수행한다. 이로써 대상 캡처 클록펄스(C₁)에서의 총캡처 상태 변화수는 TECTA₁는 작아진다. 이 경우에, 캡처 클록펄스(C₁,C₂)의 총 캡처 상태 변화수 TECTA₁, TECTA₂는, 각각 1.5, 2.0이 되고, 따라서 TECTA₁＜TECTA₂이므로, 다음으로 대상 캡처 클록펄스(C₂)에서의 총캡처 상태 변화수 TECTA₂를 작게 해야 한다.

도 13의 (C)는, 대상 캡처 클록펄스(C₂)에 대해서 조합부분(11₂)의 유사 외부 출력선 PPO₂의 비트(d4)에 대해서 정당화 조작을 수행한다. 이로써 대상 캡처 클록펄스(C₂)에서의 총캡처 상태 변화수 TECTA₂는 작아진다. 이 경우에 캡처 클록펄스(C₁,C₂)의 총 캡처 상태 변화수 TECTA₁, TECTA₂는, 각각, 1.5, 1.5이며, 따라서 TECTA₁≥TECTA₂이므로, 대상 캡처 클록펄스(C₁)에서의 총캡처 상태 변화수 TECTA₁를 작게 해야 한다.

도 13의 (D)는 대상 캡처 클록펄스(C₁)에서 조합부분(11₁)의 유사 외부 출력의 비트(b3)에 대해서 정당화 조작을 수행한다. 이로써 대상 캡처 클록펄스(C₁)에 서의 총캡처 상태 변화수 TECTA₁는 작아진다.

이와 같이 대상 캡처 클록펄스(C₁,C₂)에 대한 소비 전력을 균형적으로 삭감할 수 있다.

통상, 도 6의 스텝 605, 607에서는 정당화 조작의 논리값를 0→1의 순서로 수행되고 있는데, 1→0의 순서이어도 된다. 또한 도 6의 스텝 608, 610에서는 할당 /정당화 조작의 논리 값이(0 할당, 0 정당화)→(1 할당, 1 정당화)의 순서로 수행되고 있는데, (1 할당, 1 정당화)→(0 할당, 0 정당화)의 순서이어도 된다. 또한 도 6의 스텝 612, 614에서는 할당/정당화 조작의 논리 값이(0 할당, 1 정당화)→(1 할당, 0 정당화)의 순서로 수행되고 있는데, (1 할당, 0 정당화)→(0 할당, 1 정당화)의 순서이어도 된다.

통상, 도 12의 스텝 1203, 1205에서는 제 3, 제 4 정당화 조작의 논리 값이 0→1의 순서로 수행되고 있는데, 1→0의 순서이어도 된다. 도 12의 스텝 1206, 1208에서는 정당화 조작의 논리 값이(0 정당화, 0 정당화)→(1 정당화, 1 정당화)의 순서로 수행되고 있는데, (1 정당화, 1 정당화)→(0 정당화, 0 정당화)의 순서이어도 된다. 또한 도 12의 스텝 1210, 1212에서는 정당화 조작의 논리 값이(0 정당화, 1 정당화)→(1 정당화, 0 정당화)의 순서로 수행되고 있는데, (1 정당화, 0 정당화)→(0 정당화, 1 정당화)의 순서이어도 된다.

상술의 도 2, 도 3, 도 6, 도 12의 루틴은 프로그램으로서 기억 매체에 기억된다. 예를 들면 기억 매체가 ROM등의 불휘발성 메모리이면 미리 조합되고, 기억 매체가 RAM 등의 휘발성 메모리라면 필요에 따라서 기입된다.

본 발명에 의하면 이중 캡처 조작 시에서의 출력 변화 스캔 플립 플롭의 수가 감소하므로, 이중 캡처 소비 전력을 삭감할 수 있고, 따라서 IR드롭에 의한 전원 전압저하에 기인하는 테스트 오류를 회피할 수 있다.

Claims

외부 입력선(PI), 유사 외부 입력선(PPI), 외부 출력선(PO), 유사 외부 출력선(PPO)을 가지는 조합부분(11)과,

상기 유사 외부 출력선과 상기 유사 외부 입력선과의 사이에 접속된 스캔 플립 플롭군(12)과, 를 구비하는 반도체 논리회로장치의 테스트벡터 생성방법에 있어서,

상기 조합부분을 가상적으로 상기 외부 입력선을 공통으로 하는 제 1, 제 2조합부분(11₁,11₂)으로 하고, 상기 스캔 플립 플롭군을 가상적으로 상기 제 1, 제 2의 조합부분에 대해서 연속하는 제 1, 제 2 캡처 클록펄스(C₁, C₂)에 의하여 동작하는 제 1, 제 2 스캔 플립 플롭군(12₁,12₂)으로 하고, 상기 제 1 조합부분의 유사 외부 출력선을 상기 제 2 조합부분의 유사 외부 입력선으로 하고,

상기 제 1 조합부분의 외부 입력선 및 유사 외부 입력선에서 고장 검출에 사용되지 않는 미확정 비트를 포함한 테스트 큐브가 부여되고, 또한 상기 제 1 조합부분의 유사 외부 입력선의 비트 또는 제 1 조합부분의 유사 외부 출력선에 대응하는 비트에 미확정 비트가 존재할 때, 상기 제 1 조합부분의 유사 외부 입력선의 해당 비트와 유사 외부 출력선에 해당 대응하는 비트에 같은 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 매입하는 제 1 매입 공정과,

상기 제 1 조합부분의 외부 입력선 및 유사 외부 입력선에 있어서 고장 검출 에 사용되지 않는 미확정 비트를 포함한 테스트 큐브가 부여되고, 또한 상기 제 2 조합부분의 유사 외부 입력선의 비트 또는 제 2 조합부분의 유사 외부 출력선에 대응하는 비트에 미확정 비트가 존재할 때, 상기 제 2 조합부분의 유사 외부 입력선의 해당 비트와 유사 외부 출력선에 해당 대응하는 비트에 같은 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 매입하는 제 2 매입 공정과,

상기 제 1 조합부분의 유사 외부 입력선의 비트와 제 1 조합부분의 유사 외부 출력선의 비트와의 대응 비트간의 불일치수와 상기 제 2 조합부분의 유사 외부 입력선의 비트와 제 2 조합부분의 유사 외부 출력선의 비트와의 대응 비트간의 불일치수가 균형적으로 적게 되도록 상기 제 1, 제 2 매입 공정을 선택 또는 반복하여 실행시키는 불일치수 균형 삭감 공정과,

상기 제 1 조합부분의 유사 외부 입력선, 상기 제 1 조합부분의 유사 외부 출력선 및 상기 제 2 조합부분의 유사 외부 출력선에 미확정 비트가 존재하지 않을 때 상기 제 1 조합부분의 외부 입력선의 모든 미확정 비트에 0 또는 1을 매입하는 제 3 매입 공정과를 구비하여, 상기 테스트 큐브를 미확정 비트를 포함하지 않는 테스트 벡터로 변환하는 것을 특징으로 하는 반도체 논리회로장치의 테스트벡터 생성방법.
제 1항에 있어서,

상기 불일치수 균형 삭감 공정은,

상기 제 1 조합부분의 유사 외부 입력선의 비트(ppi₁), 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₁) 및 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₂)의 3비트로 이루어진 비트 순열의 X타입을 판별하는 X타입 판별 공정과,

상기 제 1, 제 2 캡처 클록펄스로 상기 제 1, 제 2 스캔 플립 플롭군의 제 1, 제 2 총 캡처 상태 변화수 (TECTA₁, TECTA₂)를 계산하는 제 1, 제 2 총 캡처 상태 변화수 계산 공정과,

상기 제 1 또는 제 2 매입 공정의 종료마다 논리 시뮬레이션을 수행함으로써 상기 제 1, 제 2 조합부분의 외부 출력선, 유사 외부 출력선에 존재하는 미확정 비트의 일부 또는 전부에 0 또는 1을 결정하는 논리 시뮬레이션 공정과를 구비하고,

상기 제 1 총 캡처 상태 변화수가 상기 제 2 총 캡처 상태 변화수보다 많을 때에 상기 제 1 매입 공정이 실행되고, 상기 제 2 총 캡처 상태 변화수가 상기 제 1 총 캡처 상태 변화수보다 많을 때에 상기 제 2 매입 공정이 실행되고, 상기 제 1 총 캡처 상태 변화수와 상기 제 2 총 캡처 상태 변화수가 동일할 때에 상기 제 1 매입 공정 또는 상기 제 2 매입 공정이 실행되고, 상기 X타입 판별 공정, 상기 제 1, 제 2 총 캡처 상태 변화수계산 공정, 상기 제 1, 제 2 매입 공정 및 상기 논리 시뮬레이션 공정을 상기 제 1 조합부분의 유사 외부 입력선, 상기 제 1 조합부분의 유사 외부 출력선 및 상기 제 2 조합부분의 유사 외부 출력선에 미확정 비트가 없어질 때까지 반복하는 반도체 논리회로장치의 테스트벡터 생성방법.
제 2항에 있어서,

상기 X타입 판별 공정은, 상기 제 1 조합부분의 유사 외부 입력선의 비트(ppi₁), 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₁) 및 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₂)의 3비트로 이루어진 비트 순열(ppi₁, ppo₁, ppo₂)에 대하여, X를 미확정 비트로 하고, 또한 b₁, b₂, b₃을 각각 임의의 논리 값이라고 하면, 비트 순열이(b₁, b₂, b₃)일 때 그 X타입을 X타입 1로 하고, 비트 순열이(X, b₂, b₃)일 때 그 X타입을 X타입 2로 하고, 비트 순열이(b₁, X, b₃)일 때 그 X타입을 X타입 3으로 하고, 비트 순열이(b₁, b₂, X)일 때 그 X타입을 X타입 4로 하고, 비트 순열이(b₁, X, X)일 때 그 X타입을 X타입 5로 하고, 비트 순열이(X, b₂, X)일 때 그 X타입을 X타입 6으로 하고, 비트 순열이(X, X, b₃)일 때 그 X타입을 X타입 7로 하고, 비트 순열이(X, X, X)일 때 그 X타입을 X타입 8로 하는 반도체 논리회로장치의 테스트벡터 생성방법.
제 2항에 있어서,

상기 제 1 총 캡처 상태 변화수 계산 공정은 제 1 총 캡처 상태 변화수TECTA₁를

TECTA₁=ECT₁+PCT₁·k

단, ECT₁는 상기 제 1 조합부분의 유사 외부 입력선의 비트의 논리 값과 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트의 논리 값이 불일치하는 비트대 수이고,

PCT₁는 상기 제 1 조합부분의 유사 외부 입력선의 비트와 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트의 적어도 일 측이 미확정 값인 비트대 수이고,

k는 웨이트 계수로 계산하고,

상기 제 2 총 캡처 상태 변화수 계산 공정은 제 2 총 캡처 상태 변화수 TECTA₁를

TECTA₂=ECT₂+PCT₂·k

단, ECT₂는 상기 제 2 조합부분의 유사 외부 입력선의 비트의 논리 값과 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트의 논리 값이 불일치하는 비트대 수이고,

PCT₂는 상기 제 2 조합부분의 유사 외부 입력선의 비트와 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트의 적어도 일 측이 미확정 값인 비트대 수이고,

k는 웨이트 계수로

계산되는 반도체 논리회로장치의 테스트벡터 생성방법.
제 2항에 있어서,

상기 제 1 매입 공정은,

X타입 2 또는 6의 비트 순열이 존재할 경우에, X타입 2 또는 6의 비트 순열의 한 개 또는 복수 개를 대상 비트 순열로서 선택하여 해당 대상 비트 순열의 제 1 비트에 해당 대상 비트 순열의 제 2 비트의 논리 값을 할당하는 할당 공정과,

X타입 2 또는 6의 비트 순열이 존재하지 않을 때에, X타입 3, 5, 7 및 8의 각 비트 순열에 대해서 제 1 정당화 용이도(JE)를 계산하는 제 1 정당화 용이도 계산 공정과,

X타입 2 또는 6의 비트 순열이 존재하지 않을 때에, 최대 제 1 정당화 용이도(JE)를 가지는 X타입 3, 5, 7 또는 8의 비트 순열을 대상 비트 순열로서 선택하는 제 1 대상 비트 순열 선택 공정과,

상기 대상 비트 순열이 X타입 3 또는 5 일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 1 비트의 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 1 정당화 조작 공정과,

해당 제 1 정당화 조작 공정이 실패했을 때에 상기 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 1 비트의 논리 값의 반대치가 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 2 정당화 조작 공정과,

상기 대상 비트 순열이 X타입 7 또는 8 일 때에 해당 대상 비트 순열의 제 1 비트에 제 1 논리 값을 할당함과 동시에 해당 대상 비트 순열의 제 2 비트에 해당 제 1 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 1 할당/정당화 조작 공정과,

상기 제 1 할당/정당화 조작 공정이 실패했을 때에 해당 대상 비트 순열의 제 1 비트에 상기 제 1 논리 값과 반대의 제 2 논리 값을 할당하도록 함과 동시에 해당 대상 비트 순열의 제 2 비트에 해당 제 2 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 2 할당/정당화 조작 공정과,

상기 제 2 할당/정당화 조작 공정이 실패했을 때에 해당 대상 비트 순열의 제 1 비트에 상기 제 1, 제 2 논리 값의 일 측의 논리 값 A를 할당함과 동시에 해당 대상 비트 순열의 제 2 비트에 해당 제 1, 제 2 논리 값의 타 측의 논리 값 B가나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 3 할당/정당화 조작 공정과,

상기 제 3 할당/정당화 조작 공정이 실패했을 때에 해당 대상 비트 순열의 제 1 비트에 상기 논리값(B)를 할당함과 동시에 해당 대상 비트 순열의 제 2 비트에 상기 논리값(A)이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 4 할당/정당화 조작 공정과를 구비하는 반도체 논리회로장치의 테스트 벡터 생성 방법.
제 5항에 있어서,

상기 제 1 정당화 용이도 계산 공정은, 상기 제 1 정당화 용이도를 X타입 3, 5, 7 및 8 의 상기 비트 순열의 제 2 비트로부터 도달할 수 있는 상기 외부 입력선 및 상기 유사 외부 입력선의 미확정 비트의, 해당 제 2 비트에 대한 거리의 평균치에 의거하여 계산하는 반도체 논리회로장치의 테스트벡터 생성방법.
제 2항에 있어서,

상기 제 2 매입 공정은,

X타입3~8의 각 비트 순열에 대하여 제 2 정당화 용이도(JE₂)를 계산하는 제 2 정당화 용이도 계산 공정과,

최대 제 2 정당화 용이도(JE₂)를 가지는 X타입3~8의 비트 순열을 대상 비트 순열로서 선택하는 제 2 대상 비트 순열 선택 공정과,

상기 대상 비트 순열이 X타입 4 또는 6일 때에 해당 대상 비트 순열의 제 3 비트에 해당 대상 비트 순열의 제 2 비트 논리 값이 나타나도록, 또한 상기 대상 비트 순열이 X타입 3 또는 7일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 3 비트의 논리 값이 나타나도록, 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 3 정당화 조작 공정과,

해당 제 3 정당화 조작 공정이 실패했을 때에, 상기 대상 비트 순열이 X타입 4 또는 6 일 때에 해당 대상 비트 순열의 제 3 비트에 해당 대상 비트 순열의 제 2 비트의 논리 값과 반대의 논리 값이 나타나도록, 또한 상기 대상 비트 순열이 X타입 3 또는 7 일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 3 비트의 논리 값과 반대의 논리 값이 나타나도록, 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 4 정당화 조작 공정과,상기 대상 비트 순열이 X타입 5 또는 8 일 때에 해당 대상 비트 순열의 제 2 비트와 제 3 비트에 제 3 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 5 정당화 조작 공정과,

상기 제 5 정당화 조작 공정이 실패했을 때에 해당 대상 비트 순열의 제 2 비트와 제 3 비트에 상기 제 3 논리 값과 반대의 제 4 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 6 정당화 조작 공정과,

상기 제 6 정당화 조작 공정이 실패했을 때에 해당 대상 비트 순열의 제 2 비트에 상기 제 3, 제 4 논리값의 일 측의 논리값 C가 나타나도록 또한 해당 대상 비트 순열의 제 3 비트에 해당 제 3, 제 4 논리값의 타 측의 논리값 D가 나타나도록 상기 외부 입력선 또는 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 7 정당화 조작 공정과,

상기 제 7 정당화 조작 공정이 실패했을 때에 해당 대상 비트 순열의 제 2 비트에 상기 논리값 D가 나타나도록 또한 해당 대상 비트 순열의 제 3 비트에 상기 논리값 C가 나타나도록 상기 외부 입력선 또는 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 8 정당화 조작 공정을 구비하는 반도체 논리회로장치의 테스트벡터 생성방법.
제 7항에 있어서,

상기 제 2 정당화 용이도 계산 공정은 상기 제 2 정당화 용이도를 X타입3~8의 상기 각 비트 순열의 제 1 비트 이외의 미확정 비트의 집합으로부터 도달할 수 있는 상기 외부 입력선 및 상기 유사 외부 입력선의 미확정 비트의, 해당 집합의 미확정 비트에 대한 거리의 평균치에 의거하여 계산하는 반도체 논리회로장치의 테스트벡터 생성방법.
외부 입력선(PI), 유사 외부 입력선(PPI), 외부 출력선(PO), 유사 외부 출력선(PPO)을 가지는 조합부분(11)과,

상기 유사 외부 출력선과 상기 유사 외부 입력선과의 사이에 접속된 스캔 플립 플롭군(12)과

를 구비하는 반도체 논리회로장치의 테스트벡터 생성 프로그램에 있어서,

상기 조합부분을 가상적으로 상기 외부 입력선을 공통으로 하는 제 1, 제 2 조합부분(11₁,11₂)으로 하고, 상기 스캔 플립 플롭군을 가상적으로 상기 제 1, 제 2 조합부분에 대해서 연속하는 제 1, 제 2 캡처 클록펄스(C₁, C₂)에 의하여 동작하는 제 1, 제 2 스캔 플립 플롭군(12₁,12₂)으로 하고,

상기 제 1 조합부분의 유사 외부 출력선을 상기 제 2 조합부분의 유사 외부 입력선으로 하고, 상기 제 1 조합부분의 외부 입력선 및 유사 외부 입력선에서 고장 검출에 사용하지 않는 미확정 비트를 포함한 테스트 큐브가 부여되고, 또한 상기 제 1 조합부분의 유사 외부 입력선의 비트 또는 제 1 조합부분의 유사 외부 출력선에 대응하는 비트에 미확정 비트가 존재할 때, 상기 제 1 조합부분의 유사 외부 입력선의 해당 비트와 유사 외부 출력선에 해당 대응하는 비트에 같은 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 매입하는 제 1 매입 순서와,

상기 제 1 조합부분의 외부 입력선 및 유사 외부 입력선에서 고장 검출에 사용하지 않는 미확정 비트를 포함한 테스트 큐브가 부여되고, 또한 상기 제 2 조합부분의 유사 외부 입력선의 비트 또는 제 2 조합부분의 유사 외부 출력선의 대응 비트에 미확정 비트가 존재할 때, 상기 제 2 조합부분의 유사 외부 입력선의 해당 비트와 유사 외부 출력선에 해당 대응하는 비트에 같은 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 매입하는 제 2 매입 순서와,

상기 제 1 조합부분의 유사 외부 입력선의 비트와 제 1 조합부분의 유사 외부 출력선의 비트와의 대응 비트간의 불일치수와 상기 제 2 조합부분의 유사 외부 입력선의 비트와 제 2 조합부분의 유사 외부 출력선의 비트와의 대응 비트간의 불일치수가 균형적으로 적게 되도록 상기 제 1, 제 2 매입 순서를 선택 또는 반복하여 실행시키는 불일치수 균형 삭감 순서와,

상기 제 1 조합부분의 유사 외부 입력선, 상기 제 1 조합부분의 유사 외부 출력선 및 상기 제 2 조합부분의 유사 외부 출력선에 미확정 비트가 존재하지 않을 때, 상기 제 1 조합부분의 외부 입력선의 모든 미확정 비트에 0 또는 1을 매입하는 제 3 매입 순서와

를 구비하고, 상기 테스트 큐브를 미확정 비트를 포함하지 않는 테스트벡터로 변환하는 것을 특징으로 하는 반도체 논리회로장치의 테스트벡터 생성프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 9항에 있어서,

상기 불일치수 균형 삭감 순서는,

상기 제 1 조합부분의 유사 외부 입력선의 비트(ppi₁), 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₁) 및 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₂)의 3비트로 이루어진 비트 순열의 X타입을 판별하는 X타입 판별 순서와,

상기 제 1, 제 2 캡처 클록펄스로 상기 제 1, 제 2 스캔 플립 플롭군의 제 1, 제 2 총 캡처 상태 변화수(TECTA₁, TECTA₂)를 계산하는 제 1, 제 2 총 캡처 상태 변화수 계산 순서와,

상기 제 1 또는 제 2 매입 순서의 종료마다 논리 시뮬레이션을 수행함으로써 상기 제 1, 제 2 조합부분의 외부 출력선, 유사 외부 출력선에 존재하는 미확정 비트의 일부 또는 전부에 0 또는 1을 결정하는 논리 시뮬레이션 순서와를 구비하고,

상기 제 1 총 캡처 상태 변화수가 상기 제 2 총 캡처 상태 변화수보다 많을 때에 상기 제 1 매입 순서가 수행되고, 상기 제 2 총 캡처 상태 변화수가 상기 제 1 총 캡처 상태 변화수보다 많을 때에 상기 제 2 매입 순서가 수행되고, 상기 제 1 총 캡처 상태 변화수와 상기 제 2 총 캡처 상태 변화수가 동일할 때에 상기 제 1 매입 순서 또는 상기 제 2 매입 순서가 수행되고, 상기 X타입 판별 순서, 상기 제 1, 제 2 총 캡처 상태 변화수계산 순서, 상기 제 1, 제 2 매입 순서 및 상기 논리 시뮬레이션 순서를 상기 제 1 조합부분의 유사 외부 입력선, 상기 제 1 조합부분의 유사 외부 출력선 및 상기 제 2 조합부분의 유사 외부 출력선에 미확정 비트가 없어질 때까지 반복되는 반도체 논리회로장치의 테스트벡터 생성프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 10항에 있어서,

상기 X타입 판별 순서는, 상기 제 1 조합부분의 유사 외부 입력선의 비트(ppi₁), 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₁) 및 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트(ppo₂)의 3비트로 이루어진 비트 순열(ppi₁, ppo₁, ppo₂)에 대하여, X를 미확정 비트로 하고, 또한 b₁, b₂, b₃를 각각 임의의 논리 값이라고 하면, 비트 순열이(b₁, b₂, b₃)일 때 그 X타입을 X타입 1로 하고, 비트 순열이(X, b₂, b₃)일 때 그 X타입을 X타입 2로 하고, 비트 순열이(b₁, X, b₃)일 때 그 X타입을 X타입 3으로 하고, 비트 순열이(b₁, b₂, X)일 때 그 X타입을 X타입 4로 하고, 비트 순열이(b₁, X, X)일 때 그 X타입을 X타입 5로 하고, 비트 순열이(X, b₂, X)일 때 그 X타입을 X타입 6으로 하고, 비트 순열이(X, X, b₃)일 때 그 X타입을 X타입 7로 하고, 비트 순열이(X, X, X)일 때 그 X타입을 X타입 8로 하는 반도체 논리회로장치의 테스트벡터 생성프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 10항에 있어서,

상기 제 1 총 캡처 상태 변화수 계산 순서는, 제 1 총 캡처 상태 변화수TECTA₁를

TECTA₁=ECT₁+PCT₁·k

단, ECT₁는 상기 제 1 조합부분의 유사 외부 입력선의 비트의 논리 값과 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트의 논리값가 불일치하는 비트대 수이고,

PCT₁는 상기 제 1 조합부분의 유사 외부 입력선의 비트와 상기 제 1 조합부분의 유사 외부 출력선에 대응하는 비트의 적어도 일 측이 미확정 값인 비트대 수이고,

k는 웨이트 계수로 계산하고,

상기 제 2 총 캡처 상태 변화수 계산 순서는 제 2 총 캡처 상태 변화수TECTA₂를

TECTA₂=ECT₂+PCT₂·k

단, ECT₂는 상기 제 2 조합부분의 유사 외부 입력선의 비트의 논리 값과 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트의 논리 값이 불일치인 비트대 수이고,

PCT₂는 상기 제 2 조합부분의 유사 외부 입력선의 비트와 상기 제 2 조합부분의 유사 외부 출력선에 대응하는 비트의 적어도 일 측이 미확정 값인 비트대 수이고

k는 웨이트 계수로 계산되는 반도체 논리회로장치의 테스트벡터 생성프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 10항에 있어서,

상기 제 1의 매입 순서는,

X타입 2 또는 6의 비트 순열이 존재할 경우에, X타입 2 또는 6의 비트 순열의 한 개 또는 복수 개를 대상 비트 순열로서 선택하여 해당 대상 비트 순열의 제 1 비트에 해당 대상 비트 순열의 제 2 비트의 논리값를 할당하는 할당 순서와,

X타입 2 또는 6의 비트 순열이 존재하지 않을 때에, X타입 3, 5, 7 및 8의 각 비트 순열에 대해서 제 1 정당화 용이도(JE)를 계산하는 제 1 정당화 용이도 계산 순서와,

X타입 2 또는 6의 비트 순열이 존재하지 않을 때에 최대의 제 1 정당화 용이도(JE)를 가지는 X타입 3, 5, 7 또는 8의 비트 순열을 대상 비트 순열로서 선택하는 제 1 대상 비트 순열 선택 순서와,

상기 대상 비트 순열이 X타입 3 또는 5일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 1 비트의 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 1 정당화 조작 순서와,

해당 제 1 정당화 조작 순서가 실패했을 때에 상기 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 1 비트의 논리 값의 반대 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 2 정당화 조작 순서와,

상기 대상 비트 순열이 X타입 7 또는 8일 때에 해당 대상 비트 순열의 제 1 비트에 제 1 논리 값을 할당함과 동시에 해당 대상 비트 순열의 제 2 비트에 해당 제 1 논리값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 1 할당/정당화 조작 순서와,

상기 제 1 할당/정당화 조작 순서가 실패했을 때에 해당 대상 비트 순열의 제 1 비트에 상기 제 1 논리 값과 반대의 제 2 논리 값을 할당하도록 함과 동시에 해당 대상 비트 순열의 제 2 비트에 해당 제 2 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 2 할당/정당화 조작 순서와,

상기 제 2 할당/정당화 조작 순서가 실패했을 때에 해당 대상 비트 순열의 제 1 비트에 상기 제 1, 제 2 논리 값의 일 측의 논리 값 A를 할당함과 동시에 해당 대상 비트 순열의 제 2 비트에 해당 제 1, 제 2 논리 값의 타 측의 논리 값 B가나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 3 할당/정당화 조작 순서와,

상기 제 3 할당/정당화 조작 순서가 실패했을 때에 해당 대상 비트 순열의 제 1 비트에 상기 논리 값(B)을 할당함과 동시에 해당 대상 비트 순열의 제 2 비트에 상기 논리 값(A)이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 4 할당/정당화 조작 순서와를 구비하는 반도체 논리회로장치의 테스트 벡터 생성 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 13항에 있어서,

상기 제 1 정당화 용이도 계산 순서는, 상기 제 1 정당화 용이도를 X타입 3, 5, 7 및 8 의 상기 비트 순열의 제 2 비트로부터 도달할 수 있는 상기 외부 입력선 및 상기 유사 외부 입력선의 미확정 비트의, 해당 제 2 비트에 대한 거리의 평균치에 의거하여 계산하는 반도체 논리회로장치의 테스트 벡터 생성 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 10항에 있어서,

상기 제 2의 매입 순서는,

X타입3~8의 각 비트 순열에 대하여 제 2 정당화 용이도(JE₂)를 계산하는 제 2 정당화 용이도 계산 순서와. 최대의 제 2 정당화 용이도(JE₂)를 가지는 X타입 3~8의 비트 순열을 대상 비트 순열로서 선택하는 제 2 대상 비트 순열 선택 순서와,

상기 대상 비트 순열이 X타입 4 또는 6일 때에 해당 대상 비트 순열의 제 3 비트에 해당 대상 비트 순열의 제 2 비트의 논리 값이 나타나도록, 또한 상기 대상 비트 순열이 X타입 3 또는 7일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 3 비트의 논리 값이 나타나도록, 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 3 정당화 조작 순서와,

해당 제 3 정당화 조작 순서가 실패했을 때에, 상기 대상 비트 순열이 X타입 4 또는 6일 때에 해당 대상 비트 순열의 제 3 비트에 해당 대상 비트 순열의 제 2 비트의 논리 값과 반대의 논리 값이 나타나도록, 또한 상기 대상 비트 순열이 X타입 3 또는 7일 때에 해당 대상 비트 순열의 제 2 비트에 해당 대상 비트 순열의 제 3 비트의 논리 값과 반대의 논리 값이 나타나도록, 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 4 정당화 조작 순서와, 상기 대상 비트 순열이 X타입 5 또는 8일 때에 해당 대상 비트 순열의 제 2 비트와 제 3 비트에 제 3 논리값가 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 5 정당화 조작 순서와,

상기 제 5 정당화 조작 순서가 실패했을 때에 해당 대상 비트 순열의 제 2 비트와 제 3 비트에 상기 제 3 논리 값과 반대의 제 4 논리 값이 나타나도록 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 6 정당화 조작 순서와,

상기 제 6 정당화 조작 순서가 실패했을 때에 해당 대상 비트 순열의 제 2 비트에 상기 제 3, 제 4 논리 값의 일 측의 논리 값 C가 나타나도록 또한 해당 대상 비트 순열의 제 3 비트에 해당 제 3, 제 4 논리 값의 타 측의 논리 값 D가 나타나도록 상기 외부 입력선 또는 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 7 정당화 조작 순서와,

상기 제 7 정당화 조작 순서가 실패했을 때에 해당 대상 비트 순열의 제 2 비트에 상기 논리 값(D)이 나타나도록 또한 해당 대상 비트 순열의 제 3 비트에 상기 논리 값(C)이 나타나도록 상기 외부 입력선 또는 상기 테스트 큐브의 미확정 비트에 0 또는 1을 결정하는 제 8 정당화 조작 순서를 구비하는 반도체 논리회로장치의 테스트벡터 생성프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
제 15항에 있어서,

상기 제 2 정당화 용이도 계산 순서는, 상기 제 2 정당화 용이도를 X타입3~8의 상기 각 비트순서의 제 1 비트 이외의 미확정 비트의 집합으로부터 도달할 수 있는 상기 외부 입력선 및 상기 유사 외부 입력선의 미확정 비트의 해당 집합의 미확정 비트에 대한 거리의 평균치에 의거하여 계산하는 반도체 논리회로장치의 테스트벡터 생성프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.