KR101007244B1 - 박막 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것으로 특히, 금속유도 결정화 방법을 통하여 비정질 실리콘 박막을 결정화 박막으로 결정화하는 과정에서 열처리조건과 금속 촉매의 도핑량을 최적화하여 입계에 금속실리사이드가 분포하는 영역을 줄이며, 다결정 실리콘 박막의 표면에 패시베이션막을 형성하며 전류 특성과 전자의 이동도를 향상시킬 수 있는 박막 트랜지스터 제조방법에 관한 것이다.

Description

박막 트랜지스터 제조방법{The Method for Manufacturing Thin Film Transistor}
본 발명은 박막 트랜지스터 제조방법에 관한 것으로 특히, 금속유도 결정화 방법을 통하여 비정질 실리콘 박막을 결정화 박막으로 결정화하는 과정에서 열처리조건과 금속 촉매의 도핑량을 최적화하여 입계에 금속실리사이드가 분포하는 영역을 줄이며, 다결정 실리콘 박막의 표면에 패시베이션막을 형성하며 전류 특성과 전자의 이동도를 향상시킬 수 있는 박막 트랜지스터 제조방법에 관한 것이다.
일반적으로 능동형 액정 디스플레이(Active Matrix - Liquid Crystal Display), 능동형 유기발광 다이오드(Active Matrix-Organic Lighting Emitting Diode ) 및 태양전지(Solar Cell)에 사용되는 다결정 실리콘 박막(Polycrystalline Silicone Thin Film)은 통상적으로 비정질 실리콘 박막(Amorphous Silicone Thin Film)을 결정화하여 제조하게 된다. 이러한 결정화 다결정 실리콘 박막의 제조에는 레이져 결정화 방법, SPC(고온 열처리, 금속촉매를 사용한 열처리) 방법과 같은 결정화 방법이 사용되고 있다.
그러나, 비정질 실리콘 박막을 이용하여 제조된 다결정 실리콘의 경우, 단결 정 실리콘 박막(Single Crystalline Silicone Thin Film)과 달리 표면에 실리콘의 댕글링 본드(dangling bond)와 다결정 실리콘 박막 내부의 입계(grain boundary) 및 결정(grain) 내에 존재하는 결함(twin defect, interstitial atom, vacancy, sub-grain boundary)가 형성된다. 이러한 결함들은 다결정 실리콘 박막에서 전자 및 정공의 이동을 방해하여 다결정 실리콘 박막으로 형성되는 트랜지스터와 같은 소자의 특성을 저해하게 된다.
더욱이, 다결정 실시콘 박막의 입계에는, 도 1에서 보는 바와 같이, 결정화 과정에서 발생되는 금속실리사이드(예를 들면, NiSi2)가 존재하게 되어 전자 및 정공의 이동을 방해하는 작용을 하게 된다. 즉, 상기 금속실리사이드는 채널 영역의 입계에 존재하여 디바이스 특성을 저하시키는 결함으로 작용하면서 누설전류 특성과 전자 이동도와 문턱 전압 특성 등을 저하시키는 문제가 있다. 따라서, 상기 박막 트랜지스터는 누설 전류 특성을 개선하기 위하여 금속 실리사이드 라인이 형성되지 않도록 하는 것이 필요하게 된다.
한편, 종래에는 다결정 실리콘 박막에 형성되는 이러한 결함의 제거를 위하여 수소를 이용한 패시베이션(passivation)이 연구되고 있다. 수소를 이용한 다결정 실리콘 박막의 패시베이션 방법으로는 수소 플라즈마 패시베이션(H2 plasma passivation) 방법 또는 수소 분위기 열처리 방법이 있다. 상기의 패시베이션 방법에 의하여 첨가되는 수소는 다결정 실리콘 박막에 형성되는 실리콘의 댕글링 본드(dangling bond)에 결합하여 전기적으로 중성화시키고, 결함들이 전자 및 정공의 이동을 방해하지 않도록 한다.
그러나, 수소 플라즈마 패시베이션 방법은 다결정 실리콘 박막의 표면에 발생하는 플라즈마 손상이 소자의 특성을 열화 시킬 수 있다. 또한, 수소 분위기 열처리 방법은 소자 상부에 다량의 수소를 함유한 질화 실리콘 박막(SiNx)을 형성한 후에 열처리 과정에서 수소가 다결정 실리콘 박막으로 확산되어 들어가도록 하는 방법 또는 수소 분위기를 형성하여 열처리 과정에서 수소가 다결정 실리콘 박막으로 확산되어 들어가도록 하는 방법을 사용하게 되나 이 경우 확산 속도에 기인하여 공정 시간이 길어지게 된다.
또한, 상기의 패시베이션 방법에 의하여 첨가되어 실리콘과 결합된 수소는 트랜지스터 소자의 온도 상승에 의해 쉽게 분리되어 트랜지스터 소자의 사용 조건에 따라 트랜지스터 소자의 신뢰성을 저하시키게 된다.
본 발명은 입계에 금속실리사이드가 분포되는 영역을 줄임으로써 전류 특성과 전자의 이동도를 향상시킬 수 있는 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 O2 가스 또는 H20 증기를 공급하여 다결정 실리콘 박막에 패시베이션막을 형성함으로써 전류 특성과 전자의 이동도를 향상시킬 수 있는 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 O2 가스 또는 H2O 증기를 이용하여 다결정 실리콘 박막의 표면에 존재하는 실리콘의 댕글링 본드를 보다 강하게 패시베이션 시킬 수 있는 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 과제를 해결하기 위해서 안출된 본 발명의 박막 트랜지스터 제조방법은 절연기판의 상부에 비정질 실리콘 박막을 형성하는 비정질 실리콘 박막 형성단계와, 상기 비정질 실리콘 박막을 다결정 실리콘 박막으로 결정화하는 실리콘 박막결정화단계와, 상기 다결정 실리콘 박막의 표면에 O2 또는 H20 증기를 공급하여 상기 다결정 실리콘 박막을 산화시켜 패시베이션막을 형성하는 제1패시베이션 단계와, 상기 다결정 실리콘 박막과 상기 패시베이션막을 패터닝하여 상기 다결정 실리콘 박막을 활성층으로 형성하는 활성층 형성단계와, 상기 다결정 실리콘 박막과 상기 패시베이션막의 상부에 게이트 절연막을 형성하는 게이트 절연막 형성단계와, 상기 게이트 절연막의 상부에 게이트 전극을 형성하며, 상기 게이트 전극에 대응되는 영역인 채널영역을 중심으로 상기 다결정 실리콘 박막을 제1영역과 제2영역으로 구분하는 게이트 전극 형성단계와, 상기 제1영역과 제2영역에 p형 또는 n형 불순물을 주입하여 소스 영역/드레인 영역을 형성하는 소스 및 드레인 영역 형성단계와, 상기 게이트 전극과 상기 게이트 절연막을 포함하는 영역에 층간 절연막을 형성하는 층간 절연막 형성단계와, 상기 층간 절연막과 게이트 절연막 및 상기 패시베이션막을 식각하여 상기 소스 영역과 드레인 영역으로 연결되는 제1콘택홀 및 제2콘택홀을 형성하는 콘택홀 형성단계, 및 상기 제1콘택홀과 제2콘택홀을 통하여 소스 영역과 드레인 영역에 각각 접촉하는 소스 전극과 드레인 전극을 형성하는 소스 및 드레인 전극 형성단계를 포함하며, 상기 실리콘 박막 결정화 단계는 상기 비정질 실리콘 박막에 금속 촉매가 도핑되고, 열처리 온도가 600 ∼850℃의 범위이며, 열처리 시간이 5 ∼150분의 범위에서 이루어지는 것을 특징으로 한다.
또한, 상기 박막 트랜지스터 제조방법은 상기 절연기판의 상면과 상기 비정질 실리콘 박막 사이에 버퍼층을 형성하는 버퍼층 형성단계를 더 포함할 수 있다.
또한, 상기 박막 트랜지스터 제조방법에서 상기 실리콘 박막 결정화 단계는 열처리 온도가 높을수록 열처리 시간이 짧게 되도록 진행될 수 있다. 또한, 상기 실리콘 박막 결정화 단계는 금속 촉매의 도핑 농도가 1011 ∼1016개/㎠ 일 수 있다.
또한, 상기 제1패시베이션 단계는 700도 내지 800도의 온도에서 진행될 수 있다. 또한, 본 발명에서 상기 H2O 증기는 수소(H2)와 산소(O2)를 700 ∼ 900℃의 온도에서 수증기 합성 반응(pyrotorch 방식)에 의하여 공급되거나, 탈이온수를 20℃이상의 온도로 가열하여 가열 방식에 의하여 공급될 수 있다.
또한, 본 발명에서 상기 패시베이션막 형성단계는 상기 패시베이션막이 단일 원자층에서 수백Å이상의 두께로 형성될 수 있다.
또한, 본 발명의 박막 트랜지스터 제조방법은 상기 콘택홀 형성단계 후에 상기 소스 영역과 드레인 영역의 상면에 O2 또는 H20 증기를 공급하여 상기 활성층을 패시베이션시키는 제2패시베이션 단계를 더 포함하여 이루어질 수 있다. 상기 제2 패시베이션 단계는 200℃ 내지 600℃의 온도에서 실시될 수 있다.
또한, 본 발명에서 상기 제1패시베이션 단계와 제2패시베이션 단계는 다수의 독립 챔버로 구성된 인라인 시스템 또는 하나의 단독 챔버가 수직으로 형성되는 수직관상로에서 실시될 수 있다.
본 발명에 의하면 다결정 실시콘 박막의 입계에서 석출되는 금속실리사이드가 분포되는 영역을 줄일 수 있어 다결정 실리콘 박막을 전체적으로 균일하게 형성할 수 있으며, 전류특성과 전자 이동도를 향상시킬 수 있게 된다.
또한, 본 발명에 의하면, O2 가스 또는 H20 증기를 공급하여 다결정 실리콘 박막을 패시베이션하여 다결정 실리콘 박막의 표면에 존재하는 실리콘의 댕글링 본드가 보다 강하게 패시베이션되도록 함으로써 전류 특성과 전자의 이동도를 향상시키고 박막 트랜지스터의 소자 특성을 향상시키게 된다.
또한, 본 발명에 의하면, 비정질 실리콘 박막을 결정화하면서 패시베이션을 할 수 있어 공정을 단순하게 하고 공정 시간을 단축할 수 있게 된다.
이하에서, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 박막 트랜지스터 제조방법에 대하여 설명한다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 제조방법의 순서도를 나타 낸다. 도 3a 내지 도 3l는 도 2의 순서도의 각 단계에 대응되는 공정도를 나타낸다.
본 발명의 실시예에 따른 박막 트랜지스터 제조방법은, 도 2를 참조하면, 비정질 실리콘 박막 형성단계(S10)와, 실리콘 박막 결정화단계(S20)와, 제1패시베이션 단계(S30)와, 활성층 형성단계(S40)와, 게이트 절연막 형성단계(S50)와, 게이트 전극 형성단계(S60) 및 소스 및 드레인 영역 형성단계(S70)를 포함하여 이루어진다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터 제조방법은 버퍼층 형성단계(S5)를 더 포함하여 이루어질 수 있다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터 제조방법은 층간 절연막 형성단계(S80)와, 콘택홀 형성단계(S90)와 제2패시베이션 단계(S100) 및 소스 및 드레인 전극 형성단계(S110)를 더 포함하여 이루어질 수 있다.
상기 박막 트랜지스터 제조방법은 비정실 실리콘 박막을 다결정 실리콘 박막으로 결정화하면서, 다결정 실리콘 박막의 표면에 O2 가스 또는 H2O 증기를 사용하여 패시베이션막을 형성하게 된다. 이때, 상기 패시베이션막은 실리콘 박막의 표면이 산화되어 결정화 온도에 따라 산화막으로 형성될 수도 있다. 상기 박막 트랜지스터 제조방법은 비정질 실리콘을 결정화하는 과정 중에 상온에서 고온으로 승온하는 승온 과정 또는 고온에서 상온으로 냉각하는 냉각 과정에서 패시베이션막이 형성되도록 할 수 있다.
또한, 상기 박막 트랜지스터 제조방법은 비정질 실리콘 박막에 결정화를 촉진하는 금속 촉매를 도핑하여 다결정 실리콘 박막으로 결정화하며, 열처리 과정에서 열처리 온도와 열처리 시간을 최적화하여 다결정 실리콘 박막의 입계에 석출되는 금속 촉매의 금속 화합물의 양을 감소시킬 수 있다.
또한, 상기 박막 트랜지스터 제조방법에서 실리콘 박막 결정화 단계와 제1패시베이션 단계는 각각의 독립적으로 제어되는 다수의 챔버로 구성되어 단계적으로 온도를 상승 및 하강시키는 인라인 시스템(in-line system)의 열처리 장비에서 함께 실시될 수 있다. 상기 인라인 시스템의 경우에는 각 챔버에 O2 가스 또는 H2O 증기를 공급하여 실리콘 박막의 패시베이션이 진행되도록 할 수 있다. 따라서, 상기 인라인 시스템을 사용하는 경우에는 실리콘 박막의 결정화를 위한 과정에서 승온 과정을 진행하는 챔버 또는 냉각과정을 진행하는 챔버에 각각 O2 가스 또는 H2O 증기를 공급하여 패시베이션을 진행할 수 있다.
상기 인라인 시스템은 본원 발명의 출원인이 이미 출원하여 공개된 반도체 소자의 열처리 시스템(출원번호 10-2005-0017003,10-2005-0017004, 10-2005-0017005)이 사용될 수 있으며, 여기서 상기 인라인 시스템에 대한 상세한 설명은 생략한다.
또한, 본 발명의 박막 트랜지스터 제조방법은 수직 관상로에서 실시될 수 있다. 상기 수직 관상로에서는 비정질 실리콘 박막이 형성된 절연기판을 로의 내부에 적층한 후에 승온 과정과 냉각과정을 통하여 다결정 실리콘 박막으로 결정화하게 된다. 따라서, 상기 수직 관상로를 이용하는 경우에는 수직 관상로의 상부에 노즐을 설치하여 O2 가스 또는 H2O 증기를 공급하여 로의 전체 분위기를 O2 가스 또는 H2O 분위기로 유지하거나, 각각의 절연기판 상부에 노즐을 설치하여 기판의 표면에 O2 가스 또는 H2O 증기를 직접 분사하여 패시베이션을 진행할 수 있다. 상기 수직 관상로는 반도체 공정에서 일반적으로 사용되는 장비이므로 여기서 상세한 설명은 생략한다.
상기 버퍼층 형성단계(S5)는, 도 3a을 참조하면, 절연기판(10)의 상면에 실리콘 산화물과 같은 절연물질로 버퍼층(12)을 형성하는 단계이다. 상기 절연기판(10)은 단결정 실리콘, 실리콘 카바이드 단결정, 유리, 석영 또는 플라스틱 기판으로 형성될 수 있다. 또한, 상기 버퍼층(12)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 형성될 수 있다. 상기 버퍼층(12)은 플라즈마 화학기상 증착법(PECVD;Plasma-Enhanced Chemical Vapor Deposition) 또는 저압 화학기상 증착법(LPCVD;Low-Pressure Chemical Vapor Deposition) 에 의하여 형성될 수 있다. 상기 버퍼층(12)은 절연기판(10)에서 발생하는 수분 또는 불순물이 절연기판의 상부에 형성되는 비정질 실리콘 박막으로 확산되는 것을 방지하게 된다.
한편, 상기 버퍼층 형성단계(S5)는 절연기판(10)으로부터 비정질 실리콘 박막으로 수분 또는 불순물이 확산될 가능성이 없는 경우에 실시되지 않을 수 있다. 즉, 상기 절연기판(10)은 상면에 버퍼층(12)이 형성되지 않게 된다.
상기 비정질 실리콘 박막 형성단계(S10)는, 도 3b를 참조하면, 절연기판(10)의 상부에 비정질 실리콘 박막(20a)을 형성하는 단계이다. 상기 비정질 실리콘 박막(20a)은 절연기판(10)의 상부 즉, 버퍼층(12)의 상면에 전체적으로 형성된다. 한편, 상기 절연기판(10)의 상면에 버퍼층(12)이 형성되지 않는 경우에는, 상기 비정질 실리콘 박막(20a)은 절연기판(10)의 상면에 직접 형성된다. 상기 비정질 실리콘 박막(20a)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)으로 형성될 수 있다.
상기 실리콘 박막 결정화단계(S20)는, 도 3c를 참조하면, 비정질 실리콘 박막(20a)을 결정화하여 다결정 실리콘 박막(20b)으로 형성하는 단계이다. 상기 비정질 실리콘 박막(20a)은 금속유도 결정화 방법에 의하여 비정질 실리콘 박막(20a)이 다결정 실리콘 박막(20b)으로 결정화된다.
상기 실리콘 박막 결정화단계(S20)는 도핑 과정과 금속 촉매가 도핑된 비정질 실리콘 박막을 열처리하는 열처리 과정을 포함하여 이루어진다.
상기 도핑과정은 비정질 실리콘 박막의 상면에 금속 촉매를 도핑하는 과정으로 진행된다. 상기 금속 촉매는 비정질 실리콘 박막(20a)의 표면에 도핑되어 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고, 금속 실리사이드가 결정화의 핵인 시드(seed)로 작용하게 되어 비정질 실리콘층의 결정화를 유도하게 된다.
상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나가 사용되며, 바람직하게는 니켈(Ni)이 사용될 수 있다.
상기 금속 촉매는 바람직하게는 1011 ∼ 1016개/㎠의 농도로 도핑된다. 상기 금속 촉매의 농도가 너무 작으면 비정질 실리콘 박막의 결정화가 불충분하게 되거나, 비정질 실리콘 박막의 결정화에 많은 시간이 소요될 수 있다. 또한, 금속 촉매의 농도가 너무 높게 되면 다결정 실리콘 박막으로 결정화되는 과정에서 결정의 크기가 너무 작게 되어 트랜지스터의 전류 특성과 전자의 이동도가 저하된다. 또한, 금속 촉매의 농도가 너무 높게 되면 다결정 실리콘 박막 내에 잔존하는 금속 촉매의 양이 너무 많게 되어 역시 트랜지스터의 특성을 저하시키게 된다.
상기 열처리 과정은 금속 촉매가 도핑된 비정질 실리콘 박막을 열처리하여 다결정 실리콘 박막으로 결정화하는 과정이다. 상기 열처리 과정은 바람직하게는 600 ∼ 850℃의 열처리 온도 범위에서 진행된다. 또한, 상기 열처리 과정은 바람직하게는 5 ∼ 150분의 열처리 시간 범위에서 진행된다. 한편, 상기 열처리 과정에서 열처리 온도가 높게 되면 상대적으로 열처리 시간은 짧게 설정될 수 있다. 즉, 상기 비정질 실리콘 박막은 열처리 온도가 높으면 결정화가 빠르게 진행되므로 열처리 시간을 상대적으로 짧게 설정하여도 결정화가 충분히 진행될 수 있다.
상기 다결정 실리콘 박막은 열처리가 진행됨에 따라, 다결정 실리콘 박막의 입계에 존재하는 금속실리사이드가 입계의 특정 부위 예를 들면 입계가 서로 만나는 코너 부위에 집중된다. 따라서, 상기 다결정 실리콘 박막은 입계에서 금속실리사이드가 존재하는 영역이 작게 되어 전류 특성과 전자 이동도와 같은 특성이 개선된다.
상기 열처리 온도가 600℃보다 낮게 되면 다결정 실리콘 박막의 입계에 존재하는 금속실리사이드가 입계에 전체적으로 존재하게 되어 다결정 실리콘 박막의 특성을 저하시키게 된다. 또한, 상기 열처리 온도가 600℃보다 낮게 되면 비정질 실리콘 박막의 결정화가 충분하지 않게 될 수 있다. 한편, 상기 열처리 온도가 850℃보다 높게 되면, 절연기판이 유리인 경우에 절연기판의 변형이 유발될 수 있다.
상기 열처리 시간이 5분보다 짧게 되면, 다결정 실리콘 박막의 입계에 존재하는 금속실리사이드가 입계에 전체적으로 존재하게 되어 다결정 실리콘 박막의 특성을 저하시키게 된다. 또한, 상기 열처리 시간이 5분보다 짧게 되면 비정질 실리콘 박막의 결정화가 충분하지 않게 될 수 있다. 한편, 상기 열처리 시간이 150분 보다 길게 되면 열처리 시간의 증가에 따른 효과가 크지 않게 된다.
상기 제1패시베이션 단계(S30)는, 도 3d를 참조하면, 다결정 실리콘 박막(20b)의 표면에 H2O 증기를 공급하여 다결정 실리콘 박막(20b)의 표면에 패시베이션막(30a)을 형성하는 단계이다. 상기 패시베이션막(30a)은 공급되는 O2 가스 또는 H2O 증기에 의하여 다결정 실리콘 박막(20b)의 표면이 산화되어 실리콘 산화막으로 형성될 수 있다. 상기 패시베이션막(30a)은 다결정 실리콘 박막(20b)의 표면이 산화되어 형성되므로 다결정 실리콘 박막(20b)의 표면에 존재하는 댕글링 본드를 감소시키게 된다. 또한, 상기 O2 가스 또는 H2O 증기는 패시베이션막(30a)을 형성하는 과정에서 다결정 실리콘 박막의 내부로 확산되어 다결정 실리콘 박막의 내부에서 Si-H 결합, Si-O 결합을 형성하게 된다. 따라서, 상기 다결정 실리콘 박막(20b)은 표면과 내부에 전자 및 정공의 이동을 방해하는 포획 지점(trap site)의 밀도가 감소하게 된다.
한편, 상기 제1패시베이션 단계(S30)는, 다결정 실리콘 박막이 형성되는 과정에서 적용이 가능하다. 즉, 비정질 실리콘 박막의 승온 시 첨가되는 O2 가스 또는 H2O 증기는 표면의 Ni과 반응하여 다결정 실리콘 박막의 형성 후 다결정 실리콘 박막 내에 잔존하는 Ni의 양을 감소시키며, 결정화 후 트랜지스터의 작동 시 전자 또는 정공의 이동을 방해하는 NiSi2 화합물을 산화시켜 트랜지스터 구동 특성을 향상 시킨다.
상기 H2O 증기는 탈이온수를 20℃이상의 온도, 바람직하게는 100℃이상의 온도로 가열하는 가열방식에 의하여 생성하거나, 수소(H2)와 산소(O2)를 700 ∼ 900℃의 온도에서 수증기 합성 반응(pyrotorch 방식)에 의하여 생성하여 공급될 수 있다. 상기 탈이온수가 100℃보다 작은 온도로 가열되는 경우에는 초음파 방식을 함 께 사용하여 H2O 증기를 공급하게 된다. 상기 H2O 증기는 바람직하게는 수증기 합성 반응에 의하여 공급된다. 상기 수증기 합성 반응에서 공급되는 수소와 산소의 공급비는 1:1 내지 2:1의 비율로 공급된다. 상기 수증기 합성 반응 방식은 고온에서의 반응에 의하여 H2O 증기를 형성하게 되므로 순수하고 양질의 증기를 형성할 수 있으며, 증기가 공급되는 박막의 상면에 워터 마크(water mark)를 형성하지 않게 된다.
상기 O2 가스는 순수한 가스의 상태로 직접 공급된다.
상기 제1패시베이션 단계(S30)는 실리콘 박막 결정화단계(S20) 중 다결정 실리콘 박막(20b)을 고온에서 상온으로 냉각하는 냉각과정에서 O2 가스 또는 H2O 증기를 공급하여 실시할 수 있다. 또한, 상기 제1패시베이션 단계(S30)는 실리콘 박막 결정화단계(S20)에서 다결정 실리콘 박막(20b)을 상온에서 고온으로 승온하는 승온과정과 유도 열처리과정에서 O2 가스 또는 H2O 증기를 공급하여 실시할 수 있다. 따라서, 상기 제1패시베이션 단계(S30)는 승온 과정의 700℃ 내지 800℃의 온도에서 진행될 수 있다. 또한, 상기 제1패시베이션 단계(S30)는 유도 열처리 과정의 850℃이상의 온도에서 진행될 수 있다. 또한, 상기 제1패시베이션 단계(S30)는 냉각과정의 400℃ 내지 800 ℃의 온도에서 진행될 수 있다.
상기 패시베이션막(30a)은 공정 온도와 시간에 따라 단일 원자층의 두께에서부터 수백 Å의 두께로 형성된다. 상기 패시베이션막(30a)은 단일 원자층으로 형성되지 않는 경우에, 다결정 실리콘 박막이 부분적으로 패시베이션되지 않게 되므로 전체적으로 특성이 균일하지 않게 될 수 있다. 또한, 상기 패시베이션막(30a)은 그 두께가 수백Å보다 두껍게 형성하는 경우에 공정 시간이 증가하게 되므로 수백Å이내의 적정한 두께로 형성되는 것이 바람직하다.
상기 활성층 형성단계(S40)는, 도 3e를 참조하면, 다결정 실리콘 박막(20b)을 소정 면적의 활성층(20)으로 패터닝하는 단계이다. 상기 활성층(20)은 제조하고자 하는 박막 트랜지스터의 설계에 따른 면적과 형상을 갖도록 패터닝된다. 또한, 상기 패시베이션막(30a)은 활성층(20)에 대응되는 형상으로 다결정 실리콘 박막(20b)과 함께 패터닝된다. 상기 활성층(20)은 후공정에서 제1영역과 제2영역 및 채널 영역으로 형성된다.
상기 게이트 절연막 형성단계(S50)는, 도 3f를 참조하면, 활성층(20)과 패시베이션막(30)이 형성된 절연기판(10) 상에 게이트 절연막(40)을 형성하는 단계이다. 상기 게이트 절연막(40)은 활성층(20)을 포함하는 절연기판(10)의 상면에 화학기상증착법 또는 플라즈마 강화 화학기상 증착법에 의하여 전체적으로 형성되며, 산화막 또는 질화막으로 이루어진다. 상기 게이트 절연막(40)은 대략 1000Å의 두께로 형성된다.
한편, 상기 활성층 형성 단계(S40) 및 게이트 절연막 형성 단계(S50)는 그 편이에 따라 순서가 바뀔 수 있으며, 이 경우 게이트 절연막은 활성층 형성에 의해 기판의 전체에 불연속적인 형상을 갖는다.
상기 게이트 전극 형성단계(S60)는, 도 3g를 참조하면, 게이트 절연막(40)의 상부에 게이트 전극(50)을 형성하는 단계이다. 보다 구체적으로는, 상기 게이트 전극(50)은 먼저 게이트 절연막(40)의 상면에 전체적으로 형성되는 게이트 전극막을 식각하여 형성하는 방법과 패터닝된 감광액(photoresist)을 이용하여 리프트 오프(lift-off)방법으로 형성될 수 있다. 상기 게이트 전극막은 건식 식각법 또는 습식 식각법에 의하여 게이트 전극(50)으로 패터닝될 수 있다. 상기 게이트 전극(50)은 활성층(20)을 채널 영역(21a)과 채널 영역(21a)을 중심으로 제1영역(22a)과 제2영역(23a)으로 구분하게 된다.
상기 게이트 전극(50)은 알루미늄(Al), 알루미늄- 네오디뮴(Al-Nd)과 같은 알루미늄 합금, 크롬(Cr), 몰리브덴(Mo)과 같은 금속의 단일막 또는 이들을 적층한 적층막으로 이루어지며, 대략 2000 ∼ 3000Å의 두께로 형성된다.
상기 소스 및 드레인 영역 형성단계(S70)는, 도 3h를 참조하면, 활성층(20)의 제1영역(22a)과 제2영역(23a)에 불순물 또는 불순물을 주입하여 소스 영역(22)과 드레인 영역(23)을 형성하는 단계이다. 상기 제1영역(22a)과 제2영역(23a)은 주입되는 불순물에 의하여 소스 영역(22)과 드레인 영역(23)으로 각각 형성된다. 상기 불순물은 p형 불순물 또는 n형 불순물로 이루어질 수 있다. 상기 p형 불순물은 붕소(B), 알루미늄(Al), 칼륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나 이상으로 이루어질 수 있다. 또한, 상기 n형 불순물은 인(P)으로 이루어질 수 있다.
상기 층간 절연막 형성단계(S80)는, 도 3i를 참조하면, 게이트 절연막(40)과 게이트 전극(50)의 상부에 층간 절연막(60)을 형성하는 단계이다. 상기 층간 절연막(60)은 화학기상증착법 또는 플라즈마 강화 화학기상 증착법에 의하여 전체적으로 형성되며, 산화막 또는 질화막으로 이루어진다.
상기 콘택홀 형성단계(S90)는, 도 3j를 참조하면, 층간 절연막(60)과 게이트 절연막(40) 및 패시베이션막(30)의 소정 영역을 식각하여 콘택홀(70a)을 형성하는 단계이다. 상기 콘택홀(70a)은 소스 영역(22)과 드레인 영역(23)의 일부 영역이 노출되도록 형성된다. 따라서, 상기 콘택홀(70a)은 소스 영역(22)에 형성되는 제1콘택홀(70b)과 드레인 영역(23)에 형성되는 제2콘택홀(70c)로 형성된다.
상기 제2패시베이션 단계(S100)는, 도 3k를 참조하면, 콘택홀(70a)을 통하여 소스 영역(22)과 드레인 영역(23)에 O2 가스 또는 H2O 증기를 공급하여 채널 영역에 위치하는 다결정 실리콘 박막을 패시베이션을 시키는 단계이다. 상기 제2패시베이션 단계(S100)에서는 O2 가스 또는 H2O 증기를 짧은 시간동안 공급하여 채널 영역의 활성층(20)을 패시베이션시키게 된다. 이 경우 주입된 O2 가스 또는 H2O 증기는 콘택홀(70b 및 70c)을 통하여 활성층에 확산되고 시간의 경과에 따라 게이트 전극의 하단부에 위치하는 체널 영역을 패시베이션 시키게 된다. 따라서, 상기 제2패시베이션 단계(S100)에서는 패시베이션에 의하여 활성층(20)의 표면에 발생되는 댕글링 본드를 제거하게 된다.
상기 제2패시베이션 단계(S100)는 200℃ 내지 600℃의 온도에서 실시된다. 상기 제2패시베이션의 온도가 200℃보다 낮게 되면 활성층의 표면의 패시베시션이 충분하지 않을 수 있다. 또한, 상기 제2패시베이션의 온도가 너무 높으면 활성층의 표면에 산화막이 형성되어 소스 전극과 드레인 전극과의 전기적 저항이 증가될 수 있으며, 또한, 상기 제2패시베이션의 온도가 너무 높으면 보로실리케이트 기판과 같은 기판에서 발생하는 수축(shrinkage)에 의해 후 공정의 진행이 불가능하다.
한편, 상기 제2패시베이션 단계(S100)는 소스 및 드래인 형성 단계(S70) 이후에 진행하여, 그 효과를 증가 시키며, 불순물 활성화 공정과 동시에 진행할 수 있다.
상기 소스 및 드레인 전극 형성단계(S110)는, 도 3l을 참조하면, 콘택홀(70a)을 통하여 활성층(20)의 소스 영역(22)과 드레인(23)과 각각 접촉하는 전극(70; 72,73)을 형성하는 단계이다. 상기 소스 전극(72)은 활성층의 소스 영역(22)에 전기적으로 접촉되도록 형성된다. 또한, 상기 드레인 전극(73)은 드레인 영역과 전기적으로 접촉되도록 형성된다. 상기 소스 전극(72)과 드레인 전극(73)은 층간 절연막(60)의 상면에 알루미늄과 같은 전도성 물질을 증착하고 패터닝하여 형성하게 된다.
다음은 본 발명의 박막 트랜지스터 제조방법에 대한 구체적인 실시예를 설명한다.
이하의 실시예에서는 절연기판에 형성되는 비정질 실리콘 박막의 결정화 단계와 제1패시베이션 단계를 중심으로 설명한다.
먼저, 상기 비정질 실리콘 박막의 결정화 단계와 제1패시베이션 단계가 진행되는 시스템에 대하여 설명한다.
도 4는 비정질 실리콘 박막의 결정화 단계와 제1패시베이션 단계가 진행되는 인라인 시스템의 구성도를 나타낸다. 도 5는 도 4의 인라인 시스템에서 H2O 증기의 공급수단이 장착된 챔버에 대한 개략적인 단면도를 나타낸다.
본 실시예에서는 상기에서 설명한 바와 같이 본 발명의 출원인이 기 출원한 반도체 소자의 열처리 시스템을 사용하여 실시한다.
상기 인라인 시스템은, 도 4를 참조하면, 반도체 소자를 로딩하는 로딩부(100)와 서로 접하여 장착되는 가열부(200)와 공정부(300)와 냉각부(400) 및 언로딩부(500)를 포함하여 형성된다. 상기 로딩부(100)는 가열부(200)로 반도체 소자를 로딩하게 되며, 언로딩부(500)는 냉각부(400)로부터 언로딩하게 된다. 상기 가열부(200)와 냉각부(400)는 각각 독립적으로 온도가 제어되는 다수의 챔버로 구성되며, 여기서는 각각 3개의 챔버로 구성된다. 즉, 상기 가열부(200)는 제1챔 버(210)와 제2챔버(220) 및 제3챔버(230)으로 구성된다. 또한, 상기 냉각부(400)는 제4챔버(410)와 제5챔버(420) 및 제6챔버(430)을 포함하여 구성된다. 상기 공정부(300)는 공정 챔버를 포함하며 자성 코아와 유도 코일을 이용한 유도 가열을 통하여 짧은 시간 내에 절연기판을 포함하는 열처리 하고자 하는 박막의 온도를 높은 온도까지 균일하게 가열하게 된다. 상기 인라인 시스템은 절연기판을 세터에 안착시켜 이송하며 열처리하게 되므로 절연기판의 변형을 최소화하게 된다.
한편, 상기 실리콘 박막 결정화단계에서는 열처리 온도에 따라 공정부(300)가 설치되지 않은 상태에서 진행될 수 있음은 물론이다.
또한, 상기 가열부(200)와 냉각부(400)를 구성하는 각 챔버는 다결정 실리콘 박막의 패시베이션 단계를 수행하는 경우에, 도 5를 참조하면, 하우징(201), 하우징(201) 내부에서 절연기판(10)의 상부에 설치되는 분사 노즐(204), 분사 노즐(204)로 증기를 공급하는 증기 발생기(205) 및 증기 발생기(205)로 H2가스와 O2 가스를 각각 공급하는 가스 공급 유닛(206)을 포함하여 형성될 수 있다.
상기 하우징(201)은 내부에 열처리 공간을 형성하게 되며, 열처리 조건에 따른 온도로 장입되는 절연기판을 열처리하게 된다. 상기 하우징(201)는 내부에 절연기판(10)을 이송하는 롤러(202)와 내부를 가열하는 히터(203)를 포함하여 형성된다.
상기 분사 노즐(204)은 절연기판(10)이 이송되는 영역의 상부에 설치되어 절연기판의 상부에 전체적으로 균일하게 H2O 증기를 공급하게 된다. 따라서, 상기 분 사 노즐(204)은 절연기판의 면적에 대응되는 영역에 분포되어 형성되는 다수의 분사구를 포함하여 형성된다.
상기 증기 발생기(205)는 700℃ 내지 900℃로 가열되는 내부공간을 포함하며, 공급되는 H2가스와 O2 가스를 반응시켜 H2O 증기를 생성하게 된다. 상기 증기 발생기(205)는 생성된 H2O 증기를 배관을 통하여 분사 노즐(204)로 공급하게 된다. 상기 증기 발생기(205)는 일반적으로 사용되는 파이로 토치 시스템(pyrotorch system 또는 pyrogenic H2O vapor generator)으로 형성될 수 있다.
상기 가스 공급 유닛(206)은 H2가스와 O2 가스를 증기 발생기(205)로 공급하기 위한 배관과 각종 제어 밸브를 포함하여 형성된다. 상기 가스 공급 유닛(206)은 가스 공급에 사용되는 일반적인 구성으로 형성될 수 있으며, 여기서 상세한 설명은 생략한다. 또한, 상기 가스 공급 유닛(206)은 자체적으로 H2가스와 O2 가스를 저장하는 용기를 포함할 수 있으며, 별도의 배관을 통하여 외부로부터 H2가스와 O2 가스를 공급받을 수 있다. 상기 가스 공급 유닛(206)은 하나의 실시예에 불과하며 다양한 가스 공급 유닛이 사용될 수 있다. 또한, 상기 가스 공급 유닛(206)은 O2 가스만을 공급하도록 형성될 수 있음은 물론이다.
다음으로, 상기 실리콘 박막 결정화단계에 대한 실시예에 대하여 설명한다.
이하의 실시예에서 설명하는 실리콘 박막 결정화단계는 도 3에서 도시한 시 스템에서 가열부(200)와 냉각부(400)를 열처리 온도로 설정하고, 비정질 실리콘 박막이 열처리 시간 동안에 가열부(200)와 냉각부(40)를 통과하도록 하여 진행되었다. 한편, 상기 실리콘 박막 결정화단계는 반도체 공정에서 일반적으로 사용되고 있는수지관상로에서 진행될 수 있음은 물론이다.
<실시예1>
실시예1에서는 열처리 온도를 달리하면서 비정질 실리콘 박막을 결정화하였다. 다만, 열처리 시간은 열처리 온도에 따른 효과를 명확하게 관찰하기 위하여 열처리 온도가 증가함에 따라 짧게 하였다. 상기 비정질 실리콘 박막의 열처리는 열처리 온도와 열처리 시간을 각각, 600℃ 150분(실시예1a), 650℃ 80분(실시예1b), 700℃ 20분(실시예1c), 750℃ 10분(실시예1d), 800℃ 5분(실시예1e)으로 하여 진행되었다. 한편, 금속 촉매의 도핑 농도는 2E1013개/㎠로 하였다.
<실시예2>
실시예2에서는 열처리 온도를 일정하게 하면서 열처리 시간을 달리하여 비정질 실리콘 박막을 결정화하였다. 즉, 상기 비정질 실리콘 박막의 열처리는 열처리 온도를 700℃로 일정하게 하면서 열처리 시간을 5분(실시예2a), 10분(실시예2b), 20분(실시예2c), 40분(실시예2d)으로 하여 진행되었다.이때 금속 촉매의 도핑 농도는 2E1013개/㎠로 하였다.
<실시예3>
실시예3에서는 열처리 온도와 열처리 시간을 일정하게 하고 금속 촉매의 도 핑 농도를 달리하여 비정실 실리콘 박막을 결정화하였다. 즉, 상기 비정질 실리콘 박막은 금속 촉매의 도핑 농도를 각각 5E1011개/㎠(실시예3a), 2E1012개/㎠(실시예3b), 2E1013개/㎠(실시예3c), 6E1014개/㎠(실시예3d), 5E1015개/㎠(실시예3e)로 하였다. 이때, 열처리 온도는 750℃로 하였으며, 열처리 시간은 5분으로 하였다.
다음은 상기 비정질 실리콘 박막의 결정화 조건에 따른 각 실시예에 대한 평가 결과를 설명한다.
상기 비정질 실리콘 박막의 결정화에 대한 평가는 다결정 실리콘 박막을 에칭하여 입계의 형태를 관찰하여 이루어지게 된다. 일반적으로 상기 다결정 실리콘 박막을 에칭하게 되면, 다결정 실리콘 박막의 입계에 존재하는 금속실리사이드가 에칭되면서 입계가 관찰된다. 따라서, 상기 다결정 실리콘 박막에서 에칭시에 입계가 관찰되지 않는 것은 입계에 금속실리사이드가 존재하는 않는다는 것을 나타낸다.
도 6a 내지 도 6e는 실시예1에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다. 즉, 도 6a 내지 도 6e는 각각 실시예1a, 실시예1b, 실시예1c, 실시예1d, 실시예1e에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다.
상기 비정질 실리콘 박막은, 도 6a 내지 도 6e를 참조하면, 열처리 온도가 증가함에 따라 입계에 존재하는 금속 실리사이드가 특정 부위, 예를 들면 입계가 서로 만나는 코너부위에 집중되어 분포하게 된다. 즉, 열처리 온도가 600℃인 경우 에, 상기 다결정 실리콘 박막은 금속실리사이드가 입계를 따라 분포하게 되므로 입계가 어느 정도 관찰된다. 다만, 이 경우에도 금속실리사이드는 입계를 따라 전체적으로 분포되지 않고 있음을 알 수 있다. 또한, 열처리 온도가 800℃인 경우에는 입계가 거의 관찰되지 않게 된다. 즉, 상기 다결정 실리콘 박막은 금속 실리사이드가 특정 부위에 점 형태로 존재하게 된다. 따라서, 상기 다결정 실리콘 박막은 열처리 온도가 증가함에 따라, 금속실리사이드가 입계의 특정부위에 집중적으로 분포되는 정도가 크게 된다.
도 7a 내지 도 7d는 실시예2에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다. 즉, 도 7a 내지 도 7d는 각각 실시예2a, 실시예2b, 실시예2c, 실시예2d에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다.
상기 비정질 실리콘 박막은, 도 7a 내지 도 7d를 참조하면, 열처리 시간이 길어짐에 따라 입계에 존재하는 금속 실리사이드가 특정 부위, 예를 들면 입계가 서로 만나는 코너부위에 집중되어 분포하게 된다. 즉, 열처리 시간이 5분인 경우에, 상기 다결정 실리콘 박막은 금속실리사이드가 입계를 따라 분포하게 되므로 입계가 어느 정도 관찰된다. 다만, 이 경우에도 금속실리사이드는 입계를 따라 전체적으로 분포되지 않고 있음을 알 수 있다. 또한, 열처리 시간이 40분인 경우에는 입계가 거의 관찰되지 않게 된다. 즉, 상기 다결정 실리콘 박막은 금속 실리사이드가 특정 부위에 점 형태로 존재하게 된다. 따라서, 상기 다결정 실리콘 박막은 열처리 온도가 증가함에 따라, 금속실리사이드가 입계의 특정부위에 집중적으로 분포 되는 정도가 크게 된다.
도 8a 내지 도 8e는 실시예2에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다. 즉, 도 8a 내지 도 8e는 각각 실시예7a, 실시예7b, 실시예7c, 실시예7d, 실시예7e에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다.
상기 비정질 실리콘 박막은, 도 8a 내지 도 8e를 참조하면, 금속 촉매의 도핑농도가 감소함에 따라 입계에 존재하는 금속 실리사이드가 특정 부위, 예를 들면 입계가 서로 만나는 코너부위에 집중되어 분포하게 된다. 즉, 상기 금속 촉매의 도핑농도가 5E1011개/㎠로 상대적으로 작은 경우에, 상기 다결정 실리콘 박막은 금속실리사이드가 입계의 특정 부위에만 분포하게 되므로 입계가 거의 관찰되지 않게 된다. 또한, 상기 금속 촉매의 도핑 농도가 5E1015개/㎠인 경우에 금속실리사이드가 입계에 전체적으로 분포하게 된다. 다만, 이 경우에도 금속실리사이드는 입계를 따라 전체적으로 분포되지 않고 있음을 알 수 있다. 즉, 상기 다결정 실리콘 박막은 금속 촉매의 도핑 농도가 작을수록 금속실리사이드가 특정 부위에 점 형태로 존재하게 된다. 이는 상기 금속 촉매의 도핑된 농도가 작을수록, 형성되는 금속실리사이드의 양이 상대적으로 작게 되기 때문이다.
다음은 상기 다결정 실리콘 박막의 패시베이션 단계에 대한 실시예에 대하여 설명한다.
도 9는 도 3의 인라인 시스템을 사용하는 패시베이션 단계에 대한 열처리 곡선을 나타낸다.
본 발명의 실시예4에서는, 도 9를 참조하면, 승온 과정과 유도 열처리과정 및 냉각 과정을 순차적으로 실시하게 된다. 실시예4에서는 비정질 실리콘 박막을 사용하여 결정화가 먼저 진행되면서 패시베이션이 함께 진행되도록 하였다. 다만, 실시예4는 비정질 실리콘 박막의 표면에 금속 촉매인 Ni 금속을 도핑하여 결정화가 신속하게 진행될 수 있도록 하였다. 상기 제1패시베이션 단계는 인라인 시스템의 챔버에서 함께 실시된다. 하지만, 상기 제1패시베이션 단계는 인라인 시스템의 별도의 챔버에서 순차적으로 실시될 수 있음은 물론이다. 한편, 상기 박막 트랜지스터 제조방법의 다른 단계는 일반적으로 알려진 방법으로 실시하게 된다.
표 1은 제1패시베이션 단계의 실시예와 비교예에 대한 온도 조건을 나타낸다. 표1에서 온도는 ℃단위의 온도를 의미한다.
TCM1 TCM2 TCM3 PM TCM4 TCM5 TCM6
온도 증기 온도 증기 온도 증기 온도 증기 온도 증기 온도 증기 온도 증기
실시예 700 X 700 X 750 O 850 O 750 O 600 O 450 O
비교예1 700 X 700 X 750 X 850 X 750 X 600 X 450 X
비교예2 670 X 700 X 700 O 800 O 700 X 550 X 400 X
표1에서 보는 바와 같이, 실시예4는 승온 과정에 사용되는 챔버의 온도를 2단계로 설정하고 냉각 과정에 사용되는 챔버의 온도를 3단계로 설정하였다. 또한, 유도 열처리 과정의 온도는 850℃로 설정하였다. 그리고 승온 과정과 유도 열처리 과정 및 냉각과정에서 H2O 증기를 공급하여 비정질 실리콘 박막의 결정화와 함께 실리콘 박막의 패시베이션이 진행되도록 하였다.
비교예1과 비교예2는 실시예4와 온도 조건 및 H2O 증기의 공급여부를 달리하여 실시하였다.
<실시예4>
실시예4는 제1챔버(210)와 제2챔버(220)의 온도를 700℃로 설정하였으며, 제3챔버(230)의 온도를 750℃로 설정하였다. 또한, 실시예4는 공정부(300)를 공정 챔버의 온도를 850℃로 설정하였다. 또한, 실시예4는 제4챔버(410)의 온도를 750℃로, 제5챔버(420)의 온도를 600℃로, 제6챔버(430)의 온도를 450℃으로 설정하였다. 따라서, 실시예4는 로딩부(100)를 통하여 제1챔버(210)에 비정질 실리콘 박막이 형성된 절연기판을 장입하고, 제1챔버(210) 내지 제3챔버(230)에서 순차적으로 승온시켜 절연기판의 변형을 최소화하면서 결정화가 먼저 진행되고 패시베이션이 진행되도록 한다. 또한, 실시예4는 제4챔버(410) 내지 제6챔버(430)에서 절연기판의 냉각을 진행하며 언로딩부(500)를 통하여 절연기판을 인출하게 된다.
또한, 실시예4는 제3챔버(230)와 공정부(300)에 H2O 증기를 공급하여 다결정 실리콘 박막의 산화에 의한 산화막이 형성되도록 하였다. 또한, 실시예4는 제4챔버(410) 내지 제6챔버(430)에서 H2O 증기를 공급하여 다결정 실리콘 박막의 표면에 산화막인 패시베이션막이 형성되도록 한다. 따라서, 실시예4는 패시베이션막이 700℃보다 높은 온도에서 형성되도록 하였다.
또한, 실시예4는 H2O 증기가 공급되어 다결정 실리콘 박막의 표면에 산화막이 형성되는 시간(이하 "산화 시간"이라 함; Toxidation)을 5분, 15분, 30분, 60분으로 구분하여 실시하였다.
한편, 실시예4는 패시베이션막이 형성된 후에 후속 공정을 통하여 박막 트랜지스터를 제조하게 된다.
<비교예1>
비교예1은 전체적인 과정이 실시예4와 동일하며, 각 챔버에 H2O 증기를 공급하지 않았다. 따라서, 비교예1에서는 표면에 패시베이션막이 형성되지 않게 된다.
<비교예2>
비교예2는 실시예4와 전체적인 과정은 동일하나 제1챔버(210) 내지 제3챔버(230)와 공정부(300) 및 제4챔버(410) 내지 제6챔버(430)의 온도가 실시예보다 낮게 설정하였다. 즉, 비교예2에서는 제1챔버(210)의 온도가 670℃로, 제2챔버(220)와 제3챔버(230)의 온도가 700℃로, 공정부(300)의 온도가 800℃로, 제4챔버(410)의 온도가 700℃로, 제5챔버(420)의 온도가 550℃로, 제6챔버(430)의 온도가 400℃로 설정되었다.
또한, 비교예2는 H2O 증기가 공급되어 실리콘 박막의 표면에 산화 시간을 5분, 15분, 30분으로 구분하여 실시하였다.
다음은 상기 실시예4와 비교예들에 의하여 제조된 다결정 실리콘 박막 또는 박막 트랜지스터의 특성을 평가하였다.
<결정성 평가>
다결정 실리콘 박막의 결정성 평가는 결정화된 실리콘 박막의 결정 상태를 평가하는 것으로 박막 트랜지스터의 전자 및 정공 이동도를 간접적으로 평가할 수 있게 된다.
결정성 평가는 다결정 실리콘 박막의 조직 사진을 주사전자 현미경으로 관찰하여 평가하였다. 도 10a는 실시예4에 따른 다결정 실리콘 박막의 주사 전자 현미경 사진이며, 도 10b는 비교예1에 따른 다결정 실리콘 박막의 주사 전자 현미경 사진이다. 결정성 평가에 따르면, 도 10a와 도 10b를 참조하면 실시예4에 따른 다결정 실리콘 박막의 결정성이 비교예1에 따른 다결정 실리콘 박막의 결정성보다 양호한 것으로 평가되었다. 즉, 비교예1의 경우 전형적인 고상 결정화 실리콘 막의 미세구조 특징인 쌍정 결함과 결정립계 내부에 미세한 서브그레인을 형성하고 있으나 실시예에 따른 다결정 실리콘 박막은 박막 내부의 결함이 감소되어 단일 결정립을 형성하고 입계(grain boundary)가 명확하며 결정 내부에 쌍결함(twin defect)이 소멸되고 있다.
<UV slope value 및 Wavelength 변화 평가>
UV slope value 및 Wavelength 변화 평가는 다결정 실리콘 박막의 표면에 패시베이션막인 산화막의 형성 정도를 평가하게 된다.
도 11a는 실시예4에 따른 다결정 실리콘 박막의 산화 시간에 따른 UV slope value 및 Wavelength 변화를 나타내며, 도 11b는 비교예2에 따른 다결정 실리콘 박막의 산화 시간에 따른 UV slope value 및 Wavelength 변화를 나타낸다.
실시예4에 따른 다결정 실리콘 박막의 UV slope value 및 Wavelength는, 도 11a를 참조하면, 산화 시간이 증가함에 따라 UV slope value이 증가하며, Wavelength가 감소하는 것을 알 수 있다. 이는 산화 시간의 증가에 따라 결정성이 개선되며, 다결정 실리콘의 상부에 산화막이 형성되므로 이종 계면의 형성에 따라 Wavelength가 단파장에서 형성되는 것이다. 또한 장시간의 산화공정(60분 결과)에서는 산화막의 형성에 따라 다결정 실리콘의 두께가 감소하여 UV slope value가 감소하는 결과를 나타낸다. 따라서, 실시예4에 따른 다결정 실리콘 박막은 산화막이 양호하게 형성되며, 다결정 실리콘 박막과 산화막 사이에 새로운 계면이 형성되고 있음을 알 수 있다. 특히, 실시예4에 따른 다결정 실리콘 박막의 UV slope value 및 Wavelength는 산화 시간이 5분이 지나면서 변화가 크게 나타나고 있다. 따라서, 실시예4에서 산화 시간은 5분 이상으로 설정되는 것이 바람직함을 알 수 있다.
그러나, 비교예2에 따른 다결정 실리콘 박막의 UV slope value 및 Wavelength는 산화 시간에 관계없이 변화되지 않은 것을 알 수 있다. 따라서, 비교예2에 따른 다결정 실리콘 박막은 패시베이션막인 산화막이 충분히 형성되지 않고 있음을 알 수 있다.
<패시베이션막의 두께 평가>
도 12는 실시예4에서 산화 시간에 따라 다결정 실리콘 박막의 표면에 형성되는 패시베이션막의 두께 변화를 나타낸다.
상기 패시베이션막은, 도 12를 참조하면, 산화 시간에 따라 그 두께가 증가되는 것을 알 수 있다.
한편, 다결정 실리콘 박막의 UV slope value 및 Wavelength 변화 평가결과를 고려하면 산화 시간이 5분 이상이 되는 것이 바람직하므로, 패시베이션막의 두께는 50Å이 되는 것이 바람직하다.
<패시베이션막의 전기적 특성 평가>
도 13은 실시예4에 따른 패시베이션막의 전기적 특성을 평가한 결과이다.
상기 패시베이션막의 전기적 특성 평가조건은 진동수(frequency)가 1MHz, OSC가 25mV이며, mercury probe를 사용하여 측정하였다. 상기 패시베이션막은 유전 상수가 3.9F/cm이며, interface trap density가 5x1011#/㎠으로 측정되어 양호한 유전체로 형성되는 것을 알 수 있다.
<박막 트랜지스터의 특성 평가>
도 14a는 실시예4와 비교예1에 따른 박막 트랜지스터의 오프 전류를 측정한 결과이며, 도 14b는 실시예4와 비교예1에 따른 박막 트랜지스터의 전자 이동도를 평가한 결과이다.
한편, 도 14a와 도 14b에서는 패시베이션막을 불소(HF)로 제거하여 트랜지스터 박막을 형성한 경우(분리 조건; split condition)에 대한 평가결과를 함께 게시하였다.
실시예4에 따른 박막 트랜지스터의 오프 전류(Ioff)를 측정한 결과, 도 14a를 참조하면, 1.6pA/㎛으로 비교예1의 44pA/㎛보다 낮은 값을 나타내고 있다. 또한, 실시예4에 따른 다결정 실리콘 박막의 표면에 형성되는 패시베이션막을 제거하는 경우에는 오프 전류가 증가하는 것을 알 수 있다. 이는 산화막의 제거시에 불소에 의하여 다결정 실리콘 박막의 계면이 손상되어 나타나는 것으로 파악된다.
실시예4에 따른 박막 트랜지스터의 전하 이동도(mobility)를 측정한 결과, 도 14b를 참조하면, 64㎠/VS로 비교예1의 52㎠/VS보다 높은 값을 나타내고 있다. 또한, 실시예4에 따른 다결정 실리콘 박막의 표면에 형성되는 패시베이션막을 제거하는 경우에는 이동도가 64㎠/VS로 감소하는 것을 알 수 있다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 다결정 실시콘 박막의 입계에 존재하는 NiSi2를 나타내는 전자현미경 사진을 나타낸다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 제조방법의 순서도를 나타낸다.
도 2a 내지 도 2l는 도 1의 순서도의 각 단계에 대응되는 공정도를 나타낸다.
도 3은 비정질 실리콘 박막의 결정화 단계와 제1패시베이션 단계가 진행되는 인라인 시스템의 구성도를 나타낸다.
도 5는 도 3의 인라인 시스템에서 H2O 증기의 공급수단이 장착된 챔버에 대한 개략적인 단면도를 나타낸다.
도 6a 내지 도 6e는 실시예1에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다.
도 7a 내지 도 7d는 실시예2에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다.
도 8a 내지 도 8e는 실시예3에 따른 다결정 실리콘 박막의 현미경 사진을 나타낸다.
도 9는 도 3의 인라인 시스템을 사용하는 비절질 실리콘 박막의 결정화 단계에 대한 열처리 곡선을 나타낸다.
도 10a는 실시예4에 따른 다결정 실리콘 박막의 주사 전자 현미경 사진이며, 도 10b는 비교예1에 따른 다결정 실리콘 박막의 주사 전자 현미경 사진이다.
도 11a는 실시예4에 따른 다결정 실리콘 박막의 산화 시간에 따른 UV slope value 및 Wavelength 변화를 나타내며, 도 11b는 비교예2에 따른 다결정 실리콘 박막의 산화 시간에 따른 UV slope value 및 Wavelength 변화를 나타낸다.
도 12는 실시예4에서 산화 시간에 따라 다결정 실리콘 박막의 표면에 형성되는 패시베이션막의 두께 변화를 나타낸다.
도 13은 실시예4에 따른 산화막의 전기적 특성을 평가한 결과이다.
도 14a는 실시예4와 비교예1에 따른 박막 트랜지스터의 오프 전류를 측정한 결과이며, 도 14b는 실시예4와 비교예1에 따른 박막 트랜지스터의 전자 이동도를 평가한 결과이다.
<도면의 주요 부분에 대한 부호의 설명>
10 - 절연기판 20a - 비정질 실리콘 박막
20b - 다결정 실리콘 박막 20 - 활성층
30 - 패시베이션막 40 - 게이트 절연막
50 - 게이트 전극 60 - 층간 절연막
70a, 70b, 70c - 콘택홀

Claims (10)

  1. 절연기판의 상부에 비정질 실리콘 박막을 형성하는 비정질 실리콘 박막 형성단계;
    상기 비정질 실리콘 박막을 다결정 실리콘 박막으로 결정화하는 실리콘 박막결정화단계;
    상기 다결정 실리콘 박막의 표면에 O2 또는 H20 증기를 공급하여 상기 다결정 실리콘 박막을 산화시켜 패시베이션막을 형성하는 제1패시베이션 단계;
    상기 다결정 실리콘 박막과 상기 패시베이션막을 패터닝하여 상기 다결정 실리콘 박막을 활성층으로 형성하는 활성층 형성단계;
    상기 다결정 실리콘 박막과 상기 패시베이션막의 상부에 게이트 절연막을 형성하는 게이트 절연막 형성단계;
    상기 게이트 절연막의 상부에 게이트 전극을 형성하며, 상기 게이트 전극에 대응되는 영역인 채널영역을 중심으로 상기 다결정 실리콘 박막을 제1영역과 제2영역으로 구분하는 게이트 전극 형성단계;
    상기 제1영역과 제2영역에 p형 또는 n형 불순물을 주입하여 소스 영역/드레인 영역을 형성하는 소스 및 드레인 영역 형성단계;
    상기 게이트 전극과 상기 게이트 절연막을 포함하는 영역에 층간 절연막을 형성하는 층간 절연막 형성단계;
    상기 층간 절연막과 게이트 절연막 및 상기 패시베이션막을 식각하여 상기 소스 영역과 드레인 영역으로 연결되는 제1콘택홀 및 제2콘택홀을 형성하는 콘택홀 형성단계; 및
    상기 제1콘택홀과 제2콘택홀을 통하여 소스 영역과 드레인 영역에 각각 접촉하는 소스 전극과 드레인 전극을 형성하는 소스 및 드레인 전극 형성단계를 포함하며,
    상기 실리콘 박막 결정화 단계는 상기 비정질 실리콘 박막에 금속 촉매가 도핑되고, 열처리 온도가 600 ∼850℃의 범위이며, 열처리 시간이 5 ∼150분의 범위에서 이루어지며,
    상기 실리콘 박막 결정화 단계는 열처리 온도가 높을수록 열처리 시간이 짧은 것을 특징으로 하는 박막 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 절연기판의 상면과 상기 비정질 실리콘 박막 사이에 버퍼층을 형성하는 버퍼층 형성단계를 더 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 실리콘 박막 결정화 단계는 금속 촉매의 도핑 농도가 1011 ∼1016개/㎠ 인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  5. 제 1 항에 있어서,
    상기 제1패시베이션 단계는 700도 내지 800도의 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 H2O 증기는 수소(H2)와 산소(O2)를 700 ∼ 900℃의 온도에서 수증기 합성 반응(pyrotorch 방식)에 의하여 공급되거나, 탈이온수를 20℃이상의 온도로 가열하여 가열 방식에 의하여 공급되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  7. 제 1 항에 있어서,
    상기 제1패시베이션 단계는 상기 패시베이션막이 단일 원자층에서 수백Å이상의 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  8. 제 1 항에 있어서,
    상기 콘택홀 형성단계 후에
    상기 소스 영역과 드레인 영역의 상면에 O2 또는 H20 증기를 공급하여 상기 활성층을 패시베이션시키는 제2패시베이션 단계를 더 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  9. 제 8 항에 있어서,
    상기 제2패시베이션 단계는 200℃ 내지 600℃의 온도에서 실시되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  10. 제 8 항에 있어서,
    상기 제1패시베이션 단계와 제2패시베이션 단계는 다수의 독립 챔버로 구성된 인라인 시스템 또는 하나의 단독 챔버가 수직으로 형성되는 수직관상로에서 실시되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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