KR101006513B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 액티브 영역에 발생하는 누설 전류를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 제1영역 및 제2영역을 갖는 실리콘 기판의 상기 제1영역 및 제2영역 상에 각각 게이트를 형성하는 단계; 상기 제1영역에 N형 불순물을 이온주입하여 상기 제1영역의 게이트 양측 실리콘 기판에 N+ 소오스 및 드레인 영역을 형성하는 단계; 상기 N형 불순물 이온주입으로 인해 발생하는 데미지를 제거하기 위해 NH3 가스 분위기에서 급속 열처리 공정을 진행하는 단계; 및 상기 제2영역에 P형 불순물을 이온주입하여 상기 제2영역의 게이트 양측 실리콘 기판에 P+ 소오스 및 드레인 영역을 형성하는 단계를 포함하며, 상기 급속 열처리 공정을 진행하는 단계를 상기 N+ 소오스 및 드레인 영역을 형성하는 단계 이후 및 상기 P+ 소오스 및 드레인 영역을 형성하는 단계 이전에 수행하는 것을 특징으로 한다. 본 발명에 따르면, 소오스 및 드레인 이온주입시 발생되는 데미지를 제거하기 위해 NH3 가스 분위기에서 급속 열처리 공정을 진행함으로써 실리콘 기판이 받게 되는 열적부하를 감소시킬 수 있으며, NH3 가스가 분해되어 발생한 N은 게이트 산화막을 질화막화시키고 게이트 산화막의 절연 특성을 향상시켜서 핫 캐리어에 의한 효과를 억제할 수 있다.The present invention discloses a method of manufacturing a semiconductor device capable of preventing leakage current occurring in the active region. The disclosed invention comprises the steps of: forming a gate on each of the first and second regions of a silicon substrate having a first region and a second region; Implanting N-type impurities into the first region to form N + source and drain regions on the silicon substrate on both sides of the gate of the first region; Performing a rapid heat treatment process in an NH 3 gas atmosphere to remove the damage caused by the N-type impurity ion implantation; And forming a P + source and a drain region in the silicon substrate on both sides of the gate of the second region by ion implanting P-type impurities into the second region, and performing the rapid heat treatment process. And after forming the region and before forming the P + source and drain regions. According to the present invention, by performing a rapid heat treatment process in the NH 3 gas atmosphere to remove the damage generated when the source and drain ions are implanted, it is possible to reduce the thermal load received on the silicon substrate, N N generated by decomposition of the NH 3 gas The silver gate oxide film can be nitrided and the insulating properties of the gate oxide film can be improved to suppress the effect of the hot carrier.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1C are cross-sectional views of processes for explaining a method of manufacturing a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 기판 23 : 소자분리막21 silicon substrate 23 device isolation film

29 : 게이트 산화막 31 : 폴리실리콘막29 gate oxide film 31 polysilicon film

33 : 게이트 37 : 저압 실리콘질화막33: gate 37: low pressure silicon nitride film

39 : 실리콘 질화막 43 : 금속 실리사이드막39 silicon nitride film 43 metal silicide film

45 : 절연막45: insulating film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 액티브 영역에 발생하는 누설 전류를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing leakage current generated in an active region.                         

현재 대부분의 반도체 제조 공정에서는 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. Currently, in the semiconductor manufacturing process, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics has been proposed. Currently, most semiconductor devices employ an STI process to form a device isolation layer. Forming.

종래 기술에 따른 반도체 소자의 제조 공정을 설명하면 다음과 같다. Referring to the manufacturing process of the semiconductor device according to the prior art as follows.

도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1A to 1C are cross-sectional views illustrating processes for manufacturing a conventional semiconductor device.

반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 적소에 STI(Shallow Trench Isolation) 공정에 따라 트렌치형의 소자분리막(3)들을 형성한 후에 실리콘 기판 상(1)에 게이트(5)를 형성한다.In the method of manufacturing a semiconductor device, as shown in FIG. 1A, a trench type device isolation layer 3 is formed in accordance with a shallow trench isolation (STI) process in place of the silicon substrate 1, and then on the silicon substrate 1. The gate 5 is formed.

그 다음, 도 1b에 도시된 바와 같이, 소오스 및 드레인 이온주입(7) 공정을 진행하여 상기 게이트(5) 양측의 기판 표면에 LDD 영역을 갖는 소오스 및 드레인 영역을 형성하여 이를 통해 트랜지스터를 형성한다. Next, as shown in FIG. 1B, a source and drain ion implantation 7 process is performed to form a source and drain region having an LDD region on the substrate surface on both sides of the gate 5, thereby forming a transistor. .

이어서, 도 1c에 도시된 바와 같이, 소오스 및 드레인 영역에 As 이온을 주입하게 되면, As 이온이 주입된 액티브 영역에서는 As 이온이 Si 이온보다 크기 때문에 소자분리막 측벽을 안쪽으로 밀어내는 응력(Stress)이 발생한다.Subsequently, as shown in FIG. 1C, when As ions are implanted in the source and drain regions, stresses are applied to push the sidewalls of the isolation layer inward, since As ions are larger than Si ions in the active regions where As ions are implanted. This happens.

그 다음, 소오스 및 드레인 영역에 이온주입 후에 기판 상에 발생하는 데미지(Damage)를 제거하기 위해 고온에서 퍼니스 어닐(Furnace Anneal) 공정을 진행한다.Then, a furnace annealing process is performed at high temperature to remove damage generated on the substrate after ion implantation into the source and drain regions.

이어서, P+ 영역의 소오스 및 드레인 영역에 이온주입을 실시하고 후속 공정 을 진행한다.Subsequently, ion implantation is performed in the source and drain regions of the P + region and the subsequent process is performed.

그러나, 도 1a에서와 같이, 소자분리막이 형성된 후에 고응력 부위(A, A')가 생성된다. 또한, 도 1b에서와 같이, 소오스 및 드레인 영역에 이온주입시 N+ 영역에 불순물 As 이온을 주입하게 된다. 이때, As의 원자 충돌로 인해 많은 결함들이 발생하게 되어 이온주입 결함 영역(B)이 형성된다. 그리고, 도 1c에서와 같이, As의 원자 충돌로 인해 발생한 결함들은 후속의 열처리 공정에 의해 트렌치 고응력 부위(A')로 이동하게 되어 트렌치 하부에 변위(Dislocation)가 형성된다.However, as shown in FIG. 1A, after the isolation layer is formed, high stress regions A and A ′ are generated. In addition, as shown in FIG. 1B, when implanting ions into the source and drain regions, impurity As ions are implanted into the N + region. At this time, many defects are generated due to the atomic collision of As, thereby forming the ion implantation defect region B. In addition, as shown in FIG. 1C, defects generated due to atomic collisions of As are moved to the trench high stress portion A ′ by a subsequent heat treatment process, thereby forming dislocations in the lower portion of the trench.

상기와 같이, 트렌치 하부에 변위가 형성됨으로써 소자를 열화시키는 문제가 발생하게 된다. 또한, 트렌치 하부의 응력으로 인해 누설 전류가 증가되며, 누설 전류의 증가는 제품의 수율에 직접적인 영향을 주게된다. 이때에 발생한 변위는 고온의 어닐 공정에 의해 제거될 수 있으나, 일반적으로 0.13㎛ 공정 이하의 반도체 소자 제조 과정에서는 고온의 어닐 공정을 진행할 수 없다.As described above, since the displacement is formed in the lower portion of the trench, there is a problem of deteriorating the device. In addition, the leakage current increases due to the stress in the lower portion of the trench, and the increase in the leakage current directly affects the yield of the product. The displacement generated at this time may be removed by a high temperature annealing process, but in general, a high temperature annealing process cannot be performed in a semiconductor device manufacturing process of 0.13 μm or less.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역에 발생하는 누설 전류를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the leakage current generated in the active region, which is devised to solve the above problems.

상기 목적을 달성하기 위한 본 발명은, 제1영역 및 제2영역을 갖는 실리콘 기판의 상기 제1영역 및 제2영역 상에 각각 게이트를 형성하는 단계; 상기 제1영역에 N형 불순물을 이온주입하여 상기 제1영역의 게이트 양측 실리콘 기판에 N+ 소오스 및 드레인 영역을 형성하는 단계; 상기 N형 불순물 이온주입으로 인해 발생하는 데미지를 제거하기 위해 NH3 가스 분위기에서 급속 열처리 공정을 진행하는 단계; 및 상기 제2영역에 P형 불순물을 이온주입하여 상기 제2영역의 게이트 양측 실리콘 기판에 P+ 소오스 및 드레인 영역을 형성하는 단계를 포함하며, 상기 급속 열처리 공정을 진행하는 단계를 상기 N+ 소오스 및 드레인 영역을 형성하는 단계 이후 및 상기 P+ 소오스 및 드레인 영역을 형성하는 단계 이전에 수행하는 것을 특징으로 한다. The present invention for achieving the above object comprises the steps of: forming a gate on the first region and the second region of the silicon substrate having a first region and a second region, respectively; Implanting N-type impurities into the first region to form N + source and drain regions on the silicon substrate on both sides of the gate of the first region; Performing a rapid heat treatment process in an NH 3 gas atmosphere to remove the damage caused by the N-type impurity ion implantation; And forming a P + source and a drain region in the silicon substrate on both sides of the gate of the second region by ion implanting P-type impurities into the second region, and performing the rapid heat treatment process. And after forming the region and before forming the P + source and drain regions.

여기에서, 상기 급속 열처리 공정은 700~800℃에서는 10~100분 진행하고, 1000~1100℃에서는 1~10분 진행한다.Here, the rapid heat treatment process is performed for 10 to 100 minutes at 700 ~ 800 ℃, 1 to 10 minutes at 1000 ~ 1100 ℃.

상기 NH3 가스는 챔버 내에 직접 주입하거나 또는 외부 가열 장치에서 NH3 가스를 가열하여 분해시킨 후 챔버 내에 주입한다.The NH 3 gas is injected directly into the chamber or by heating and decomposing the NH 3 gas in an external heating device and then injected into the chamber.

상기 NH3 가스 분위기의 급속 열처리 공정은 외부 가열 장치에서 NH3 가스를 챔버 내에 주입하는 경우 500~800℃로 수행한다.The rapid heat treatment process of the NH 3 gas atmosphere is carried out at 500 ~ 800 ℃ when the NH 3 gas is injected into the chamber by an external heating device.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 제1영역 및 제2영역을 갖는 실리콘 기판(21)의 적소에 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막(23)을 형성하고, P웰 공정 및 N웰 공정을 진행하여 제1영역 및 제2영역의 실리콘 기판(21)에 각각 P웰(25) 및 N웰(27)을 형성한다.As shown in FIG. 2A, a trench type isolation layer 23 is formed in place of the silicon substrate 21 having the first region and the second region to define the active region according to a shallow trench isolation (STI) process. , P well process and N well process are performed to form P well 25 and N well 27 in silicon substrate 21 of the first region and the second region, respectively.

그 다음, 트랜지스터의 문턱 전압을 조절하기 위해 P형 또는 N형 불순물 이 온을 주입하고 주입된 불순물들의 활성화를 위해 열처리 공정을 진행한다.Then, P-type or N-type impurity ions are implanted to adjust the threshold voltage of the transistor, and a heat treatment process is performed to activate the implanted impurities.

이어서, 도 2b에 도시된 바와 같이, 트랜지스터의 게이트를 형성하기 위해 제1영역 및 제2영역의 실리콘 기판(21) 상에 게이트 산화막(29)을 형성하고, 게이트 산화막(29) 상에 폴리실리콘막(31)을 형성한다.Subsequently, as shown in FIG. 2B, a gate oxide film 29 is formed on the silicon substrate 21 in the first and second regions to form a gate of the transistor, and polysilicon is formed on the gate oxide film 29. A film 31 is formed.

그 다음, 도 2c에 도시된 바와 같이, 상기 폴리실리콘막(31)과 게이트 산화막(29)을 선택적으로 식각하여 제1영역 및 제2영역의 실리콘 기판(21) 상에 각각 게이트(33)를 형성하고, 산소 분위기에서 어닐링 공정을 진행한다. 이후, 제1영역 및 제2영역 각각에 대하여 LDD(Lightly Doped Drain) 이온 주입을 실시하여, 제1영역의 게이트(33) 양측 실리콘 기판(21)에 N형 LDD 영역(35a, 35b)을 형성하고, 제2영역의 게이트(33) 양측 실리콘 기판(21)에 P형 LDD 영역(36a, 36b)을 형성한다.Next, as shown in FIG. 2C, the polysilicon layer 31 and the gate oxide layer 29 are selectively etched to form the gate 33 on the silicon substrate 21 of the first region and the second region, respectively. It forms and performs an annealing process in oxygen atmosphere. Thereafter, LDD (Lightly Doped Drain) ion implantation is performed in each of the first region and the second region to form N-type LDD regions 35a and 35b in the silicon substrate 21 on both sides of the gate 33 of the first region. P-type LDD regions 36a and 36b are formed in the silicon substrate 21 on both sides of the gate 33 of the second region.

이어서, 도 2d에 도시된 바와 같이, 상기 게이트(33) 양측벽 및 실리콘 기판(21) 상에 저압 실리콘산화막(LP-TEOS : 37)과 실리콘 질화막(39)을 형성한 후 이방성 식각을 진행하여 상기 게이트(33) 측벽에 스페이서를 형성한다. Subsequently, as shown in FIG. 2D, a low pressure silicon oxide film (LP-TEOS) 37 and a silicon nitride film 39 are formed on both sidewalls of the gate 33 and the silicon substrate 21, and then anisotropic etching is performed. Spacers are formed on sidewalls of the gate 33.

그 다음, 제1영역에 N형 불순물을 이온주입하여 제1영역의 게이트(33) 양측 실리콘 기판(21)에 N+ 소오스 및 드레인 영역(41a, 41b)을 형성한다. 이어, 상기 이온주입으로 인해 소자분리막(23)에 인접한 실리콘 기판(21)의 가장자리 부분에 발생하는 응력을 제거하기 위해 NH3 가스 분위기에서 열처리 공정을 진행한다. Next, N-type impurities are implanted into the first region to form N + source and drain regions 41a and 41b in the silicon substrate 21 on both sides of the gate 33 of the first region. Subsequently, the heat treatment process is performed in an NH 3 gas atmosphere to remove stress generated at an edge portion of the silicon substrate 21 adjacent to the device isolation layer 23 due to the ion implantation.

이때, 열처리 공정은 급속 열처리 공정(Rapid Thermal Processing)을 사용하며, 700℃~1000℃ 정도에서 진행된다. 상기 급속 열처리 공정은 700~800℃에서는 10~100분 정도 진행하며, 1000~1100℃에서는 1~10분정도 진행한다. 여기에서, 열처리 공정은 N+ 이온주입 후에 진행되지만, 본 발명에서는 P+ 이온주입 전에 공정을 진행하며, 이로 인해 보론(B)의 침투(Penetration)를 방지할 수 있다.At this time, the heat treatment process uses a rapid thermal processing (Rapid Thermal Processing), and proceeds at about 700 ℃ ~ 1000 ℃. The rapid heat treatment process is performed for 10 to 100 minutes at 700 ~ 800 ℃, 1 to 10 minutes to proceed at 1000 ~ 1100 ℃. Here, the heat treatment process proceeds after the N + ion implantation, in the present invention, the process proceeds before the P + ion implantation, thereby preventing the penetration of the boron (B) (Penetration).

또한, NH3 가스는 직접 챔버 내에 주입하거나, 또는 외부 가열 장치에서 NH3 가스를 가열하여 분해시킨 후 챔버 내에 주입할 수 있다. 여기에서, 외부 가열 장치의 온도는 900℃~1100℃ 정도이며, 외부 가열 장치에 NH3 가스를 분해하여 챔버 내에 주입하는 경우에는 500℃~800℃의 온도에서 진행함으로써 실리콘 기판(21)이 받게 되는 열적부하(Thermal Budget)를 감소시킬 수 있다. 그 이유는 NH3 가스가 분해되어 발생된 수소(H)가 실리콘 원자의 이동을 활성화시켜 실리콘 기판(21)에 발생하는 결함을 제거할 수 있기 때문이다.In addition, the NH 3 gas may be injected directly into the chamber or may be injected into the chamber after heating and decomposing the NH 3 gas in an external heating device. Here, the temperature of the external heating device is about 900 ° C to 1100 ° C, and when the NH 3 gas is decomposed into the external heating device and injected into the chamber, the silicon substrate 21 receives by advancing at a temperature of 500 ° C to 800 ° C. The thermal budget can be reduced. This is because hydrogen (H) generated by the decomposition of the NH 3 gas can activate the movement of silicon atoms to eliminate defects occurring in the silicon substrate 21.

이어서, 상기 제2영역에 P형 불순물을 이온주입하여 제2영역의 게이트(33) 양측 실리콘 기판(21)에 P+ 소오스 및 드레인 영역(42a, 42b)을 형성한다.P-type impurities are implanted into the second region to form P + source and drain regions 42a and 42b in the silicon substrate 21 on both sides of the gate 33 of the second region.

그 다음, 도 2e에 도시된 바와 같이, 상기 게이트(33)에 포함된 폴리실리콘막(31), N+ 소오스 및 드레인 영역(41a, 41b), P+ 소오스 및 드레인 영역(42a, 42b)의 표면에 금속 실리사이드막(43a, 43b)을 형성하고, 게이트(33)를 포함한 실리콘 기판(21) 상에 절연막(45)을 형성한다.
이후, 도시하지 않았지만 콘택 식각 공정을 통해 절연막(45)을 관통하여 N+ 소오스 및 드레인 영역(41a, 41b), P+ 소오스 및 드레인 영역(42a, 42b)에 각각 연결되는 금속배선을 형성한다. Next, as shown in FIG. 2E, the surfaces of the polysilicon film 31, the N + source and drain regions 41a and 41b and the P + source and drain regions 42a and 42b included in the gate 33 are formed. Metal silicide films 43a and 43b are formed, and an insulating film 45 is formed on the silicon substrate 21 including the gate 33.
Subsequently, although not shown, a metal wiring connected to the N + source and drain regions 41a and 41b and the P + source and drain regions 42a and 42b is formed through the insulating layer 45 through a contact etching process.

따라서, 본 발명은 소오스 및 드레인 이온주입시 발생되는 데미지를 제거하기 위해 NH3 가스 분위기에서 급속 열처리 공정을 진행함으로써 실리콘 기판이 받게 되는 열적부하를 감소시킬 수 있으며, NH3 가스가 분해되어 발생한 N은 게이트 산화막을 질화막화시키고 게이트 산화막의 절연 특성을 향상시켜서 핫 캐리어에 의한 효과를 억제할 수 있다.Therefore, the present invention can reduce the thermal load received on the silicon substrate by performing a rapid heat treatment process in the NH 3 gas atmosphere to remove the damage generated during source and drain ion implantation, N generated by the decomposition of NH 3 gas The silver gate oxide film can be nitrided and the insulating properties of the gate oxide film can be improved to suppress the effect of the hot carrier.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명에 의하면, 소오스 및 드레인 이온주입시 발생되는 데미지를 제거하기 위해 NH3 가스 분위기에서 급속 열처리 공정을 실시함으로써 실리콘 기판이 받게 되는 열적부하를 감소시킬 수 있으며, 게이트 산화막의 절연 특성을 향상시켜서 핫 캐리어에 의한 효과를 억제할 수 있다.As described above, according to the present invention, the thermal load applied to the silicon substrate can be reduced by performing a rapid heat treatment process in an NH 3 gas atmosphere to remove the damage generated during the source and drain ion implantation. The insulation characteristic can be improved and the effect by a hot carrier can be suppressed.

Claims (4)

제1영역 및 제2영역을 갖는 실리콘 기판의 상기 제1영역 및 제2영역 상에 각각 게이트를 형성하는 단계;Forming a gate on the first region and the second region of the silicon substrate having a first region and a second region, respectively; 상기 제1영역에 N형 불순물을 이온주입하여 상기 제1영역의 게이트 양측 실리콘 기판에 N+ 소오스 및 드레인 영역을 형성하는 단계;Implanting N-type impurities into the first region to form N + source and drain regions on the silicon substrate on both sides of the gate of the first region; 상기 N형 불순물 이온주입으로 인해 발생하는 데미지를 제거하기 위해 NH3 가스 분위기에서 급속 열처리 공정을 진행하는 단계; 및Performing a rapid heat treatment process in an NH 3 gas atmosphere to remove the damage caused by the N-type impurity ion implantation; And 상기 제2영역에 P형 불순물을 이온주입하여 상기 제2영역의 게이트 양측 실리콘 기판에 P+ 소오스 및 드레인 영역을 형성하는 단계를 포함하며,Implanting P-type impurities into the second region to form a P + source and a drain region in the silicon substrate on both sides of the gate of the second region, 상기 급속 열처리 공정을 진행하는 단계를 상기 N+ 소오스 및 드레인 영역을 형성하는 단계 이후 및 상기 P+ 소오스 및 드레인 영역을 형성하는 단계 이전에 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.And performing the rapid heat treatment process after forming the N + source and drain regions and before forming the P + source and drain regions. 제 1 항에 있어서, 상기 급속 열처리 공정은 700~800℃에서는 10~100분 진행하고, 1000~1100℃에서는 1~10분 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the rapid heat treatment is performed at 700 to 800 ° C. for 10 to 100 minutes, and at 1000 to 1100 ° C. for 1 to 10 minutes. 제 1 항에 있어서, 상기 NH3 가스는 챔버 내에 직접 주입하거나 또는 외부 가열 장치에서 NH3 가스를 가열하여 분해시킨 후 챔버 내에 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the NH 3 gas is directly injected into the chamber or the NH 3 gas is heated and decomposed by an external heating device and then injected into the chamber. 제 3 항에 있어서, 상기 NH3 가스 분위기의 급속 열처리 공정은 외부 가열 장치에서 NH3 가스를 챔버 내에 주입하는 경우 500~800℃로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 3, wherein the rapid heat treatment process of the NH 3 gas atmosphere is performed at 500 to 800 ° C. when the NH 3 gas is injected into the chamber by an external heating device.
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