KR101005141B1 - Method for manufacturing flash memory device - Google Patents

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Abstract

본 발명은, 접합 영역과 1차 열처리된 절연막으로 이루어진 소자 분리막이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 상기 소자 분리막과 상기 접합 영역을 함께 노출시키는 콘택 홀이 형성되는 단계; 상기 노출된 소자 분리막을 치밀화 시키기 위하여 2차 열처리 공정을 실시하는 단계; 및 상기 콘택 홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.The present invention provides a method for manufacturing a semiconductor device, comprising: providing a semiconductor substrate having a device isolation film formed of a junction region and a first heat-treated insulating film; Forming an interlayer insulating film on the semiconductor substrate; Forming a contact hole in the interlayer insulating layer to expose the device isolation layer and the junction region together; Performing a second heat treatment process to densify the exposed device isolation layer; And forming a contact plug inside the contact hole.

플래시 메모리, 아웃 게싱, 이상 계면 물질 Flash memory, outgassing, and more interfacial materials

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing flash memory device}Method for manufacturing flash memory device

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 유동성이 큰 절연 물질을 이용한 소자 분리막 형성 후 후속 공정 시 공정의 신뢰성이 저하되는 문제를 개선할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of improving a problem of deterioration of reliability of a process in a subsequent process after forming a device isolation layer using a highly fluid insulating material.

반도체 소자 제조 공정은 각종 도전체를 원하는 곳에 배치하는 공정으로, 레이아웃 면적의 축소를 위하여 통상 수직 적층 구조를 구현하고 있다. The semiconductor device manufacturing process is a process of arranging various conductors in a desired place, and generally implements a vertically stacked structure in order to reduce the layout area.

최근, 반도체 소자의 고집적화가 급속히 진행됨에 따라 소자를 구성하는 각종 패턴의 사이즈(CD)가 축소되고 있는 반면, 패턴 사이 간극의 종횡비(aspect ratio)는 더욱 증가하고 있어, 갭필 공정의 마진이 감소하고 있다. 예를 들어, 트렌치의 폭은 좁아지고 깊이는 깊어짐에 따라 기존에 사용하였던 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 보이드(void) 없이 트렌치를 완전히 갭필하여 소자 분리막을 형성하기는 더욱더 어려워지고 있다. 이러한 문제를 해결하기 위해서 보이드 없이 트렌치를 갭필할 수 있도록 사용되는 물질 중에 스핀 코팅(spin coating) 방법을 적용하는 SOD(Spin on Dielectric) 물질 중 예를 들어, 유동성이 큰 PSZ(polysilazane) 물질을 이용하여 트렌치를 완전히 갭필하는 방법이 있다. 액체 또는 졸(sol) 상태의 PSZ 물질은 점도가 낮아 물처럼 흐르는 성질을 가지기 때문에 트렌치를 완전히 갭필할 수 있다. 이때, PSZ 물질은 내부에 불순물과 수분이 많이 함유하기 때문에 PSZ 물질 형성 공정 후 통상 열처리 공정을 실시하는데 이러한 열처리 공정 시, PSZ 물질 상부 영역에 대해서는 막질이 치밀해지나, 하부 영역까지는 전달되지 않아 후속으로 식각 공정 등을 진행하는 경우, 노출되지 않았던 PSZ 물질 내부로부터 아웃 게싱(out gassing)이 발생하여 후속 공정의 신뢰성을 저하시킬 수 있다.In recent years, as the integration of semiconductor devices has been rapidly progressed, the size (CD) of various patterns constituting the device has been reduced, while the aspect ratio of the gaps between the patterns has been further increased, resulting in a decrease in the margin of the gapfill process. have. For example, as the width of the trench becomes narrower and the depth becomes deeper, it is becoming more difficult to form a device isolation layer by completely gapfilling a trench without voids with a conventional high density plasma (HDP) oxide film. . In order to solve this problem, for example, a polysilazane (PSZ) material having a high fluidity is used among SOD (Spin on Dielectric) materials that use a spin coating method among materials used to gap fill trenches without voids. To fully gapfill the trench. PSZ material in liquid or sol state has low viscosity and flows like water so that the trench can be completely gapfilled. At this time, since the PSZ material contains a lot of impurities and moisture therein, a heat treatment process is usually performed after the PSZ material formation process. In this heat treatment process, the film quality becomes dense for the upper region of the PSZ material, but is not transferred to the lower region. When the etching process is performed, the out gassing may occur from the inside of the PSZ material which has not been exposed, thereby reducing the reliability of subsequent processes.

전술한 문제를 해결하기 위해 본 발명은, 유동성이 큰 절연 물질을 이용한 소자 분리막 형성 후 후속 공정 시 공정의 신뢰성이 저하되는 문제를 개선할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.In order to solve the above-described problem, an object of the present invention is to provide a method of manufacturing a flash memory device that can improve the problem that the reliability of the process is lowered in a subsequent process after forming the device isolation layer using a highly fluid insulating material.

전술한 목적을 달성하기 위해 본 발명은, 접합 영역과 1차 열처리된 절연막으로 이루어진 소자 분리막이 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 상기 소자 분리막과 상기 접합 영역을 함께 노출시키는 콘택 홀이 형성되는 단계; 상기 노출된 소자 분리막을 치밀화 시키기 위하여 2차 열처리 공정을 실시하는 단계; 및 상기 콘택 홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device, comprising: providing a semiconductor substrate having a device isolation film formed of a junction region and a first heat-treated insulating film; Forming an interlayer insulating film on the semiconductor substrate; Forming a contact hole in the interlayer insulating layer to expose the device isolation layer and the junction region together; Performing a second heat treatment process to densify the exposed device isolation layer; And forming a contact plug inside the contact hole.

본 발명에서, 상기 소자 분리막을 노출시키는 콘택 홀을 형성하기 위한 상기 층간 절연막의 식각 공정시 상기 소자 분리막의 일부가 식각된다.In the present invention, a portion of the device isolation layer is etched during the etching process of the interlayer insulating layer to form a contact hole exposing the device isolation layer.

본 발명에서, 상기 소자 분리막의 일부가 식각된 후, 100 내지 700Å 두께의 소자 분리막이 잔류된다.In the present invention, after a part of the device isolation layer is etched, the device isolation layer of 100 to 700Åm thickness remains.

본 발명에서, 상기 소자 분리막은 유동성 절연막으로 형성된다.In the present invention, the device isolation film is formed of a fluid insulating film.

본 발명에서, 상기 유동성 절연막은 PSZ막을 포함한다.In the present invention, the flowable insulating film includes a PSZ film.

본 발명에서, 상기 2차 열처리 공정은 200 내지 500℃ 온도에서 실시된다.In the present invention, the secondary heat treatment process is carried out at a temperature of 200 to 500 ℃.

본 발명에서, 상기 2차 열처리 공정은 H2 가스 및 O2 가스를 사용한다.In the present invention, the secondary heat treatment process uses H 2 gas and O 2 gas.

본 발명에서, 상기 H2 가스 및 상기 O2 가스는 1 : 2의 비율로 사용된다.In the present invention, the H 2 gas and the O 2 gas are used in a ratio of 1: 2.

본 발명에서, 상기 콘택 홀은 공통 소오스 콘택 홀이다.In the present invention, the contact hole is a common source contact hole.

본 발명에서, 상기 2차 열처리 공정을 실시하는 단계 후에, 상기 콘택 홀의 내부에 베리어막을 형성하는 단계를 더 포함한다.In the present invention, after the step of performing the secondary heat treatment process, further comprising the step of forming a barrier film inside the contact hole.

본 발명에 따르면, 접합 영역과 함께 소자 분리막을 노출시키는 콘택 홀 즉, 낸드 플래시 메모리 소자에서 공통 소오스 콘택 홀의 식각 공정 시 소자 분리막의 일부가 식각될 수 있는데, 이때 소자 분리막을 형성하는 물질로 PSZ 물질과 같은 유동성 절연 물질이 사용됨에 따라 일부 식각된 소자 분리막 상에 후속 막의 증착 공정을 수행하는 경우 아웃 게싱(out gassing)이 발생하여 후속 막과 소자 분리막의 계면에서 이상 물질 계면이 형성될 수 있다.According to the present invention, a part of the device isolation layer may be etched during an etching process of a common source contact hole in a NAND flash memory device, that is, a contact hole exposing the device isolation layer together with a junction region. As the flowable insulating material is used, when the deposition process of the subsequent film is performed on the partially etched device isolation layer, out gassing may occur to form an abnormal material interface at the interface between the subsequent film and the device isolation layer.

이러한 이상 물질 계면이 형성되는 것을 방지하기 위하여 본 발명에서는 후속 막, 예를 들어 베리어막의 증착 공정 전에 일부 식각되어 노출된 즉, PSZ 물질 특성상 막질이 치밀하지 않은 영역이 노출된 부분에 열처리 공정을 수행함으로써 후속 막과 접하는 부분의 PSZ막의 특성을 개선함으로써 후속 막 증착 시 공정의 신뢰성이 향상될 수 있다.In order to prevent the formation of such an abnormal material interface, in the present invention, a heat treatment process is performed on a portion of the subsequent film, for example, a barrier film, which is partially etched and exposed, that is, a region where the film quality is not dense due to the PSZ material properties. As a result, the reliability of the process during the subsequent deposition of the film may be improved by improving the characteristics of the PSZ film in contact with the subsequent film.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 자세히 설명한다.Hereinafter, a method of manufacturing a flash memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 1a 및 도 1b는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 상면도들이다.1A and 1B are process top views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다. 즉, 도 2a 내지 도 2d는 도 1a에서 A-A' 방향으로 자른 공정 단면도들이다.2A through 2D are sequential cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention. 2A to 2D are cross-sectional views taken along the line AA ′ of FIG. 1A.

도 1a 및 도 2a를 참조하면, 반도체 기판(200)에는 다수의 드레인 셀렉트 라인(미도시), 다수의 워드 라인(WL) 및 다수의 소오스 셀렉트 라인(SSL)이 평행하게 형성된다. 다수의 워드 라인(WL)들은 드레인 셀렉트 라인(미도시)과 소오스 셀렉트 라인(SSL) 사이에 형성되며, 32개 또는 64개씩 형성된다. 이들을 통칭하여 게이트 라인이라 할 수 있다. 반도체 기판(200)에는 게이트 라인들과 교차하는 방향으로 소자 분리막(110, 210)이 형성된다. 또한, 게이트 라인들 사이에는 소자 분리막(110, 210)에 의해 격리되는 접합 영역(112, 212)들이 형성되며, 소오스 셀렉트 라인(SSL) 사이의 접합 영역(112, 212)들 은 소오스 영역이 된다.1A and 2A, a plurality of drain select lines (not shown), a plurality of word lines WL, and a plurality of source select lines SSL are formed in the semiconductor substrate 200 in parallel. The plurality of word lines WL are formed between the drain select line (not shown) and the source select line SSL, and are formed in 32 or 64 pieces, respectively. These may be collectively referred to as gate lines. Device isolation layers 110 and 210 are formed in the semiconductor substrate 200 in a direction crossing the gate lines. In addition, junction regions 112 and 212 that are isolated by the isolation layers 110 and 210 are formed between the gate lines, and junction regions 112 and 212 between the source select lines SSL become source regions. .

이때, 소자 분리막(110, 210)은 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정 또는 자기정렬 쉘로우 트렌치 아이솔레이션(Self-Aligned Shallow Trench Isolation, SA-STI) 공정으로 형성한다. 또한, 이러한 소자 분리 막(110, 210) 형성 시, 본 발명의 실시예에서와 같이 40 나노 이하 플래시 메모리 소자를 형성하는 경우, 소자 분리막(110, 210)의 물질로 갭필 특성이 우수한 유동성 절연막을 사용하는 것이 바람직하며 예를 들어, 유동성 절연막은 PSZ막이 포함될 수 있다. 통상적으로, 상기와 같은 유동성 절연막을 이용한 소자 분리막 갭필 공정 시 스핀 온 방식으로 갭필하며 이후, 막질을 치밀화 하기 위하여 열처리 공정을 실시한다. In this case, the device isolation layers 110 and 210 may be formed by a shallow trench isolation (STI) process or a self-aligned shallow trench isolation (SA-STI) process. In addition, in the case of forming the device isolation layers 110 and 210, when forming a 40 nm or less flash memory device as in the embodiment of the present invention, a material of the device isolation layers 110 and 210 may be formed of a fluid insulating layer having excellent gap fill characteristics. It is preferable to use, for example, the flowable insulating film may include a PSZ film. Typically, in the device isolation film gapfill process using the fluid insulating film as described above, the gapfill gap fill method is performed, and thereafter, a heat treatment process is performed to densify the film quality.

도 1b 및 도 2b를 참조하면, 소자 분리막(110, 210)을 포함한 반도체 기판(200)상에 접합 영역(112, 212)을 노출시키는 콘택 홀(130, 230)을 포함한 층간 절연막(120, 220)을 형성한다. 구체적으로, 소자 분리막(110, 210)을 포함한 반도체 기판(200)상에 층간 절연막(120, 220)을 형성한다. 이때, 층간 절연막(120)은 PSG막 또는 BPSG막으로 형성될 수 있다. 이어서, 접합 영역(112, 212)이 노출되도록 층간 절연막(120, 220)을 식각하여 콘택 홀(130, 230)을 형성한다. 구체적으로 설명하면, 소오스 셀렉트 라인(SSL) 사이의 접합 영역(112, 212)들이 노출되도록 콘택 홀(130, 230)을 라인 형태로 형성하며, 이로 인해 소오스 셀렉트 라인(SSL)들 사이에서 접합 영역(112, 212)들을 격리시키는 소자 분리막(110, 210)들이 함께 노출된다. 이로 인해, 콘택 홀(130, 230)을 형성하기 위한 식각 공정 시 콘택 홀(130, 230)을 통해 노출된 소자 분리막(110, 210)의 상부가 함께 식각될 수 있다.1B and 2B, an interlayer insulating layer 120 and 220 including contact holes 130 and 230 exposing junction regions 112 and 212 on a semiconductor substrate 200 including device isolation layers 110 and 210. ). Specifically, the interlayer insulating layers 120 and 220 are formed on the semiconductor substrate 200 including the device isolation layers 110 and 210. In this case, the interlayer insulating layer 120 may be formed of a PSG film or a BPSG film. Subsequently, the interlayer insulating layers 120 and 220 are etched to expose the junction regions 112 and 212 to form the contact holes 130 and 230. Specifically, the contact holes 130 and 230 are formed in a line shape so that the junction regions 112 and 212 between the source select lines SSL are exposed, and thus the junction regions between the source select lines SSL are formed. Device isolation layers 110 and 210 that isolate (112, 212) are exposed together. Thus, the upper portions of the device isolation layers 110 and 210 exposed through the contact holes 130 and 230 may be etched together during the etching process for forming the contact holes 130 and 230.

도 3은 콘택 홀(130, 230) 식각 공정 시 소자 분리막(110, 210)의 일부가 식각된 모습을 나타낸 예시도이다. 이때, 소자 분리막(110, 210)의 일부가 식각된 후에는, 100 내지 700Å 두께의 소자 분리막(110, 210)이 잔류될 수 있다.3 is an exemplary view illustrating a portion of the device isolation layers 110 and 210 etched during the etching of the contact holes 130 and 230. In this case, after some of the device isolation layers 110 and 210 are etched, the device isolation layers 110 and 210 having a thickness of 100 to 700 Å may remain.

즉, 전술한 바와 같이, PSZ막을 포함한 유동성 절연막으로 형성된 소자 분리막(110, 210)은 PSZ막의 갭필 공정 이후 막질의 치밀화를 위해 통상 열처리 공정이 실시되지만 이러한 열처리 공정 시 PSZ막으로 이루어진 소자 분리막(110, 210)의 상부 영역에 대해서는 막질이 치밀해지나, 하부 영역까지는 치밀화되지 못한다. 이러한 상태에서, 후속으로 식각 공정 등을 진행하는 경우, 소자 분리막(110, 210)의 상부 영역과 하부 영역의 식각률 차이가 발생할 수 있으며 특히, 소자 분리막(110, 210)을 이루는 PSZ막의 막질이 치밀하지 않은 부분이 노출되면서 아웃 게싱을 발생시킬 수 있다.That is, as described above, the device isolation layers 110 and 210 formed of the fluid insulating film including the PSZ film are usually subjected to a heat treatment process for densification of the film quality after the gap fill process of the PSZ film, but the device isolation film 110 made of the PSZ film during such heat treatment process. , The film quality becomes dense with respect to the upper region of 210, but not to the lower region. In such a state, when the etching process is subsequently performed, a difference in etching rates between the upper and lower regions of the device isolation layers 110 and 210 may occur. In particular, the quality of the PSZ layer forming the device isolation layers 110 and 210 is dense. Ungated parts can be exposed, causing outgassing.

도 2c를 참조하면, 일부 식각되면서 노출된 소자 분리막(210)의 막질 특성을 개선하기 위하여 소자 분리막(210)을 포함한 반도체 기판(200)에 대해 열처리 공정을 실시한다. 이러한 열처리 공정은 전술한 바와 같이 소자 분리막(210)을 이루는 PSZ막의 막질이 치밀하지 않은 부분에 대해 막질의 특성을 개선 즉, 막질을 치밀화하고 PSZ막 내부로부터 아웃 게싱(out gassing) 되지 못한 불순물들을 추가로 아웃 게싱시키기 위하여 실시된다. Referring to FIG. 2C, a heat treatment process is performed on the semiconductor substrate 200 including the device isolation layer 210 in order to improve the film quality of the device isolation layer 210 exposed while being partially etched. As described above, the heat treatment process improves the characteristics of the film quality of the portion of the PSZ film forming the device isolation film 210, which is not dense, that is, densifies the film quality and removes impurities that are not out gassed from inside the PSZ film. In order to further outgassing.

여기서, 막질이 치밀화되지 않은 부분이 노출된 PSZ막으로 이루어진 소자 분리막 상에 후속 공정을 실시하는 경우, 도 4에서 보듯이, PSZ막 및 PSZ막에 접하는 후속 막의 계면에서 이상 물질 계면(X)이 발생될 수 있다. 즉, 이러한 이상 물질 계면(X)의 발생으로 인해 후속 공정의 신뢰성이 저하되는 것을 방지하기 위하여 본 발명에서와 같이, 후속 공정 전에 열처리 공정을 수행하는 것이 바람직하다.Here, when the subsequent process is carried out on the device isolation film made of the PSZ film where the film quality is not densified, as shown in FIG. Can be generated. That is, in order to prevent the reliability of the subsequent process from being lowered due to the occurrence of such an abnormal substance interface X, it is preferable to perform a heat treatment process before the subsequent process, as in the present invention.

한편, 열처리 공정은 200 내지 500℃ 온도 H2 가스 및 O2 가스를 사용할 수 있다. 또한, H2 가스 및 O2 가스는 1 : 2의 비율로 사용되는 것이 바람직하다.On the other hand, the heat treatment step may use a 200 to 500 ℃ temperature H 2 gas and O 2 gas. Further, H 2 gas and O 2 gas is 1: is preferably used in a ratio of 2.

도 2d를 참조하면, 일부 식각되면서 노출된 소자분리막(210)의 열처리 공정을 통해 후속 막과 접하는 부분의 막질이 치밀화된 소자 분리막(210)을 포함한 반도체 기판(200)상에 베리어막(240)을 형성한다. 이후, 콘택 홀(230)이 채워지도록 베리어막(240) 상에 공통 소오스 콘택(미도시)을 형성하기 위한 도전막(미도시)을 형성하는 공정 등을 포함하는 후속 공정이 실시될 수 있다.Referring to FIG. 2D, the barrier layer 240 is formed on the semiconductor substrate 200 including the device isolation layer 210 in which a portion of the device isolation layer 210 is densified in contact with the subsequent layer through the heat treatment process of the partially exposed device isolation layer 210. To form. Thereafter, a subsequent process may be performed including a process of forming a conductive film (not shown) for forming a common source contact (not shown) on the barrier film 240 so that the contact hole 230 is filled.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

도 1a 및 도 1b는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 상면도들이다.1A and 1B are process top views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 2a 내지 도 2d는 도 1a에서 A-A' 방향으로 자른 공정 단면도들이며, 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.2A through 2D are cross-sectional views taken along the line A-A 'of FIG. 1A, and sequential cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

200 : 반도체 기판 110, 210 : 소자 분리막200: semiconductor substrate 110, 210: device isolation film

112, 212 : 소오스 및 드레인 접합 영역 112, 212 source and drain junction regions

120, 220 : 층간 절연막 130, 230 : 콘택 홀 120, 220: interlayer insulating film 130, 230: contact hole

240 : 베리어막 F : 필드 영역240: barrier film F: field area

X : 이상 계면 물질X: Abnormal interfacial material

Claims (10)

접합 영역과, 1차 열처리로 치밀화된 절연막으로 이루어진 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a junction region and an element isolation film formed of an insulating film densified by primary heat treatment; 상기 반도체 기판상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 상기 소자 분리막과 상기 접합 영역을 함께 노출시키는 콘택 홀이 형성되는 단계;Forming a contact hole in the interlayer insulating layer to expose the device isolation layer and the junction region together; 상기 콘택 홀 형성시 노출된 소자 분리막을 치밀화 시키는 단계; 및Densifying the device isolation layer exposed when the contact hole is formed; And 상기 콘택 홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And forming a contact plug inside the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막을 노출시키는 콘택 홀을 형성하기 위한 상기 층간 절연막의 식각 공정시 상기 소자 분리막의 일부가 식각되는 플래시 메모리 소자의 제조 방법.And a portion of the device isolation layer is etched during the etching process of the interlayer insulating layer to form the contact hole exposing the device isolation layer. 제 2 항에 있어서,The method of claim 2, 상기 소자 분리막의 일부가 식각된 후, 100 내지 700Å 두께의 소자 분리막이 잔류되는 플래시 메모리 소자의 제조 방법.And after the part of the device isolation layer is etched, the device isolation layer having a thickness of 100 to 700 Å remains. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막은 유동성 절연막으로 형성되는 플래시 메모리 소자의 제조 방법.And the device isolation layer is formed of a fluid insulating film. 제 4 항에 있어서,The method of claim 4, wherein 상기 유동성 절연막은 PSZ막을 포함하는 플래시 메모리 소자의 제조 방법.And the flowable insulating film includes a PSZ film. 제 1 항에 있어서, The method of claim 1, 상기 노출된 소자 분리막은 200℃ 내지 500℃ 온도에서 실시되는 2차 열처리 공정에 의해 치밀화되는 플래시 메모리 소자의 제조 방법.The exposed device isolation layer is densified by a second heat treatment process performed at a temperature of 200 ℃ to 500 ℃. 제 6 항에 있어서,The method of claim 6, 상기 2차 열처리 공정은 H2 가스 및 O2 가스를 사용하는 플래시 메모리 소자의 제조 방법.The secondary heat treatment process is a method of manufacturing a flash memory device using H 2 gas and O 2 gas. 제 7 항에 있어서,The method of claim 7, wherein 상기 H2 가스 및 상기 O2 가스는 1 : 2의 비율로 사용되는 플래시 메모리 소자의 제조 방법.And the H 2 gas and the O 2 gas are used at a ratio of 1: 2. 제 1 항에 있어서,The method of claim 1, 상기 콘택 홀은 공통 소오스 콘택 홀인 플래시 메모리 소자의 제조 방법.And the contact hole is a common source contact hole. 제 1 항에 있어서,The method of claim 1, 상기 노출된 소자 분리막을 치밀화시키는 단계 후에, 상기 콘택 홀의 내부에 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And after the densifying the exposed device isolation layer, forming a barrier film inside the contact hole.
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